KR100866112B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체 기판내에 트렌치소자분리막을 형성하는 단계; 상기 반도체기판의 활성영역 상에 질화막패턴을 형성하는 단계; 상기 질화막패턴지역을 제외한 반도체기판상에 제1산화막을 형성하는 단계; 상기 질화막패턴을 제거한후 제2산화막을 추가로 형성하는 단계; 상기 전체 구조의 상면에 폴리실리콘층을 형성한후 이를 패터닝하여 게이트를 형성하는 단계; 상기 게이트측면에 스페이서를 형성한후 스페이서양측 아래의 반도체기판내에 소오스/드레인영역을 형성하는 단계; 및 노출되는 제2산화막 과 제1산화막을 제거하는 단계를 포함하여 구성되며, 게이트 가장자리산화막을 보강 하여 게이트산화막에서 문제되는 핫캐리어 효과를 최소화하여 디바이스의 성능 향상 및 신뢰성에 기여할 수 있는 것이다.

Description

반도체소자의 제조방법{Method for fabricating of semiconductor device}

도 1 및 도 8은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.

도 9 내지 도 18은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.

[도면부호의설명]

31 : 반도체기판 33 : 트렌치소자분리막

35 : 버퍼산화막 37 : 질화막

39 : 제1산화막 41 : 제2산화막

43 : 게이트 45 : LDD이온주입영역

47 : 스페이서 49 : 소오스/드레인

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 게이트산화막에서 문제가 되는 핫캐리어효과를 최소화시켜 디바이스의 성능 향상 및 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

종래기술에 따른 반도체소자의 게이트산화막 형성방법을 도 1 내지 도 8을 참조하여 설명하면 다음과 같다.

도 1 및 도 8은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.

종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 반도체기판(11)내에 트렌치소자분리막(13)을 형성한후 제1게이트산화막(15)을 형성한다.

그다음, 도 2에 도시된 바와같이, 상기 제1게이트산화막(15)상에 반도체기판(11)의 활성영역을 노출시키는 감광막패턴(17)을 형성한다.

이어서, 도 3에 도시된 바와같이, 상기 감광막패턴(17)을 마스크로 상기 제1게이트산화막(15)을 선택적으로 제거한다.

그다음, 도 4에 도시된 바와같이, 상기 감광막패턴(17)을 제거한후 전체 구조의 상면에 제2게이트산화막(19)을 형성한다.

이어서, 도 5에 도시된 바와같이, 제2게이트산화막(19)상에 폴리실리콘을 증착한후 이를 선택적으로 제거하여 게이트(21)를 형성한다.

그다음, 도 6에 도시된 바와같이, LDD 구조를 위한 임플란트 버퍼산화막(23) 을 형성한후 저농도 불순물을 주입하여 LDD영역(25)을 형성한다.

이어서, 도 7에 도시된 바와같이, 게이트(21)의 측면에 스페이서(27)를 형성한후 고농도불순물을 이온주입하여 소오스/드레인영역(29)을 형성한다.

그다음, 도 8에 도시된 바와같이, 소오스/드레인영역(29)을 형성한후 살리사이드 형성을 위해 노출된 제2게이트산화막(19)의 일부분을 제거한다.

기존의 방법으로 게이트산화막을 구현시에는 게이트산화막이 균일하게 성장이 되어 게이트산화막의 가장자리부분에 전기장이 집중이 되면 이 부분에 전류터널링이 일어나는 핫캐리어 특성이 좋지 않게 된다.

핫캐리어 효과와 관련된 종래의 게이트산화막의 해결방법중의 하나로는 게이트산화막 및 게이트폴리 형성, 게이트패터닝후에 열처리하므로써 게이트산화막 의 가장자리부분의 산화막을 라운딩하는 방법을 실시하기도 한다.

그러나, 이는 추가 열처리하므로써 폴리 및 반도체기판에 스트레스를 주며 비교적 긴 공정이 추가되는 단점이 있다.

핫캐리어효과와 종래의 또다른 해결방법으로는 이미 보편화되어 있는 LDD(light dopped drain) 구조 등을 이용한다.

그러나, LDD 만으로 핫캐리어 효과가 해결되는 것은 아니며, 게이트산화막의 구조변화가 요구된다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트 가장자리산화막을 보강하여 게이트산화막에서 문제되는 핫캐리어 효과를 최소화하여 디바이스의 성능 향상 및 신뢰성에 기여할 수 있는 반도체소자 의 제조방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체 기판내에 트렌치소자분리막을 형성하는 단계; 상기 반도체기판의 활성영역 상에 질화막패턴을 형성하는 단계; 상기 질화막패턴지역을 제외한 반도체기판상에 제1산화막을 형성하는 단계; 상기 질화막패턴을 제거한후 제2산화막을 추가로 형성하는 단계; 상기 전체 구조의 상면에 폴리실리콘층을 형성한후 이를 패터닝하여 게이트를 형성하는 단계; 상기 게이트측면에 스페이서를 형성한후 스페이서양측 아래의 반도체기판내에 소오스/드레인영역을 형성하는 단계; 및 노출되는 제2산화막 과 제1산화막을 제거하는 단계를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 9 내지 도 18은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.

본 발명의 일실시예에 따른 반도체소자의 제조방법은, 도 9에 도시된 바와같이, 먼저 반도체기판(31)내에 트렌치소자분리막(33)을 형성한후 버퍼산화막(35)을 형성한다.

그다음, 도 10에 도시된 바와같이, 상기 버퍼산화막(37)을 제거한후 반도체 기판(31)상에 질화막(37)을 증착한다. 이때, 질화막 증착타겟 두께는 50 Å∼200Å 이다. 이는 추후 산화막 성장온도 및 시간과 함께 얇은 게이트가장자리산화막의 두께에 영향을 주며, 후속공정에서의 얇은 게이트지역의 질화막 식각시에 산화막의 손실에 영향을 주기 때문이다.

이어서, 도 11에 도시된 바와같이, 상기 질화막(37)을 패터닝하여 질화막패 턴 (37a)을 형성한다.

그다음, 도 12에 도시된 바와같이, 상기 반도체기판(31)의 표면상에 제1 게이트산화막(39)을 성장시킨다. 이때, 질화막이 있는 부분(37b)은 LOCOS의 버즈빅과 같이 실리콘이 산화되어 질화막 가장자리부분에 SiO₂가 형성된다. 또한, 질화막이 증착되어 있는 지역 이외의 산화막은 두꺼운 게이트산화막 및 질화막 식각과 이온주입시에 채널 버퍼산화막으로도 사용된다. 위와 같은 이유로 산화막 (39)의 두께는 30Å∼50Å으로 한다.

이어서, 도 13에 도시된 바와같이, 잔존해 있는 질화막(37b)을 제거하는데, 에천트의 질화막:산화막의 선택식각비를 최대한 높게 하는 것이 좋은데, 본 발명은 50:1(질화막이 50Å식각시 산화막이 1Å식각됨)의 에천트 선택비를 갖도록하여 얇은 게이트산화막지역의 잔존 질화막(37b)이 완전제거시에 산화막 손실이 1Å∼5Å 으로하여 추후에 형성되는 얇은 게이트산화막의 두께를 조절한다.

그다음, 도 14에 도시된 바와같이, 질화막 제거후 연속공정으로 얇은 게이트 산화막(41)을 형성하면 얇은 게이트산화막과 두꺼운 게이트산화막이 동시에 형성이 가능하고, LDD 이온주입에 대한 버퍼산화막으로서의 역할도 가능하다. 이는 기존의 마스크를 달리하여 얇은 게이트산화막 및 두꺼운 게이트산화막을 형성하는 공정과 버퍼산화막을 형성하는 공정의 생략이 가능하다. 이때, 상기 제1산화막과 제2산화막 의 총두께는 45 내지 100 Å이다.

이어서, 도 15에 도시된 바와같이, 전체 구조의 상면에 폴리실리콘층을 증착 한 후 포토공정과 식각공정을 진행하여 게이트(43)을 형성한후 LDD이온주입을 실시하여 LDD영역(45)을 형성한다. 이때, LDD 이온주입 조건은 버퍼산화막의 두께에 따라 그 에너지를 달리하여 실시한다. 즉, LDD 이온주입시에 도펀트가 BF₂인 경우 10KeV∼20KeV 에너지를 이용하고, As인 경우 15 KeV∼25KeV 에너지를 이용한다. 또한, 이온주입의 조건중 틸트 및 트위스트를 적용하여 LDD 형성중의 채널을 억제하여 효과적으로 얕은 접합 형성이 가능하다. 즉, 상기 LDD 이온주입은 얕은 접합을 위한 채널링 방지방법으로 틸트 및 트위스트를 주어 이온주입하되, 틸트는 7도, 트위스트는 22도를 주어 이온주입한다.

그다음, 도 16에 도시된 바와같이, LDD 이온주입공정 이후는 기존의 공정과 같은 공정으로 진행하는데, 게이트(43)측면에 질화막스페이서(47)을 형성한다.

이어서, 도 17에 도시된 바와같이, 게이트(43) 및 질화막스페이서(47)양측 아래의 반도체기판(31)내에 고농도 불순물 이온주입을 실시하여 소오스 및 드레인 영역(49)을 형성한다. 이렇게 하여 얇은 게이트산화막 가장자리부분의 보강 및 LDD구조를 형성하므로써 핫캐리어 효과에 유용한 구조가 형성된다.

그다음, 후속공정인 살리사이드 공정을 위하여 노출된 버퍼산화막(41)을 제거하여 반도체기판(31)의 표면을 노출시킨다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 얇은 게이트가장자리부분의 산화막을 두껍게 성장시켜 핫캐리어 효과에 강한 구조를 형성할 수가 있다.

또한, 얇은 게이트 가장자리부분의 산화막을 두껍게 성장시켜 페리(perry)영역의 GOI 특성에 향상을 가져다 준다.

그리고, 소오스/드레인영역을 형성하기 위한 이온주입시에, 두꺼운 게이트산화막을 버퍼산화막으로 이용하므로써 별도의 LDD 버퍼산화막을 형성하지 않아도 되므로 제조시간 및 단가를 낮출 수 있다.

더욱이, LDD 이온주입시에 틸트/트위스트 조건을 적용하여 도펀트의 채널링없이 얕은 접합 형성이 가능하다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (8)

1. 반도체기판내에 트렌치소자분리막을 형성하는 단계;

   상기 반도체기판의 활성영역상에 질화막패턴을 형성하는 단계;

   상기 질화막패턴지역을 제외한 반도체기판상에 제1산화막을 형성하는 단계;

   상기 질화막패턴을 제거한후 제2산화막을 추가로 형성하는 단계;

   상기 제2 산화막의 상면에 폴리실리콘층을 형성한 후 이를 패터닝하여 게이트를 형성하는 단계;

   상기 게이트 측면에 스페이서를 형성한후 스페이서 양측 아래의 반도체기판내에 소오스/드레인영역을 형성하는 단계; 및

   노출되는 제2산화막과 제1산화막을 제거하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
2. 제1항에 있어서, 상기 질화막패턴은 50 내지 200 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 제조방법.
3. 제1항에 있어서, 상기 제1산화막은 30 내지 45 Å 두께로 증착하는 것을 특징으로하는 반도체소자의 제조방법.
4. 제1항에 있어서, 상기 질화막패턴의 제거공정은, 에천트를 사용하여 질화막:산화막 식각율이 50 : 1이 되도록 하고 산화막 손실이 1 내지 5Å으로 제어되도록 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제1항에 있어서, 상기 제1산화막과 제2산화막의 총두께는 45 내지 100 Å인 것을 특징으로하는 반도체소자의 제조방법.
6. 제1항에 있어서, 상기 게이트 형성후 LDD 이온주입을 진행하여 상기 반도체기판내에 LDD 이온주입영역을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
7. 제6항에 있어서, 상기 LDD 이온주입은 얕은 접합을 위한 채널링 방지방법으로 틸트 및 트위스트를 주어 이온주입하되, 틸트는 7도, 트위스트는 22도를 주어 이온주입하는 것을 특징으로하는 반도체소자의 제조방법.
8. 제1항에 있어서, 상기 제1 및 제2 산화막은 소오스/드레인영역을 형성하기 위한 이온주입시에 버퍼산화막으로 이용되는 것을 특징으로하는 반도체소자의 제조방법.

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