KR100448087B1 - 트랜지스터의스페이서제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 스페이서 제조 방법에 관한 것으로서, 특히 반도체 기판에 게이트 전극을 형성한 트랜지스터 상부에 버퍼 산화막 및 실리콘 질화막을 순차적으로 적층한 후에 상기 실리콘 질화막을 식각해서 스페이서를 형성하고, 이어서 상기 버퍼 산화막 보다 상기 스페이서에 대한 식각율이 높은 습식 식각공정에 따라 상기 스페이서를 소정 크기로 식각하고, 상기 식각 공정에 의해 노출된 버퍼 산화막을 식각하는 것을 특징으로 한다. 따라서, 본 발명은 게이트 전극과 스페이서 사이의 버퍼 산화막이 과도 식각되는 것을 미연에 방지할 수 있기 때문에 후속 층간 절연막 형성시 층간 절연막의 프로파일을 양호하게 한다.
Description
본 발명은 트랜지스터의 스페이서 제조 방법에 관한 것으로서, 특히 실리콘 질화막으로 스페이서를 형성하고, 후속 식각 공정시 상기 스페이서 하부의 버퍼 산화막이 언더 커팅되는 양만큼 미리 상기 스페이서를 식각한 다음에 상기 식각 공정에 의해 노출된 상기 버퍼 산화막을 제거하여 식각 공정시 상기 버퍼 산화막의 과도 식각되는 것을 미연에 방지할 수 있는 트랜지스터의 스페이서 제조 방법에 관한 것이다.
일반적으로 반도체 디바이스의 드레인 에지부분에서 전기장이 강하게 형성될 경우 핫 캐리어가 증가되어 트랜지스터의 특성을 열화시키기 때문에 이를 방지하기 위해 트랜지스터의 게이트 전극 양측에 스페이서를 형성한다. 이때, 상기 스페이서는 소스/드레인 영역보다 불순물 농도를 낮게 조절하여 드레인 에지부분에서의 전기장을 낮추는 역할을 한다. 종래에는 상기 스페이서의 막질로 SiO2를 많이 사용하였는데 후속 공정에서 사용될 실리사이드 재료로 TiSix를 사용할 경우 Ti이 SiO2와 반응하여 게이트와 소스/드레인 간 쇼트를 발생하기 때문에 이를 방지하기 위해 최근에는 실리콘과 Ti과 반응하지 않는 실리콘 질화막을 스페이서의 막질로 사용한다. 하지만 이 경우에도 실리콘 질화막과 반도체 기판이 맞닿는 표면에서 후속 열처리시 막질간 스트레스에 의한 결함을 발생하므로 상기 실리콘 질화막으로 스페이서 형성시 막질간의 스트레스를 완화시킬 수 있는 상기 게이트 전극 측벽과 스페이서 사이에 얇은 두께의 버퍼 산화막이 필요하다.
도 1에 도시된 트랜지스터를 참조할 경우 상기 트랜지스터는 반도체 기판(2)에 활성 영역 및 소자간 분리영역을 정의하기 위한 필드 산화막(4), 상기 반도체 기판(2)의 선택된 활성 영역 상부에 순차적으로 형성된 게이트 산화막(6) 및 게이트 전극(8)과, 상기 게이트 전극(8)의 양측벽과 상기 반도체 기판(2) 표면에 형성된 버퍼 산화막(10)과, 상기 버퍼 산화막(10) 상부에 형성된 스페이서(14)와, 상기 게이트 전극(8)을 마스크로 하여 저농도로 불순물을 이온 주입시켜 형성된 LDD 영역(12)과, 상기 스페이서(14)와 게이트 전극(8)을 마스크로 하여 고농도로 불순물을 이온 주입시켜 형성된 소스/드레인 영역(16)과, 상기 게이트 전극(8)과 소스/드레인 영역(16) 상부에 형성된 실리사이드층(18)으로 구성된다.
상기와 같은 구조를 지닌 트랜지스터의 버퍼 산화막(10)은 크게 두 가지 제조 방법에 따라 형성된다. 첫 번째 방법은 게이트 전극(8)을 형성한 후, LDD 이온주입시 반도체 기판의 표면을 보호하기 위해 상기 트랜지스터의 상부면에 형성되는 산화막을 버퍼 산화막(10)으로 이용하는 것이고, 두 번째 방법은 실리콘 질화막 형성 전에 후속 식각 공정시 상기 게이트 전극(8)의 에지 부분에서 발생되는 버즈 비크(bird's beak)를 방지하기 위해 상기 트랜지스터의 상부면에 형성되는 산화막을 버퍼 산화막(10)으로 이용한다. 때로는 제조 공정 조건에 따라 상기 첫 번째 방법과 두 번째 방법을 혼용하여 상기 버퍼 산화막(10)을 제조하기도 한다.
그러나, 상기와 같은 버퍼 산화막(10)은 후속 스페이서(14) 공정시 다음과 같은 문제점을 일으킨다. 상기 게이트 전극(8) 양측벽에 스페이서를 형성하기 위해 건식식각 공정을 진행할 경우 상기 버퍼 산화막(10)에는 언더 컷팅된 부분(P)이 발생되지 않지만 반면에 균일성과 선택비가 불량하게 되어 표면에 마이크로 손상을 유발시켜 살리사이드 결함과 접합 스파아크를 일으킨다. 그래서, 습식식각 공정으로 상기 실리콘 질화막을 식각할 경우 상기 실리콘 질화막과 버퍼 산화막(10)의 식각율 차이에 의해 상기 실리콘 질화막이 버퍼 산화막(10)보다 덜 식각되기 때문에후속 살리사이드(salicide) 공정 전에는 상기 반도체 기판(2)의 활성 영역 및 게이트 전극(8) 상부에 남아 있는 산화막을 완전히 제거하는 클리닝(cleaning) 공정을 실시해야 한다. 그 이유는 상기 산화막이 완전히 제거되지 않으면 살리사이드(salicide) 공정이 불량해져 실리사이드층(18)의 면적 저항을 증가시키거나 불균일해지기 때문이다. 그러나, 클리닝(cleaning) 공정시 제거해야 할 산화막의 양이 많기 때문에 상기 버퍼 산화막(10)에는 자주 언더 컷팅된 부분(P)이 발생하게 된다. 이러한 언더 커팅된 부분(P)은 후속 층간 절연막 형성시 층간 절연막 내에 보이드(Void)를 발생하고, 상기 보이드(Void)는 주변의 막질과 다른 예측하기 힘든 상태를 가지고 있기 때문에 트랜지스터의 신뢰성을 저하시키는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 식각 공정시 스페이서의 하부에 형성된 버퍼 산화막이 언더 커팅되는 양만큼 미리 상기 스페이서를 식각하고 상기 스페이서 식각 공정에 의해 노출된 버퍼 산화막을 제거하므로서 상기 버퍼 산화막의 프로파일이 불량하게 되는 것을 미연에 방지할 수 있는 트랜지스터의 스페이서 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 형성된 게이트 전극 및 소스/드레인 영역을 구비하는 트랜지스터에 있어서, 상기 반도체 기판 상부에 제 1 산화막을 형성한 후에 LDD 이온 주입을 실시하는 단계; 상기 제 1 산화막 상부에 제 2 산화막을 형성하는 단계; 상기 제 2 산화막 상부에 실리콘 질화막을 형성하고, 식각 공정을 이용하여 상기 실리콘 질화막을 식각해서 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 상기 제 2 산화막과 제 1 산화막을 제거하는 단계; 상기 결과물에 불순물 이온 주입을 실시하여 반도체 기판 내에 소스/드레인 영역을 형성하는 단계; 상기 스페이서를 재차 식각하여 상기 적층된 제 2 산화막 및 제 1 산화막의 일부를 노출시키는 단계; 상기 제 1 및 제 2 산화막의 노출된 부분을 상기 식각 공정에 의해 식각된 스페이서의 양 만큼 식각하는 단계; 및 상기 결과물에 살리사이드 공정을 실시하여 상기 게이트 전극 및 소스/드레인 영역 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 기판에 형성된 게이트 전극 및 소스/드레인 영역을 구비하는 트랜지스터에 있어서, 상기 반도체 기판 상부에 산화막을 형성한 후에 LDD 이온 주입을 실시하는 단계; 상기 산화막 상부에 실리콘 질화막을 형성하고, 식각 공정을 이용하여 상기 실리콘 질화막을 식각해서 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 상기 산화막을 제거하는 단계; 상기 결과물에 불순물 이온 주입을 실시하여 반도체 기판 내에 소스/드레인 영역을 형성하는 단계; 상기 스페이서를 재차 식각하여 상기 산화막의 일부를 노출시키는 단계; 상기 산화막의 노출된 부분을 상기 식각 공정에 의해 식각된 스페이서의 양 만큼 식각하는 단계; 및 상기 결과물에 살리사이드 공정을 실시하여 상기 게이트 전극 및 소스/드레인 영역 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위하여 본 발명은 반도체 기판에 형성된 게이트 전극 및 소스/드레인 영역을 구비하는 트랜지스터에 있어서, 상기 반도체 기판 상부에 상기 게이트 전극을 마스크로 하여 LDD 이온 주입을 실시하는 단계; 상기 결과물 상부에 산화막을 형성하는 단계; 상기 산화막 상부에 실리콘 질화막을 형성하고, 식각 공정을 이용하여 상기 실리콘 질화막을 식각해서 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 상기 산화막을 제거하는 단계; 상기 결과물에 불순물 이온 주입을 실시하여 반도체 기판 내에 소스/드레인 영역을 형성하는 단계; 상기 스페이서를 재차 식각하여 상기 산화막의 일부를 노출시키는 단계; 상기 산화막의 노출된 부분을 상기 식각 공정에 의해 식각된 스페이서의 양 만큼 식각하는 단계; 및 상기 결과물에 살리사이드 공정을 실시하여 상기 게이트 전극 및 소스/드레인 영역 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1 은 통상적인 트랜지스터를 나타낸 수직 단면도.
도 2 는 본 발명에 따른 트랜지스터를 나타낸 수직 단면도.
도 3 내지 도 5는 도 2에 도시된 트랜지스터의 제조 방법을 순서적으로 설명하기 위한 수직 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
100: 반도체 기판 102: 필드 산화막
104: 게이트 산화막 106: 게이트 전극
108: 제 1 산화막 110: 제 2 산화막
112: LDD 영역 114: 스페이서
116: 소스/드레인 영역 118: 실리사이드층
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 2 는 본 발명에 따른 트랜지스터를 나타낸 수직 단면도이고, 도 3 내지 도 5는 도 2에 도시된 트랜지스터를 제조하기 위한 일 실시예의 제조 방법을 순서적으로 설명하기 위한 수직 단면도들이다.
우선, 도 3과 같이 본 발명은 반도체 기판(100)에 활성 영역과 소자 분리영역을 정의하기 위한 필드 산화막(102)을 형성한다. 그 다음 상기 반도체 기판(100)의 활성 영역 상부에 순차적으로 게이트 산화막(104) 및 게이트 전극(106)을 형성한다.
이어서, 도 4와 같이 상기 반도체 기판(100) 상부에 제 1 산화막(108)을 30∼50Å 정도로 형성하고, 저농도 불순물 이온 주입을 실시하여 상기 반도체 기판(100) 내에 LDD 영역(112)을 형성한다. 그 다음 제 2 산화막(110)을 650∼750℃에서 저온 화학 기상 증착법에 의해 상기 제 1 산화막(108) 상부에 50∼200Å 정도 형성한다. 여기서, 상기 제 1 산화막(108) 및 제 2 산화막(110)은 후속 공정시 버퍼 산화막으로 이용된다. 이어서, 상기 제 2 산화막(110) 상부에 실리콘 질화막을 900∼1300Å 정도로 형성한 후, 전면 식각 공정을 이용하여 상기 실리콘 질화막을 식각해서 상기 게이트 전극(106) 양측벽에 스페이서(114)를 형성한다.
이후, 상기 상기 스페이서(114)를 마스크로 하여 상기 결과물에 불순물 이온 주입을 실시하고, 열처리 공정을 거쳐 도 5와 같이 반도체 기판(100) 내에 소스/드레인 영역(116)을 형성한다. 그 다음 버퍼 산화막으로 이용되는 상기 제 2 산화막(110) 및 제 1 산화막(108)의 불필요한 부분을 제거한 후, 상기 버퍼 산화막(108, 110) 보다 상기 스페이서(114)에 대한 식각율이 높은 습식 식각 공정으로서 예를 들어 130∼140℃에서 인산 식각 공정을 5∼10분간 실시하여 상기 스페이서(114)를 200∼400Å 정도 식각한다.
이어서, 상기 식각 공정에 의해 노출된 버퍼 산화막(108,110)을 상기 식각된 스페이서(114)의 양 만큼 200∼400Å 정도 제거한다. 이후, 클리닝(cleaning) 공정을 이용하여 상기 반도체 기판(100)의 활성 영역 및 게이트 전극(106) 상부에 남아 있는 산화막을 완전히 제거하고, 살리사이드(salicide) 공정을 실시하여 상기게이트 전극(106) 및 소스/드레인 영역(116) 상부에 실리사이드층(118)을 형성한다.
한편, 본 발명에 따른 트랜지스터를 제조하기 위한 이 실시예의 제조 방법은 게이트 전극이 형성된 반도체 기판 상부에 산화막을 형성한 후에 LDD 이온 주입을 실시한다. 이후의 제조 공정은 상기 산화막을 버퍼 산화막으로 두고 상기 일 실시예와 동일한 공정 순서로 진행한다.
그리고, 본 발명에 따른 트랜지스터를 제조하기 위한 삼 실시예의 제조 방법은 게이트 전극이 형성된 반도체 기판 상부에 LDD 이온 주입을 실시하고, 상기 반도체 기판 상부면에 산화막을 형성한다. 그 다음 후속 제조 공정은 상기 산화막을 버퍼 산화막으로 두고 상기 일 실시예와 동일한 공정 순서로 진행한다.
따라서, 본 발명은 스페이서의 크기를 버퍼 산화막이 과도 식각되는 양 만큼 미리 조종할 수 있기 때문에 살리사이드 제조 공정 전에 실시되는 클리닝(cleaning) 공정시 버퍼 산화막의 언더 커팅된 부분(P')이 발생하지 않는다.
본 발명은 게이트 전극과 스페이서 사이의 버퍼 산화막이 과도 식각되는 것을 미연에 방지하므로 후속 층간 절연막 형성시 층간 절연막의 프로파일이 양호하게 되어 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 기판에 형성된 게이트 전극 및 소스/드레인 영역을 구비하는 트랜지스터에 있어서, 상기 반도체 기판 상부에 제 1 산화막을 형성한 후에 LDD 이온 주입을 실시하는 단계;상기 제 1 산화막 상부에 제 2 산화막을 형성하는 단계;상기 제 2 산화막 상부에 실리콘 질화막을 형성하고, 식각 공정을 이용하여 상기 실리콘 질화막을 식각해서 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 상기 제 2 산화막과 제 1 산화막을 제거하는 단계;상기 결과물에 불순물 이온 주입을 실시하여 반도체 기판 내에 소스/드레인 영역을 형성하는 단계;상기 스페이서를 재차 식각하여 상기 적층된 제 2 산화막 및 제 1 산화막의 일부를 노출시키는 단계;상기 제 1 및 제 2 산화막의 노출된 부분을 상기 식각 공정에 의해 식각된 스페이서의 양 만큼 식각하는 단계; 및상기 결과물에 살리사이드 공정을 실시하여 상기 게이트 전극 및 소스/드레인 영역 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 하는 트랜지스터의 스페이서 제조 방법.
- 제 1 항에 있어서, 상기 제 1 산화막은 50∼100Å정도로 형성하는 것을 특징으로 하는 트랜지스터의 스페이서 제조 방법.
- 제 1 항에 있어서, 상기 제 2 산화막은 50∼200Å정도로 형성하는 것을 특징으로 하는 트랜지스터의 스페이서 제조 방법.
- 제 1 항에 있어서, 상기 스페이서는 900∼1300Å정도로 형성하는 것을 특징으로 하는 트랜지스터의 스페이서 제조 방법.
- 제 1 항에 있어서, 상기 스페이서를 재차 식각함에 있어 제 2 산화막보다 스페이서의 식각율이 높은 식각 공정을 이용하는 것을 특징으로 하는 트랜지스터의 스페이서 제조 방법.
- 제 1 항에 있어서, 상기 스페이서를 재차 식각함에 있어 인산을 130∼140℃에서 5∼10 분간 사용하는 것을 특징으로 하는 트렌지스터의 스페이서 제조 방법.
- 반도체 기판에 형성된 게이트 전극 및 소스/드레인 영역을 구비하는 트랜지스터에 있어서, 상기 반도체 기판 상부에 산화막을 형성한 후에 LDD 이온 주입을 실시하는 단계;상기 산화막 상부에 실리콘 질화막을 형성하고, 식각 공정을 이용하여 상기실리콘 질화막을 식각해서 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 상기 산화막을 제거하는 단계;상기 결과물에 불순물 이온 주입을 실시하여 반도체 기판 내에 소스/드레인 영역을 형성하는 단계;상기 스페이서를 재차 식각하여 상기 산화막의 일부를 노출시키는 단계;상기 산화막의 노출된 부분을 상기 식각 공정에 의해 식각된 스페이서의 양 만큼 식각하는 단계; 및상기 결과물에 살리사이드 공정을 실시하여 상기 게이트 전극 및 소스/드레인 영역 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 하는 트랜지스터의 스페이서 제조 방법.
- 반도체 기판에 형성된 게이트 전극 및 소스/드레인 영역을 구비하는 트랜지스터에 있어서, 상기 반도체 기판 상부에 상기 게이트 전극을 마스크로 하여 LDD 이온 주입을 실시하는 단계;상기 결과물 상부에 산화막을 형성하는 단계;상기 산화막 상부에 실리콘 질화막을 형성하고, 식각 공정을 이용하여 상기 실리콘 질화막을 식각해서 상기 게이트 전극의 양측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 하여 상기 산화막을 제거하는 단계;상기 결과물에 불순물 이온 주입을 실시하여 반도체 기판 내에 소스/드레인 영역을 형성하는 단계;상기 스페이서를 재차 식각하여 상기 산화막의 일부를 노출시키는 단계;상기 산화막의 노출된 부분을 상기 식각 공정에 의해 식각된 스페이서의 양 만큼 식각하는 단계; 및상기 결과물에 살리사이드 공정을 실시하여 상기 게이트 전극 및 소스/드레인 영역 상부에 실리사이드층을 형성하는 단계로 이루어진 것을 특징으로 하는 트랜지스터의 스페이서 제조 방법.
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