JPH05218410A

JPH05218410A - 半導体装置およびその製造方法

Info

Publication number: JPH05218410A
Application number: JP1653892A
Authority: JP
Inventors: Toyota Morimoto; 豊太森本; Iwao Kunishima; 巌國島; Toshihiko Iinuma; 俊彦飯沼; Hisayo Momose; 寿代百瀬; Masakatsu Tsuchiaki; 正勝土明; Kyoichi Suguro; 恭一須黒; Hiroomi Nakajima; 博臣中島; Hiroshi Iwai; 洋岩井; Yasuhiro Katsumata; 康弘勝又
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-01-31
Filing date: 1992-01-31
Publication date: 1993-08-27

Abstract

(57)【要約】（修正有）【構成】素子分離領域３を有するシリコン基板１と、
このシリコン基板１の表面にゲート絶縁膜４を介して形
成されたポリシリコンゲート電極５と、このポリシリコ
ンゲート電極５に接した酸化膜６と、この酸化膜６に接
して設けられた側壁７と、ポリシリコンゲート電極５に
対して自己整合的に設けられたソース・ドレイン領域８
とを備え、これらソース・ドレイン領域８およびポリシ
リコンゲート電極５上に遷移８族の金属であるＮｉを用
いてモノシリサイドを形成する。【効果】低温プロセスに適しており、浅い接合が可能
なため、微細構造とすることができる。這い上がり現象
が起こらないため、ゲート・ソース間あるいはゲート・
ドレイン間のショート不良が生じない。シリサイド形成
プロセスが低温であることから、従来のＴｉＳｉ₂に比
べて不純物拡散が抑えられ、高性能なＤｕａｌ−ｇａｔ
ｅＣＭＯＳが達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は接合が浅く、微細構造
の半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来のＭＯＳＦＥＴの製造方法を図１
７，１８を用いて説明する。

【０００３】まず、ｎ型基板１０１の表面にｐウエル１
０２及び素子分離領域１０３を形成する（図１７
（ａ））。次に、ゲート電極をパターニングし、ポリシ
リコン１０４の表面に酸化膜１０５を形成する（図１７
（ｂ））。さらに、Ｎ^-層をイオン注入で形成した後、
窒化膜の側壁１０６をＲＩＥで形成する。この後、Ｎ⁺
層をイオン注入で形成する（図１７（ｃ））。

【０００４】以下、サリサイド工程に入る。

【０００５】希ＨＦ溶液を用い、ゲート電極および高濃
度（Ｎ⁺）のソース・ドレイン領域１０７上の酸化膜１
０５を除去する（図１８（ａ））。次に、Ｔｉなどの高
融点金属１０８をスパッタする（図１８（ｂ））。７３
０℃で２０秒間アニールし、ゲート電極１０４上および
ソース・ドレイン領域１０７上のＴｉをシリサイド化さ
せる。Ｈ₂Ｏ₂とＨ₂ＳＯ₄の混合液で側壁１０６上の
未反応のＴｉを除去する。さらに、シリサイド膜を、そ
の低抵抗層であるＣ５４構造のＴｉＳｉ₂（図中、付番
１０９）とするために９００℃の高温で熱処理を行なう
（図１８（ｃ））。

【０００６】この後、層間膜形成工程、コンタクト開
孔、Ａｌ電極配線、Ｐａｄの形成を経てＭＯＳＦＥＴは
完成する。

【０００７】

【発明が解決しようとする課題】以上のように、従来は
高融点金属として、Ｔｉが広く使われてきた。しかしな
がら、Ｔｉは６００℃以下の低温ではシリコンと全く反
応せず、安定な低抵抗シリサイド層を形成するには図１
９のように８００ないし、９００℃以上の熱工程が必要
であった。熱処理を低温で行うとシリサイド層が不安定
となるため、低温プロセスには不向きである。

【０００８】また、ＴｉＳｉ₂を用いてサリサイド化す
る際には、ソース・ドレイン領域のＳｉがゲート電極の
側壁を這い上がる現象が起こるため、ゲート・ソース間
あるいはゲート・ドレイン間のショート不良が生じやす
くなる。

【０００９】一方、従来の製造方法では、図１８（ｃ）
から分かるように、側壁下部に酸化膜が形成される。こ
の方法をスケーリングされた素子に適用すると、Ｎ^-層
の寄生抵抗がチャネルの抵抗と比較できるほど大きくな
るため、素子の駆動力の上昇が頭うちになりやすかっ
た。

【００１０】また、側壁幅を狭くすると、ゲート・ソー
ス間あるいはゲート・ドレイン間のブリッジングによる
ショート不良が生じやすくなる。さらに、微細になるに
つれて、サリサイドトランジスタのドレインまわりのプ
ロファイルの設計が非常に難しくなる。側壁を狭くする
ことにより、ゲート電極の下部に高濃度領域をオーバー
ラップさせ、高駆動、高信頼性を得ることと、ショート
不良のないトランジスタを安定に作ることとを、共に満
足させることができなかった。

【００１１】さらに、Ｔｉでは不純物の再分布による、
コンタクト抵抗の上昇（Ｐ⁺／ＴｉＳｉ₂）、Ｎ⁺／Ｐ
⁺ポリサイド間の不純物の相互拡散による、トランジス
タ特性の劣化を誘発しがちであった。

【００１２】従来広く使われているＴｉＳｉ₂膜は結合
エネルギーの観点からボロンとの化合物チタンボライド
を作り、ＴｉＳｉ₂とＰ⁺ゲートおよびＰ⁺のソース／
ドレインとのコンタクト抵抗の上昇をまねきやすく、駆
動力の低下やスピードの低下を生じやすかった。

【００１３】また、ＴｉＳｉ₂をいわゆるＤｕａｌ−ｇ
ａｔｅＣＭＯＳ構造に適用すると、Ｎ⁺ｐｏｌｙとＰ
⁺ｐｏｌｙ上のＴｉシリサイド膜を介して不純物、特に
ボロンが横方向に拡散する問題があり、トランジスタの
しきい電圧の変動をもたらし、デバイス特性が不安定に
なりがちであった。

【００１４】ＴｉＳｉ₂に対し、遷移８族の金属、特に
Ｎｉをシリサイド材料に選ぶと、次のようなメリットが
あることがわかっている。

【００１５】まず、シリサイド膜自信のストレスが、図
２０のように従来のＴｉＳｉ₂、あるいはＣｏＳｉ₂に
比べ２倍以上ひっぱり応力が小さいため、プロセスマー
ジンが向上する。

【００１６】次に、図２１に一定のシリサイドの膜厚を
確保する際に必要な、シリコンの消費量について示す。
図のように、ＮｉＳｉでシリサイド化する際のシリコン
の消費量が、ＴｉＳｉ₂やＣｏＳｉ₂に比べて同等か２
０％以上少ない。

【００１７】ここで、Ｔｓｉｌｉｃｉｄｅは、各シリサ
イドが最終的に形成される膜厚を意味する。また、縦軸
１．０という値はシリサイデーション後のシリサイド膜
の上面が、イニシャル（シリサイド形成用の金属スパッ
タ前）のシリコン界面位置とちょうど同じ高さになった
ことを示す。

【００１８】従って、デザインルールの小さい、拡散層
シリサイド膜のはりつけを考えると、シリサイドの底か
ら、接合の深さまでの距離を確保しやすく、Ｎｉは接合
特性などに有利である。

【００１９】さらに、図２２は、シリサイド形成時の拡
散種をまとめたものである。同図（ａ）は、ＴｉＳｉ₂
あるいはＣｏＳｉを用いたシリサイド形成時の拡散種が
シリコンであることを示し、（ｂ）はこのシリサイド形
成後に、ブリッジングが生じている様子を示している。
また、（ｃ）は、ＮｉＳｉあるいはＣｏＳｉを用いたシ
リサイド形成時の拡散種が金属であることを示し、
（ｄ）はこのシリサイド形成後に、ブリッジングが生じ
ていない様子を示している。

【００２０】この図のように、シリサイド膜が形成され
る場合、金属が拡散する場合（ｃ）と、シリコンが拡散
する場合（ａ）の２つがある。（ｂ）のように、ＴｉＳ
ｉ₂，ＣｏＳｉなどではシリコン自信が拡散し、シリサ
イド化が進むのでゲートとソース／ドレインとのショー
トを生じやすい。

【００２１】一方、Ｎｉは金属自信が移動するため、
（ｄ）で示すようにＮｉシリサイド技術をＭＯＳトラン
ジスタに適用すると、原理的にゲートとソース／ドレイ
ンのブリッジングは生じない。

【００２２】サリサイド形成時には、ゲートとソース／
ドレインのショートがないことが極めて重要である。

【００２３】図２０〜２２で示したように、ＴｉＳｉ₂
を用いたシリサイドでは、デザインルールが小さくなる
とともに、シリサイド膜のストレスによるハガレ、シリ
サイドの這い上がりによるゲートとソース／ドレインの
ショート不良が問題となっていた。以前より、同一シリ
サイドの膜厚を形成する際に、シリコンの消費量の少な
いシリサイドを用いた、サリサイドＣＭＯＳ技術開発が
急がれていた。

【００２４】本発明は、このような課題を解決するため
になされたものであり、その目的は、ＮｉＳｉを使って
サリサイド構造を実現することにより、高温な熱処理が
不要となるため、従来の低温プロセスに適し、かつ接合
を浅くできるので微細構造が可能な半導体装置およびそ
の製造方法を提供することにある。

【００２５】また、本発明の目的は、側壁下部のソース
・ドレイン領域の一部分もシリサイド化することによ
り、ブリッジングによるショート不良が少なく、ホット
キャリア信頼性が高く、さらに寄生抵抗が小さい半導体
装置およびその製造方法を提供することもある。

【００２６】さらに、本発明の目的は、拡散種が金属で
あるＮｉＳｉを用い、ｎＭＯＳ部にはＮ⁺ポリシリコン
を、ｐＭＯＳ部にはＰ⁺ポリシリコンを備えたＣＭＯＳ
構造にすることにより、ストレスが小さく、シリコン消
費量が少なく、かつショート不良が生じない半導体装置
およびその製造方法を提供することにある。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、この発明は、素子分離領域を有する半導体基板と、
この半導体基板表面にゲート絶縁膜を介して形成された
ポリシリコンゲート電極と、このポリシリコンゲート電
極に接した酸化膜と、この酸化膜に接して設けられた側
壁と、前記ポリシリコンゲート電極に対して自己整合的
に設けられたソース・ドレイン領域とを備え、これらソ
ース・ドレイン領域およびポリシリコンゲート電極上に
遷移８族の金属のモノシリサイドを形成した構造となっ
ている。

【００２８】また、この発明は、前記ポリシリコンゲー
ト電極としてｎＭＯＳ部にはＮ⁺ポリシリコンを、ｐＭ
ＯＳ部にはＰ⁺ポリシリコンを備えたＣＭＯＳ構造とな
っている。

【００２９】

【作用】上記構造を実現するため、この発明は、素子分
離領域を有する半導体基板上にゲート電極をパターニン
グし、素子領域に酸化膜を形成し、エッチバック法によ
って前記ゲート電極の側部に絶縁膜の側壁を形成し、前
記酸化膜をシリコン基板表面が露出するまでエッチング
除去し、エッチング除去されたシリコン基板のソース・
ドレイン領域および前記ゲート電極上に遷移８族の金属
を形成し、前記遷移８族の金属をモノシリサイド化さ
せ、前記酸化膜上の未反応の遷移８族の金属を除去して
いる。

【００３０】また、この発明は、前記ゲート電極とし
て、ｎＭＯＳ部にはＮ⁺ポリシリコンを備え、ｐＭＯＳ
部にはＰ⁺ポリシリコンを備えたＣＭＯＳ構造としてい
る。

【００３１】

【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。

【００３２】第１実施例図１および図２は、本発明の第１実施例によるＭＩＳト
ランジスタの製造工程を示す断面構造図である。

【００３３】まず、ｎ型単結晶シリコン基板１の表面に
ｐウエル領域２及び素子分離用のフィールド酸化膜３を
形成する（図１（ａ））。

【００３４】次に、シリコン基板１上に例えば５ｎｍの
ゲート絶縁膜４を成長させる。さらに、ポリシリコンを
厚さ３５０ｎｍで全面に堆積した後、ＰＯＣｌ₃を用い
てポリシリコンに高濃度のリンを拡散する。この後、異
方性エッチングを用いて、ゲート絶縁膜４およびＮ⁺化
されたポリシリコン５を加工する。ドライ酸素雰囲気中
８５０℃の条件で、ソース・ドレイン上で約１３ｎｍの
酸化膜６を形成する（図１（ｂ））。このときゲート電
極５上には約５００Åの酸化膜６が形成される。

【００３５】次に、ゲート電極５をマスクにＮ型の不純
物例えばＰｈｏｓ（リン）をドーズ量７Ｅ１３，加速電
圧４０ｋｅＶの条件で基板１に打ち込み、ゲートと自己
整合的にＬＤＤＮ^-層を形成する。その後、シリコン窒
化膜をＬＰＣＶＤ法で１００ｎｍ堆積し、異方性エッチ
ングによってシリコン窒化膜をゲートの側部にのみ残置
させる。これにより、側壁７が形成される（図１
（ｃ））。

【００３６】次に、ゲート電極５および側壁７をマスク
に、例えばＡｓ（ヒソ）をドーズ量３Ｅ１５，加速電圧
５０ｋｅＶの条件でイオン注入し、１０００℃，２０″
のランプ加熱によって活性化したソース・ドレイン領域
８を形成する。この後、例えば１００：３の希ＨＦのエ
ッチング液を用いて、ソース・ドレイン領域８およびゲ
ート電極５上で、シリコン基板１、ゲートポリシリコン
５の表面を露出させる（図２（ａ））。

【００３７】さらに、例えばＣＶＤ法により、遷移８族
の金属であるＮｉ（図中、付番９）を例えば２００Å堆
積させる（図２（ｂ））。

【００３８】次に、５８０℃ １分の熱処理を施し、ゲ
ート電極５、およびソース・ドレイン領域８上のＮｉ膜
９をシリコンと反応させて約７００ÅのＮｉＳｉ（図
中、付番１０）を形成する。この後、ＨＣｌ：Ｈ
₂Ｏ₂：Ｈ₂Ｏ＝１：１：２の混合比の溶液で１５分の
選択エッチングを行い、側壁７上の未反応Ｎｉを除去す
る（図２（ｃ））。

【００３９】同図（ｃ）の後は、ＣＶＤ−ＳｉＯ₂膜、
ＢＰＳＧ膜をそれぞれ、２０００Å，９０００Å堆積さ
せ、レジストエッチバック法によって平坦化させる。こ
のとき、高温での熱処理は不要である。最後に、コンタ
クトホールの開孔、Ａｌ配線パターンの形成、４５０℃
フォーミングガスでの熱処理、ｐａｄの開孔など通常の
工程を経て、ＮｉＳｉサリサイドトランジスタは完成す
る。

【００４０】以上のように、第１実施例では高融点金属
としてＮｉを用いて、ＮｉＳｉによるサリサイド化を行
った。ＮｉＳｉによるサリサイド化の際には４００〜７
００℃の低温で熱処理できるため、低温プロセスに適し
ている。また、低温で安定なシリサイド膜が形成できる
ため、不純物の拡散が少なくなり、浅い接合が可能であ
る。これにより、微細構造の半導体装置を製造すること
ができる。

【００４１】ＮｉＳｉは、従来用いられていたＴｉＳｉ
₂と違い、這い上がり現象が起こらないため、ゲート・
ソース間あるいはゲート・ドレイン間のショート不良は
生じない。さらに、ＮｉＳｉはＴｉＳｉ₂に比べて膜ス
トレスがほぼ半分であり、ＴｉＳｉ₂の膜ストレスを
１．２×１０¹⁰（dyn/cm）とすると、ＮｉＳｉのそれは
６×１０⁹（dyn/cm）である。

【００４２】このＮｉＳｉによるサリサイドトランジス
タのＶＤ−ＩＤ特性を図３に示す。このグラフは、ゲー
ト電圧Ｖｇをパラメータとしたときのドレイン電圧−ド
レイン電流を表している。

【００４３】なお、第１実施例では遷移８族の金属とし
てＮｉを用いたが、これに限らずＣｏを用いても同様に
シリサイド化することができる。但し、このＣｏは、Ｃ
ｏＳｉにシリサイド化する際にＮｉＳｉと同様に低温処
理できるが、５００℃以上になると組成が変わってしま
うという欠点がある。

【００４４】第２実施例第１実施例では、ＮｉＳｉを用いたサリサイド化の例を
示したが、この例では図２（ｃ）から分かるように側壁
７の下部には酸化膜６が形成されており、シリサイド化
がなされていない。このため、従来と同様にＮ^-層の寄
生抵抗が大きくなりやすい。これを解決するための製造
方法を、図４を参照しながら説明する。図４に示す製造
工程以前の工程は、図１に示したものと同様であるので
ここでは省略する。

【００４５】ソース・ドレイン領域８を形成した後、例
えば１００：３の希ＨＦのエッチング液を用いて、ソー
ス・ドレイン領域８およびゲート電極５上で、シリコン
基板１とゲートポリシリコンの表面を露出させる。さら
にエッチングを追加し、側壁７の下部に空洞１１を例え
ば４００Åの幅で形成する（図４（ａ））。

【００４６】次に例えばＣＶＤ法により、Ｎｉ（付番
９）を例えば２００Å堆積させる（図４（ｂ））。これ
により、空洞１１内のシリコン上にもＮｉが堆積する。

【００４７】この後、５８０℃ １分の熱処理を施し、
ゲート電極５およびソース・ドレイン領域８上のＮｉを
シリコンと反応させ、約７００ÅのＮｉＳｉ（付番１
０）を形成する。最後に、ＨＣｌ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝
１：１：２の混合比の溶液で１５分の選択エッチングを
行い、側壁７上の未反応Ｎｉを除去する（図４
（ｃ））。

【００４８】これ以後の工程は、第１実施例のときと同
様である。

【００４９】このように、側壁７の下部もシリサイド化
することによってショーと不良をひきおこすことなく、
寄生抵抗を小さくできる。

【００５０】ホットキャリア信頼性の面でも、側壁下の
シリサイド層に注入したキャリアは速やかにソース・ド
レイン電極に流れていくため、トラップ起因のデバイス
劣化を従来に比べ抑えることができる。

【００５１】なお、第２実施例では、空洞１１のＮｉＳ
ｉの形成に、選択性のない（通常の）ＣＶＤ法を用いた
が、図５に示すように、ＷＦ₆を用いたＷ（タングステ
ン、図中付番１２）等の選択ＣＶＤ法を用いてもよい。
この場合には、選択エッチング以降の工程は不要とな
る。

【００５２】また、第２実施例では、ゲート電極５はポ
リシリコン単層であったが、ポリシリコンと高融点金属
との多層膜、例えばタングステンポリサイドであっても
よい。但しこの場合、図４（ｃ）に示すようなゲート電
極５の側面のシリサイド膜１３の形成はなされない。さ
らに、第２実施例ではゲート電極５上もシリサイド化し
たが、ゲート電極５をパターニングする前に十分厚い絶
縁膜を堆積しておき、ゲート電極５上にはシリサイドを
形成しない構成としてもよい。

【００５３】第３実施例第２実施例ではゲート電極５の側部に酸化膜６を設けて
いる。このため、図４（ａ）で示したように空洞１１を
形成する際に、エッチングが過剰に行われてゲート電極
５までエッチされてしまい、ゲート電極５とＮｉＳｉ膜
１０がショートしてしまう恐れがある。

【００５４】この欠点を解決するため、エッチングが過
剰に行われてもゲート電極５までエッチされず、必ずゲ
ート電極５の手前でエッチングを止めることができる製
造方法を以下に説明する。図６は、この方法によって製
造された半導体装置の断面構造図である。

【００５５】第１実施例と同様にしてゲート電極５を加
工した後、窒化膜１４をＬＰＣＶＤ法で２００Å堆積す
る。

【００５６】次にＲＩＥで、ゲート電極５上およびシリ
コン基板１表面の窒化膜を除去する。次に８５０℃ Ｄ
ｒｙ中で４５分の酸化を行ない、選択的に酸化膜を形成
する。この後の工程は、基本的には図１（ｃ）および図
４（ａ）〜（ｃ）と同様である。

【００５７】ここで、空洞１１の幅は、側壁７の最大幅
をＸ、側壁７のエッヂからゲート電極５方向に測った空
洞１１の幅をＹとすると、０．１≦Ｙ／Ｘ≦０．９の関
係が満たされるようにする。この空洞１１の幅は２回の
窒化膜デポ厚によってのみ決まる。このようなプロセス
で製造すると、ゲート電極５の側部に設けた、うすい窒
化膜１４によってＨＦのエッチングをストップさせるこ
とができ、再現性よく、空洞１１の幅を制御できる。

【００５８】以上の第１〜第３実施例では、Ｎｃｈトラ
ンジスタについて説明したが、この発明はこれに限るこ
となく、もちろん通常のＣＭＯＳ構造であってもかまわ
ない。また、ゲート電極はイオン注入で形成してもよい
し、側壁形成後、ソース・ドレイン表面を酸化する工程
を加えてもよい。さらに、特にＤｕａｌ−Ｇａｔｅ構造
による場合、ボロンの突きぬけを抑制するために、ゲー
ト酸化膜に、窒素を導入する工程を追加してもよいもの
である。

【００５９】第４実施例図７は、ゲート電極をＣＭＯＳ構造とした半導体装置の
断面構造図である。図８，９は、そのプロセスフローで
ある。

【００６０】第１実施例と同様にしてｎ型シリコン基板
１上にＰ／Ｎ両ウエルを形成した後、素子分離領域３の
形成を行なう。

【００６１】次に、ｎ型シリコン基板１上に７ｎｍのゲ
ート酸化膜を成長させる。その後２００ｎｍのポリシリ
コンを全面に堆積した後、Ｎ⁺ポリシリコンとするため
にＡｓを、Ｐ⁺ポリシリコンとするためにＢＦ₂をイオ
ン注入することにより、これらのポリシリコンに不純物
を導入する。その後、前記ポリシリコン上にシリサイド
膜、例えばＷシリサイド膜を１００ｎｍ全面に堆積す
る。

【００６２】続いて、このＷシリサイド膜１０及び不純
物の導入されたポリシリコンをレジストマスクを用いて
異方性エッチングで加工する。

【００６３】ドライ酸素雰囲気において、ソース／ドレ
イン上で約１０ｎｍの酸化膜を形成する。

【００６４】続いて、レジストマスクに、リンを７Ｅ１
３、Ａｓを３Ｅ１５cm^-2の条件でイオン注入し、Ｎ^-層
とＮ⁺層を形成する。レジストを除去した後、再びレジ
ストマスクを用いてＢＦ₂を３Ｅ１５cm^-2でイオン注入
する。

【００６５】その後、シリコン窒化膜をＬＰＣＶＤ法で
１００ｎｍ堆積し、異法性エッチングによってシリコン
窒化膜をゲートの側部にのみ残置させる。これにより、
側壁７が形成される。

【００６６】１０００℃２０″のランプ加熱によって活
性化したソース・ドレイン領域を形成する。ここからサ
リサイドの工程に入る。

【００６７】例えば１００：３の希ＨＦのエッチング液
を用いて、ソース・ドレイン領域およびゲート電極上
で、ゲートポリシリコンの表面を露出させる。

【００６８】続いて、高真空中でＮｉを、スパッタ法で
２０−６０ｎｍ蒸着する。次にＲＴＡ装置で、６００℃
３０ｓｅｃの熱処理をＮ₂あるいはＡｒなどの不活性ガ
ス中で施す。これによりゲートポリシリコンおよびＮ⁺
／Ｐ⁺拡散層上のＮｉはシリサイド化反応をおこし、Ｎ
ｉＳｉ層が形成される。

【００６９】この後、Ｈ₂Ｏ₂＋ＨＣｌ＋Ｈ₂Ｏ、ある
いは硫酸、硝酸液を用い、フィールド酸化膜上、側壁窒
化膜上の未反応Ｎｉを選択的に除去する。

【００７０】次に、ＣＶＤ−ＳｉＯ₂膜、ＢＰＳＧ膜を
堆積させ、第１の実施例と同様、平坦化させる。

【００７１】次にレジストを用い、コンタクトを開孔す
る。

【００７２】続いて、バリアメタル層、例えばＴｉＮを
全面にスパッタし、引き続いてＡlをスパッタし、レジ
ストを用いて加工する。

【００７３】この後は、４５０℃フォーミングガス中で
の熱処理、ｐａｄの開孔を行なってサリサイドトランジ
スタは完成する。

【００７４】以上のような製造方法で作成したＮｉＳｉ
膜を、Ｎ⁺／Ｐ⁺シングルおよびポリ上について断面Ｔ
ＥＭ観察を行った結果、フラットで均一な膜が形成され
ていた。

【００７５】図１０（ａ）はＮ⁺拡散層上の、図１０
（ｂ）はＰ⁺拡散層上のシリサイデーション前後の不純
物のＳＩＭＳプロファイルである。但し、スパッタ膜厚
は３０ｎｍ、シリサイデーション条件は６００℃で３０
秒であり、実線はシリサイド化反応後、点線はシリサイ
ド化反応前である。

【００７６】同図において、ＴｉＳｉ₂形成時に観測さ
れるシリサイドとシリコン界面で、不純物の再分布は極
めて少ないことが分かる。シリサイド化の形成温度が低
温であることにより、特にボロンのシリサイド膜への吸
いだし効果が小さい。むしろ界面にパイルアップしてお
り、低いコンタト抵抗をもたらす。

【００７７】図１１は、下地がポリシリコンの時の同様
のプロファイル測定の結果である。この図より、ＮｉＳ
ｉ膜ではシリサイド膜への縦方向拡散が小さいことが分
かる。

【００７８】また、図１２（ａ）は、Ｎ⁺／Ｐ⁺ｐｏｌ
ｙサイド領域間の相互（横方向）拡散を調べたものであ
る。図中ＡとＢの深さ方向のボロンの分布を示したもの
が同図（ｂ）である。なお、ＮｉＳｉでの感度の補正
は、図１０，１１と同様に行なっていない。これらの図
から分かるように、ボロンの横方向拡散も極めて少な
い。

【００７９】図示していないが、Ｎｉサリサイド技術を
Ｄｕａｌ−ｇａｔｅＣＭＯＳに適用した際のＳＥＭ断
面を観察した結果、ソースおよびドレインからのシリサ
イド這い上がりはなく、ブリッジングがないことが実証
された。電気的なｏｐｅｎ／ｓｈｏｒｔテストでも確認
済である。

【００８０】図１３および図１４には、Ｎ⁺／Ｐ接合特
性と、Ｉ_D−Ｖ_D特性を示す。これらの様子から、リー
ク特性、静特性とも良好で、低リーク電流と高い駆動力
が得られている。

【００８１】図１５に、各シリサイデーション条件での
Ｎｉシリサイド膜厚変化と、そのときのシート抵抗を示
す。

【００８２】また、図１６に、Ｐ⁺層とＮｉＳｉ界面に
おけるコンタクト抵抗のサイズ依存性を示す。スパッタ
膜厚は３０ｎｍである。同図において、７５０℃，９０
０℃の２ｓｔｅｐ法で形成したＴｉＳｉ₂とＰ⁺とのコ
ンタクト抵抗に比べ、約２．５〜３倍低いコンタクト抵
抗（０．７μｍ²で約４０Ω）が得られている。

【００８３】ＴｉＳｉ₂の場合は、７００℃３０″でシ
リサイデーションしたサンプルはＮｉＳｉとほぼ同程度
のコンタクト抵抗を示すが、シート抵抗が高くなってし
まう。これは、シート抵抗を下げるために通常用いられ
ている熱処理、この場合は９００℃，２０″により、Ｐ
⁺ソース／ドレイン中のボロンがシリサイド膜に吸い出
され、Ｔｉシリサイド膜とＰ⁺シリコンとの界面の濃度
が低下するためである。

【００８４】２ｓｔｅｐアニールを省略して１ｓｔｅｐ
目のアニール温度を８００℃にあげると、図２２（ｂ）
に示したように、側壁上に形成されるシリサイド膜によ
って、ゲートとソース／ドレインとのショートが顕著に
生じる。

【００８５】第４実施例では、シリサイデーションの温
度を６００℃と述べたが、図１９に示したように３５０
℃〜７５０℃であればその他の温度であってもかまわな
い。

【００８６】また、シリサイデーションは水素添加の雰
囲気であってもよいし、ＲＴＡ装置に限らず通常の炉を
用いて行なってもよい。

【００８７】さらに、ＣＭＯＳ構造を実現するには、選
択シリサイドＣＶＤ法を用いて行なってもよい。このと
きには、例えばＮｉ（ＣＯ）₆＋ＳｉＨ₄系を用いるこ
とができる。この場合には選択エッチングの工程は不要
である。

【００８８】前述したポリサイドの実施例では、Ｗシリ
サイドを用いたが、その他いかなるシリサイド膜であっ
てもかまわない。

【００８９】また、ゲート上のシリサイドの形成は、シ
リサイド膜自身をＣｏ−スパッタ法で形成してもよい
し、メタルを蒸着した後シリサイデーションしてもよ
い。

【００９０】さらにゲートポリシリコン加工前、シリサ
イド膜の上に絶縁膜を堆積し、形成されたゲート上のシ
リサイド膜（例えばＷシリサイド）とＮｉＳｉ膜との反
応を防止することもできる。このとき、ゲートポリシリ
コンのエッチングは、絶縁膜（Ｗ）シリサイド膜、ポリ
シリコンの３段階のエッチングとなる。

【００９１】

【発明の効果】以上述べたように本発明の半導体装置お
よびその製造方法によれば、ＮｉＳｉによるサリサイド
化を行ったので、低温プロセスに適しており、浅い接合
が可能なため、微細構造の半導体装置を製造することが
できる。さらに、這い上がり現象が起こらないため、ゲ
ート・ソース間あるいはゲート・ドレイン間のショート
不良が生じない。

【００９２】また、ゲート電極側壁下部の一部分にもシ
リサイド層を形成したことにより、Ｎ^-層での寄生抵抗
を小さく、ホットキャリア信頼性を高くでき、かつブリ
ッジングによるショート不良を低減できるので、高性能
な半導体装置を製造することができる。

【００９３】さらに、ＮｉＳｉをＣＭＯＳ構造に適用す
ることにより、膜ストレスを小さくすると共にシリコン
消費量も少なくすることができ、かつショート不良を防
ぐことができる。

【００９４】さらにまた、Ｐ⁺層とのコンタクト抵抗が
低減でき、Ｄｕａｌ−ｇａｔｅＣＭＯＳ構造において
は、不純物拡散の極めて少ない半導体装置を製造するこ
とができる。

【図面の簡単な説明】

【図１】サリサイド化の際にＮｉＳｉを用いた製造工程
を示す断面構造図である。

【図２】図１に続いて行われる製造工程を示す断面構造
図である。

【図３】ＮｉＳｉを用いたサリサイドトランジスタの特
性を示すグラフである。

【図４】ゲート電極の側壁下部の一部分にもシリサイド
膜を形成する製造工程を示す断面構造図である。

【図５】空洞部の形成の際に選択ＣＶＤ法を用いた半導
体装置の断面構造図である。

【図６】側壁下部の空洞幅を制御することができる半導
体装置の断面構造図である。

【図７】ゲート電極をＣＭＯＳ構造とした半導体装置の
断面構造図である。

【図８】図７の半導体装置を製造するときのプロセスフ
ローである。

【図９】図８の続きとなるプロセスフローである。

【図１０】シリサイデーション前後の不純物のＳＩＭＳ
プロファイルである。

【図１１】図１０と同様のＳＩＭＳプロファイルであ
る。

【図１２】Ｎ⁺／Ｐ⁺ｐｏｌｙサイド領域間の相互（横
方向）拡散を現した図である。

【図１３】Ｎ⁺／Ｐ接合のＩ−Ｖ特性である。

【図１４】ＮｉシリサイドＮおよびＰＭＯＳＦＥＴの
Ｉ_D−Ｖ_D特性である。

【図１５】各シリサイデーション条件でのＮｉシリサイ
ド膜厚変化と、Ｎｉ膜のシート抵抗である。

【図１６】Ｐ⁺層とＮｉＳｉ界面におけるコンタクト抵
抗のサイズ依存性である。

【図１７】従来のＴｉＳｉ₂を用いたＭＯＳＦＥＴの製
造工程を示す断面構造図である。

【図１８】図１７に続いて行われる従来の製造工程を示
す断面構造図である。

【図１９】各シリサイドを安定に形成するために必要な
温度範囲である。

【図２０】各シリサイドにおける膜ストレスである。

【図２１】各シリサイドを形成する際のシリコンの消費
量である。

【図２２】シリサイド形成時の拡散種を説明するための
図である。

【符号の説明】

１シリコン基板２ｐウエル３素子分離領域４ゲート絶縁膜５ポリシリコン６酸化膜７側壁８ソース・ドレイン領域９遷移８族の金属膜１０シリサイド膜１１空洞１２タングステン膜１３ゲート電極側面のシリサイド膜１４窒化膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者百瀬寿代神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者土明正勝神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者須黒恭一神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者中島博臣神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者岩井洋神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者勝又康弘神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】素子分離領域を有する半導体基板と、こ
の半導体基板表面にゲート絶縁膜を介して形成されたポ
リシリコンゲート電極と、このポリシリコンゲート電極
に接した酸化膜と、この酸化膜に接して設けられた側壁
と、前記ポリシリコンゲート電極に対して自己整合的に
設けられたソース・ドレイン領域とを備え、これらソー
ス・ドレイン領域およびポリシリコンゲート電極上に遷
移８族の金属のモノシリサイドを形成したことを特徴と
する半導体装置。
【請求項２】素子分離領域を有する半導体基板上にゲ
ート電極をパターニングする工程と、素子領域に酸化膜
を形成する工程と、エッチバック法によって前記ゲート
電極の側部に絶縁膜の側壁を形成する工程と、前記酸化
膜をシリコン基板表面が露出するまでエッチング除去す
る工程と、エッチング除去されたシリコン基板のソース
・ドレイン領域および前記ゲート電極上に遷移８族の金
属を形成する工程と、前記遷移８族の金属をモノシリサ
イド化させる工程と、前記側壁上の未反応の遷移８族の
金属を除去する工程を具備したことを特徴とする半導体
装置の製造方法。
【請求項３】素子分離領域を有する半導体基板と、こ
の半導体基板表面にゲート絶縁膜を介して形成されたポ
リシリコンゲート電極と、このポリシリコンゲート電極
に接した酸化膜と、この酸化膜に接して設けられた側壁
と、前記ポリシリコンゲート電極に対して自己整合的に
設けられたソース・ドレイン領域とを備え、これらソー
ス・ドレイン領域およびポリシリコンゲート電極上に拡
散種が金属であるモノシリサイドを形成したことを特徴
とする半導体装置。
【請求項４】前記ポリシリコンゲート電極としてｎＭ
ＯＳ部にはＮ⁺ポリシリコンを、ｐＭＯＳ部にはＰ⁺ポ
リシリコンを備えたＣＭＯＳ構造であることを特徴とす
る請求項１記載の半導体装置。