JP2007188956A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】シリサイド層を有するトランジスタの製造安定性を向上させる。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５およびその側壁を覆うサイドウォール１０７を形成し、ゲート電極１０５の周囲のシリコン基板１０１に、ソース・ドレイン領域１０９を形成する。サイドウォール１０７が形成されたシリコン基板１０１の素子形成面全面に、Ｎｉ膜１１５を形成した後、シリコン基板１０１を加熱し、ソース・ドレイン領域１０９においてシリコン基板１０１とＮｉ膜１１５とを反応させる。その後、未反応のＮｉ膜１１５を除去し、ソース・ドレイン領域１０９の上部の領域にＮｉシリサイド層１１１を形成する。Ｎｉ膜１１５を形成する工程またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させる工程において、サイドウォール１０７上に、Ｎｉ膜１１５が途切れた断絶部１１７を形成する。
【選択図】図３

Description

本発明は、シリコン基板に電界効果トランジスタが設けられた半導体装置の製造方法に関する。

従来の半導体装置の製造方法において、シリコン基板上にシリサイド層を形成する技術が知られている。シリサイド層を設けることにより、ゲートやソース・ドレイン電極の低抵抗化を図ることができる。このような半導体装置の製造方法として、従来、特許文献１および特許文献２に記載されたものがある。

特許文献１には、薄い電極に対してシリサイドを適用しようとする技術が記載されている。特許文献１においては、シリサイドに必要なシリコンを、シリサイド層としてトランジスタ電極上に供給している。これにより、電極のシリコンを消費せずに、シリサイド層を形成できるとされている。

また、特許文献２には、ゲート電極の両側にダミー電極が設けられた半導体装置が記載されている。この半導体装置においては、ゲート電極上に形成されるシリサイド層の厚さが、ゲート電極とダミー電極との間に位置する領域に形成されるシリサイド層の厚さよりも厚くなっている。これにより、ソースドレイン拡散層におけるシリサイド層の厚みを均一にすることができるとされている。また、ゲート電極上のシリサイド膜の厚膜化とソースドレイン拡散層の浅接合化に伴うシリサイド膜厚の薄膜化との両立が可能であるとされている。

また、シリサイド層形成過程で用いられるスパッタ装置として、従来、特許文献３に記載のものがある。特許文献３には、ターゲットホルダとウェーハホルダとの間にコリメート板を設置した状態で介在させることが記載されている。コリメート板を挿入して金属のスパッタを行うことにより、ゲート電極のチャージアップを抑制できるとされている。
特開平１０−１７８１７９号公報 特開２００４−２８９１３８号公報 特開２００４−２６３３０５号公報

ところで、電界効果型トランジスタのさらなる高速動作を実現するため、トランジスタのゲート長の微細化が進められている。

そこで、本発明者は、シリサイド層としてニッケル（Ｎｉ）シリサイド層を用いる場合について、トランジスタのゲート長の微細化を試みた。ところが、シリコン基板上にニッケルを含む膜を形成し、シリコン基板と膜とを反応させてニッケルシリサイドを形成する工程においては、ゲート電極間距離が小さくなると、ゲート電極間距離が小さい領域で、ニッケルの過剰反応が顕著に発生することが明らかになった。

本発明者は、ニッケルを用いた場合に、ゲート電極間距離が小さい領域で、ニッケルの過剰反応が顕著に生じる原因について鋭意検討した。その結果、ニッケルの過剰反応の原因として、密領域においてＮｉＳｉ₂化が起こりやすくなること、およびサイドウォール上に成膜されたニッケル含有膜からの反応時の「滑り込み」が起こりやすくなること、の二つが推察された。

上記二つの原因のうち、後者の反応時の「滑り込み」と本明細書の記載において表現している現象は、サイドウォール上に成膜されたニッケル含有膜が、シリサイド化反応時に、サイドウォール上を移動し、シリコン基板のソース・ドレイン領域に滑り落ちてしまう現象である。シリサイド化反応時に滑り込みが生じる場合、ソース・ドレイン領域に当初成膜されたニッケル含有膜に加えて、さらにサイドウォールから移動してきたニッケル含有膜がソース・ドレイン領域に供給されることになる。ニッケル含有膜がソース・ドレイン領域に過剰に堆積すると、ニッケルとシリコン基板との過剰反応が生じる懸念があった。

この滑り込み現象は、ニッケル含有膜を用いた本発明者の検討により新たに発見された現象である。このようなニッケルの滑り込みによる過剰反応を抑制するためには、上記特許文献１および特許文献２に記載の技術とは異なる対応が必要となる。そこで、本発明者は、サイドウォールからのニッケル含有膜の滑り込みを抑制すべくさらに検討を進め、本発明に至った。

本発明によれば、
シリコン基板の素子形成面に、ゲート電極を形成する工程と、
前記ゲート電極の側壁を覆う側壁絶縁膜を形成する工程と、
前記ゲート電極の周囲の前記シリコン基板に、ソース・ドレイン領域を形成する工程と、
前記側壁絶縁膜が形成された前記シリコン基板の前記素子形成面全面に、ニッケルを含む膜を形成する工程と、
前記ニッケルを含む膜が形成された前記シリコン基板を加熱し、前記ソース・ドレイン領域において前記シリコン基板と前記ニッケルを含む膜とを反応させる工程と、
シリコン基板とニッケルを含む膜とを反応させる前記工程の後、未反応の前記ニッケルを含む膜を除去し、前記ソース・ドレイン領域の上部の領域にシリサイド層を形成する工程と、
を含み、
ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記側壁絶縁膜上に、前記ニッケルを含む膜が途切れた断絶部を形成する半導体装置の製造方法が提供される。

本発明の製造方法においては、ニッケルを含む膜の形成時または形成後において、側壁絶縁膜上のニッケルを含む膜を途切れさせて、断絶部を形成する。このため、側壁絶縁膜上に形成されたニッケルを含む膜のうち、断絶部よりも上部に形成されたニッケルを含む膜がシリコン基板のソース・ドレイン領域に滑り込まないようにすることができる。よって、ソース・ドレイン領域へのニッケルを含む膜の過剰な供給を抑制できる。したがって、ソース・ドレイン領域におけるシリコン基板とニッケルを含む膜との過剰反応を抑制できる。このため、本発明によれば、ソース・ドレイン領域に、ニッケルを含むシリサイド層を安定的に形成することができる。また、過剰反応の抑制により、ソース・ドレイン領域の深さの減少を効果的に抑制できるため、ソース・ドレイン領域における接合リーク電流の発生を抑制することができる。

なお、本発明の製造方法において、断絶部は、側壁絶縁膜の少なくとも一部の領域に形成されればよい。また、断絶部が、平面視においてゲート電極の延在方向に沿って形成されることにより、ニッケルを含む膜の滑り込みをさらに効果的に抑制できる。

また、ニッケルを含む膜において、滑り込みが生じる理由は必ずしも明らかではないが、側壁絶縁膜とニッケルを含む膜との親和性が比較的低いためであると推察される。

なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。

以上説明したように本発明によれば、シリサイド層を有するトランジスタの製造安定性を向上させる技術が実現される。

以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。

（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。
図１に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１に設けられたＭＯＳＦＥＴ１０２とを備える。

ＭＯＳＦＥＴ１０２は、シリコン基板１０１の表面近傍に設けられた一対のソース・ドレイン領域１０９、ソース・ドレイン領域１０９の上部に形成されたエクステンション領域１０８、これらの間に形成されたチャネル領域（不図示）、チャネル領域上に設けられたゲート絶縁膜１０３、ゲート絶縁膜１０３上に設けられたゲート電極１０５、ゲート絶縁膜１０３およびゲート電極１０５の側壁を被覆するサイドウォール１０７を含む。また、ゲート電極１０５の上部にＮｉシリサイド層１１３が設けられている。また、ソース・ドレイン領域１０９の上部のうち、サイドウォール１０７の非形成領域に、Ｎｉシリサイド層１１３が設けられている。

ゲート絶縁膜１０３は、たとえば、ＳｉＯ₂膜等の酸化膜や、ＳｉＯＮ膜等の酸窒化膜とする。以下においては、ゲート絶縁膜１０３がＳｉＯ₂膜である場合を例に説明する。また、ゲート絶縁膜１０３を高誘電率膜としてもよい。高誘電率膜は、シリコン酸化膜よりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む酸化膜、シリケート膜等とすることができる。

ゲート電極１０５は、シリコンを含む導電膜により構成される。ゲート電極１０５は、さらに具体的には、多結晶シリコン膜により構成される。

サイドウォール１０７は絶縁膜からなる。サイドウォール１０７の材料は、たとえばＳｉＯ₂膜等の酸化膜や、ＳｉＮ膜等の窒化膜とする。サイドウォール１０７は、ゲート絶縁膜１０３の上部からシリコン基板１０１表面に向かって拡径している。

ソース・ドレイン領域１０９は、ＭＯＳＦＥＴ１０２のソースまたはドレインとして機能する不純物拡散領域である。

次に、図１に示した半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）は、半導体装置１００の製造手順を示す工程断面図である。半導体装置１００は、シリコン基板１０１にＭＯＳＦＥＴ１０２を形成することにより得られる。

半導体装置１００は、以下の手順により製造される。
ステップ１０１：シリコン基板１０１の素子形成面に、ゲート電極１０５を形成する工程、
ステップ１０３：ゲート電極１０５の側壁を覆う側壁絶縁膜（サイドウォール１０７）を形成する工程、
ステップ１０５：ゲート電極１０５の周囲のシリコン基板１０１に、ソース・ドレイン領域１０９を形成する工程、
ステップ１０７：サイドウォール１０７が形成されたシリコン基板１０１の素子形成面全面に、ニッケルを含む膜（Ｎｉ膜１１５）を形成する工程、
ステップ１０９：Ｎｉ膜１１５が形成されたシリコン基板１０１を加熱し、ソース・ドレイン領域１０９においてシリコン基板１０１とＮｉ膜１１５とを反応させる工程、および
ステップ１１１：シリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９の手順の後、未反応のＮｉ膜１１５を除去し、ソース・ドレイン領域１０９の上部の領域にシリサイド層（Ｎｉシリサイド層１１１）を形成する工程。
そして、上記工程のうち、Ｎｉ膜１１５を形成するステップ１０７またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、サイドウォール１０７上に、Ｎｉ膜１１５が途切れた断絶部１１７を形成する。

Ｎｉ膜１１５を形成するステップ１０７またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、断絶部１１７が、平面視においてゲート絶縁膜１０３の延在方向に沿って形成される。また、断絶部１１７は、平面視において、サイドウォール１０７の一端から他端にわたってストライプ状に形成される。こうすれば、シリコン基板１０１へのＮｉの滑り込みをさらに確実に抑制することができる。

ただし、本実施形態および以下の実施形態において、断絶部１１７は、サイドウォール１０７上の少なくとも一部の領域に設けられていればよい。本実施形態のように、サイドウォール１０７の延在方向の一端から他端にわたって断絶部１１７を設けることにより、サイドウォール１０７の延在方向の全体にわたってＮｉの滑り込みを抑制することができる。このため、ソース・ドレイン領域１０９におけるシリコン基板１０１の過剰反応をさらに効果的に抑制することができる。

また、Ｎｉ膜１１５を形成するステップ１０７またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、ゲート絶縁膜１０３の両側のサイドウォール１０７上に断絶部１１７が形成される。こうすることにより、ゲート電極１０５の両側について、サイドウォール１０７からシリコン基板１０１へのＮｉの滑り込みをより一層確実に抑制することができる。このため、ゲート電極１０５の両側での半導体装置１００の構造のばらつきをさらに効果的に抑制できる。

断絶部１１７は、サイドウォール１０７の底部近傍に形成される。なお、サイドウォール１０７の底部近傍とは、サイドウォール１０７上のＮｉ膜１１５のソース・ドレイン領域１０９への滑り込みが実用上充分に抑制できる程度にサイドウォール１０７の底部付近であることをいう。

半導体装置１００のゲート電極１０５はシリコンを含み、シリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、ゲート絶縁膜１０３とＮｉ膜１１５とを反応させるとともに、Ｎｉシリサイド層１１１を形成するステップ１１１において、ソース・ドレイン領域１０９の上部の領域およびゲート絶縁膜１０３の上部の領域に、それぞれＮｉシリサイド層１１１およびＮｉシリサイド層１１３を形成する。こうすれば、ソース・ドレイン領域１０９に加えてゲート絶縁膜１０３についても低抵抗化が可能となる。

本実施形態においては、シリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９は、シリコン基板１０１を第一条件で加熱処理し、サイドウォール１０７上のＮｉ膜１１５を途切れさせて、断絶部１１７を形成する工程である。

また、本実施形態においては、Ｎｉシリサイド層１１１を形成するステップ１１１が、
ステップ１１３：未反応のＮｉ膜１１５を除去する工程、および
ステップ１１５：未反応のＮｉ膜１１５を除去するステップ１１３の後、シリコン基板１０１を第二条件で加熱処理し、シリコン基板１０１とＮｉ膜１１５とを反応させる工程、
を含む。

なお、ステップ１０９の第一条件での加熱処理は、断絶部１１７が形成される条件での処理であればよい。また、この加熱処理は、シリコン基板１０１とＮｉ膜１１５との反応が生じる条件とする。さらに具体的には、Ｎｉ膜１１５を形成するステップ１０７においては、サイドウォール１０７上に、Ｎｉ膜１１５の膜厚が５ｎｍ以下となる領域を形成する。そして、シリコン基板１０１を第一条件で加熱処理し断絶部１１７を形成するステップ１０９において、シリコン基板１０１を２５０℃以上５００℃以下の温度で加熱処理する。シリコン基板１０１を２５０℃以上の温度で加熱することにより、Ｎｉ膜１１５の熱凝集をさらに確実に生じさせて、断絶部をさらに確実に形成することができる。また、シリコン基板１０１を５００℃以下の温度で加熱することにより、シリサイド化反応をさらに穏やかな条件で安定的に行うことができる。

以下、図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）を参照し、半導体装置１００の製造手順をさらに具体的に説明する。

まず、図２（ａ）に示すように、たとえば（１００）面を主面とするシリコン基板１０１上に、公知の技術により、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離領域（不図示）を形成する。素子分離領域は、ＬＯＣＯＳ法等の公知の他の方法で形成してもよい。その後、熱酸化法により、シリコン基板１０１上に酸化膜を形成する。そして、酸化膜上に、たとえば５０〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成する。

次に、シリコン基板１０１の上部に、ゲート絶縁膜１０３の形成領域を覆うフォトレジスト膜を形成する。そして、ゲート絶縁膜１０３の形成領域以外の領域に設けられた多結晶シリコン膜および酸化膜を選択的にドライエッチングして除去することにより、多結晶シリコン膜および酸化膜をゲート絶縁膜１０３およびゲート電極１０５の形状に加工する（ステップ１０１）。

そして、ゲート電極１０５をマスクとするイオン注入により、チャネル領域とソース・ドレイン領域１０９との電気的接続部として機能するエクステンション領域１０８を形成する（図２（ａ））。

つづいて、図２（ｂ）に示すように、シリコン基板１０１の素子形成面に、ＣＶＤ（chemical vapor deposition）法によりゲート電極１０５を覆うようにサイドウォール１０７となる絶縁膜を成膜する。絶縁膜の材料は、たとえばシリコン酸化膜もしくは窒化膜とする。また、絶縁膜の膜厚は、たとえば１０〜１００ｎｍ程度とする。そして、絶縁膜を所定の条件でエッチバックすることにより、ゲート電極１０５の両側にサイドウォール１０７を形成する（ステップ１０３）。

そして、図２（ｃ）に示すように、ゲート電極１０５およびサイドウォール１０７をマスクとして、エクステンション領域１０８に注入された不純物と同じ導電型の不純物をシリコン基板１０１にイオン注入する。このイオン注入により、ゲート電極１０５の周囲にエクステンション領域１０８よりも深いソース・ドレイン領域１０９を形成する（ステップ１０５）。

次いで、スパイク急速昇温アニール（スパイクＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ））により、ソース・ドレイン領域１０９を活性化する。スパイクＲＴＡにおけるシリコン基板１０１表面の最高到達温度は、たとえば１０００〜１１００℃程度とする。その後、シリコン基板１０１の素子形成面について、所定のニッケルスパッタ前処理を実施してもよい。前処理としては、たとえば薬液を用いたシリコン基板１０１表面の洗浄処理が挙げられる。洗浄処理により、シリコン基板１０１の表面に形成された自然酸化膜や異物を除去することができるため、ソース・ドレイン領域１０９の上部の領域のシリサイド化をさらに確実に行うことができる。

次に、図３（ａ）に示すように、シリコン基板１０１の素子形成面全面に、スパッタ法を用いてＮｉ膜１１５を形成する（ステップ１０７）。このとき、ソース・ドレイン領域１０９の上部のＮｉ膜１１５の膜厚を、５〜２０ｎｍ程度、さらに具体的には７〜１５ｎｍ程度とする。Ｎｉ膜１１５の形成は、たとえば常温スパッタにより行う。また、このとき、サイドウォール１０７下部におけるＮｉ膜１１５の膜厚を、後述するシンターにより断絶部１１７が形成される程度に薄くする。サイドウォール上のＮｉ膜１１５に、シンターにより断絶部１１７が形成される程度の膜厚の領域を設けることにより、ステップ１０９にて断絶部１１７を確実に形成することができる。

シンターによりサイドウォール１０７上のＮｉ膜１１５に断絶部１１７が形成されるためのサイドウォール１０７上のＮｉ膜１１５の膜厚の上限は、たとえば、サイドウォール１０７の底部におけるサイドウォール１０７表面のシリコン基板１０１表面に対する立ち上がり角度αなどのサイドウォール１０７の形状、サイドウォール１０７の材料、およびシンター温度に依存する。断絶部１１７の形成方法については、後述する実施例にてさらに詳細に説明する。本実施形態では、たとえば、サイドウォール１０７の底部近傍におけるサイドウォール１０７表面の立ち上がり角度を６０度とするとともに、サイドウォール１０７上にＮｉ膜１１５の膜厚が５ｎｍ以下の領域が形成される条件でＮｉ膜１１５を成膜する。

サイドウォール１０７下部に形成されるＮｉ膜１１５の膜厚は、たとえばイオン化スパッタ法を用いる場合、スパッタ時の基板バイアス電圧を変えることにより調整することができる。また、通常のスパッタ法を用いる場合、コリメート板を使用してスパッタの異方性を調整することにより、サイドウォール１０７下部に形成されるＮｉ膜１１５の膜厚を調整することができる。コリメート板のみでスパッタの異方性を高める場合には、コリメート板の穴の径とコリメート板の厚さを制御する。具体的には、コリメート板を厚くし、穴径を小さくするほどスパッタの異方性は高くなり、サイドウォール１０７に付着するＮｉ膜１１５の膜厚を薄くすることができる。

また、スパッタの異方性は、サイドウォール１０７の形状に応じて調整される。ゲート電極１０５の高さが低く、サイドウォール１０７の膜厚が厚い場合は、サイドウォール下部の形状がなだらかな形状となる。このため、Ｎｉ膜１１５の形成時に、サイドウォール１０７下部でのＮｉ膜１１５の膜厚を薄くするためには、より異方性の高いスパッタを行う必要がある。一方、ゲート電極１０５の高さが高く、サイドウォール１０７の膜厚が薄い場合は、サイドウォール下部の形状が急峻になる。このため、スパッタの異方性の程度が比較的小さくても、サイドウォール１０７下部に形成されるＮｉ膜１１５を薄膜化することができる。

Ｎｉ膜１１５のスパッタと連続して、Ｎｉ膜１１５表面の酸化防止のために、ＴｉＮを５〜１０ｎｍ程度スパッタしてもよい。

次いで、図３（ｂ）に示したように、Ｎｉ膜１１５が形成されたシリコン基板１０１を加熱処理し、断絶部１１７を形成する（ステップ１０９）。本実施形態では、二段階のシンターを実施する。ステップ１０９では、第一シンター（ステップ１１３）が行われる。第一シンターでは、低温でアニールすることにより、サイドウォール１０７上に形成されたＮｉ膜１１５に膜凝集を生じさせて断絶部１１７を形成するとともに、準安定なＮｉシリサイドを形成する。

断絶部１１７を形成するための加熱温度は、サイドウォール１０７上のＮｉ膜１１５の膜厚等に依存する。たとえば、サイドウォール１０７の底部近傍におけるサイドウォール１０７表面の立ち上がり角度が６０度であって、サイドウォール１０７底部におけるＮｉ膜１１５の膜厚が５ｎｍ以下であるとき、第一シンターのシンター温度を２５０℃以上５００℃以下とし、シンター時間を０秒より長く６０秒以下とする。

つづいて、図３（ｃ）に示したように、未反応のＮｉ膜１１５をウェットエッチングにより除去する（ステップ１１３）。その後、第二シンターとして、シリコン基板１０１を所定の温度でアニールし、ＮｉとＳｉとを反応させてシリサイドを形成する（ステップ１１５）。第二シンターの温度は、たとえば第一シンターの温度よりも高い温度とする。以上の手順により、図１に示した半導体装置１００が得られる。なお、以上の手順の後、半導体装置１００の所定の位置に、コンタクトプラグを形成する工程や、所定の配線工程を実施してもよい。

本実施形態によれば、Ｎｉ膜１１５のシリサイド化反応の際に、サイドウォール１０７上に断絶部１１７が形成される。
従来の技術では、サイドウォールの下部の形状がなだらかであったり、ニッケルスパッタ工程における異方性が低かったりして、断絶部１１７を意図的に形成するプロセスとなっていなかった。このため、サイドウォール上に成膜されるニッケル量が多く、ゲート電極間距離の小さい領域で、ＮｉとＳｉとの過剰反応が促進されていた。

これに対し、本実施形態によれば、ステップ１０９のＮｉシリサイド化工程において、断絶部１１７が形成されるため、断絶部１１７の上部に形成されたＮｉ膜１１５がサイドウォール１０７からのシリコン基板１０１に滑り込まないようにすることができる。このため、ゲート間距離が小さい構成とした場合にも、ソース・ドレイン領域１０９上部において、シリコン基板１０１とＮｉとの過剰反応を抑制することができる。さらに具体的には、ゲート長方向の断面視において、シリコン基板表面における拡散層の幅、つまりシリコン基板表面における拡散層のゲート電極側端部と素子分離膜側端部との距離が０．１６μｍ以下の半導体装置では、特にサイドウォールからのＮｉの滑り込みの影響が顕著に生じる。本実施形態によれば、このような微細化された構成においても、サイドウォール１０７からソース・ドレイン領域１０９上へのＮｉ膜１１５の滑り込みを抑制することができる。よって、半導体装置１００の製造安定性を向上させることができる。

また、本実施形態によれば、Ｎｉ膜１１５の滑り込みを抑制できるので、サイドウォール１０７の形成領域の近傍におけるシリコン基板１０１の過剰反応を抑制することができる。このため、Ｎｉシリサイド層１１１を形成する際のサイドウォール１０７の形成領域の近傍におけるソース・ドレイン領域１０９の深さの減少を抑制できる。このため、ソース・ドレイン領域１０９の接合リーク電流の発生を効果的に抑制することができる。

また、本実施形態では、常温スパッタによりＮｉ膜１１５が形成される。このため、電極上にシリサイド層を堆積させる特許文献１の場合とは異なり、Ｎｉのスパッタ直後にサイドウォール上のニッケルが除去される条件でウェット処理をすると、すべてのニッケルが除去されてしまう。そこで、本実施形態においては、Ｎｉ膜１１５を形成し、第一シンターによるシリサイド化反応を行った後、ウェット処理により未反応のＮｉ膜１１５を除去する。これにより、サイドウォール１０７上の未反応のＮｉ膜１１５を選択的に除去することができる。

また、本実施形態では、シリサイド化の際の加熱処理を、第一シンターと第二シンターの二段階で行う。そして、第一シンターにおいては、加熱温度を比較的低温にすることにより、断絶部１１７を安定的に形成するとともに、シリサイド化反応を穏やかな条件で安定的に進行させることができる。このため、Ｎｉシリサイド層１１１およびＮｉシリサイド層１１３の製造安定性を向上させることができる。

以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。

（第二の実施形態）
本実施形態は、半導体装置１００（図１）の別の製造方法に関する。本実施形態の製造方法の基本手順は第一の実施形態と同様であるが、断絶部１１７の形成方法が異なる。第一の実施形態においては、ステップ１０９にてＮｉ膜１１５に断絶部１１７を形成したのに対し、本実施形態では、ステップ１０７において、断絶部１１７を有するＮｉ膜１１５を形成する。

本実施形態においては、サイドウォール１０７を形成するステップ１０３において、サイドウォール１０７に、Ｎｉ膜１１５の付着を抑制する遮断面を形成するとともに、Ｎｉ膜１１５を形成するステップ１０９において、サイドウォール１０７の遮断面の上部に断絶部１１７を形成する。

遮断面を形成する工程は、サイドウォール１０７の底部において、サイドウォール１０７の表面のシリコン基板１０１の表面に対する立ち上がり角度が略９０度となるようにサイドウォール１０７を形成する工程である。また、Ｎｉ膜１１５を形成するステップ１０９においては、サイドウォール１０７の底部に断絶部１１７が形成される。

図４（ａ）および図４（ｂ）は、本実施形態の半導体装置１００の製造工程を示す断面図である。
本実施形態においても、図２（ａ）〜図２（ｃ）を参照して前述した手順を用いて、シリコン基板１０１上の所定の領域にゲート絶縁膜１０３、ゲート電極１０５、サイドウォール１０７、エクステンション領域１０８およびソース・ドレイン領域１０９を形成する。

ただし、本実施形態においては、サイドウォール１０７を形成する際に、絶縁膜のエッチバック条件を制御して、サイドウォール１０７の下部の形状がシリコン基板１０１に対して急峻な角度を有するようにする。そして、アズスパッタ時に、Ｎｉ膜１１５が実質的に膜になっていない程度の薄膜となるように、Ｎｉスパッタにおける異方性を高める。

本明細書で言うサイドウォール１０７の立ち上がり角度αとは、具体的には、図４（ａ）に示したように、シリコン基板１０１の表面からサイドウォール１０７の接線を引いたときに、接線とシリコン基板１０１表面（水平面）とのなす角αを示している。立ち上がり角度αは、たとえば、半導体装置１００のゲート長方向の断面をＳＥＭ（走査型電子顕微鏡）観察することにより計測することができる。

なお、ゲート長が１００ｎｍ以下であるような微細トランジスタの製造プロセスでは、接合が形成される以降の熱処理が形状変化に及ぼす影響は小さく、シリサイド形成時の立ち上がり角度αは、概ね、半導体装置が出来上がった状態でも保たれている。

本実施形態においては、この立ち上がり角度αが９０度となるようにする。サイドウォール１０７の立ち上がり角度αを９０度とすれば、サイドウォールの底部近傍において、サイドウォール１０７の表面を、Ｎｉ膜１１５が付着しない遮断面とし、遮断面の少なくとも一部に断絶部１１７を設けることができる。そして、Ｎｉ膜１１５形成時のスパッタにおける異方性を高めて、シリコン基板１０１の法線方向成分以外の方向からのスパッタ量を低減させる。これにより、サイドウォール１０７の底部近傍にＮｉ膜１１５が形成されないようにすることができる（図４（ｂ））。

なお、サイドウォール１０７の立ち上がり角度は、サイドウォール１０７となる絶縁膜のドライエッチングの条件の調整することにより調整可能である。エッチング条件として、具体的には、エッチングガスの種類および圧力が挙げられる。たとえば、通常のなだらかな勾配のサイドウォール１０７を形成する際には、エッチングガスとしてＣＦ₄、ＣＨＦ₃、Ｏ₂およびＡｒを用い、チャンバ内を比較的低い圧力としてエッチングする。これに対し、本実施形態では、エッチングガスとしてＣ₄Ｆ₈、Ｏ₂およびＡｒを用い、チャンバ内を比較的高い圧力としてエッチングすることにより、サイドウォール１０７の勾配を急峻にすることができる。

さらに具体的には、エッチングガスとして、ＣＦ₄、ＣＨＦ₃、Ｏ₂およびＡｒを用いることにより、サイドウォール１０７の立ち上がり角度αを９０度にすることができる。また、ＣＨＦ₃、Ｏ₂およびＡｒを用いることもできる。さらに具体的には、エッチングの圧力を２０〜１００ｍｔｏｒｒ程度とし、ガス流量をＣＨＦ₃／Ｏ₂／Ａｒ＝２０／２０／３００ｓｃｃｍとしてもよい。このようにすれば、シリコン基板１０１から底部が垂直にたちあがるサイドウォール１０７を一段階のエッチング工程で形成することができる。

なお、本実施形態においても、Ｎｉ膜１１５のスパッタにおける異方性の向上方法として、第一の実施形態に記載の方法を用いることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、以上の実施形態においては、Ｎｉシリサイド層１１１を形成するために、シリコン基板１０１上にＮｉ膜１１５を形成する場合を例に説明したが、シリコン基板１０１上に形成する膜は、ニッケルを含む膜であればよく、たとえば、ＮｉＮ膜等の窒化膜や、Ｎｉを含む金属膜を用いてもよい。ゲート電極１０５の材料を多結晶シリコンとしたが、ゲート電極１０５の材料としては、種々のものを用いることができる。

図５（ａ）〜図５（ｃ）は、半導体装置１００のゲート電極の構成を示す図である。
図５（ａ）は、図１に示した半導体装置１００の構成に対応する。図５（ａ）においては、ゲート電極１０５の材料が多結晶シリコンであって、その上部にＮｉシリサイド層１１３が形成されている。
また、図５（ｂ）においては、ゲート電極がＮｉシリサイド層１１３からなる。
さらに、図５（ｃ）においては、金属膜１１９からなるゲート電極が設けられている。金属膜１１９からなるゲート電極は、たとえば以下の手順により得られる。まず、図１に示した半導体装置１００を得る。その後、シリコン基板１０１の素子形成面に、ゲート電極１０５上部の領域以外の領域を覆うマスクを絶縁膜などで形成する。そして、マスクを用いてＮｉシリサイド層１１３およびゲート電極１０５を順次除去する。その後、Ｎｉシリサイド層１１３およびゲート電極１０５が除去された領域に、金属膜１１９を選択的に形成する。あるいは、図１に示した半導体装置を形成する際に、後工程でエッチングされやすい材料でゲート電極１０５を形成しておいて、その材料をエッチングした後に、エッチング除去された領域を金属膜１１９で埋め込む方法を用いることもできる。

本実施例では、第一の実施形態に記載の方法を用いて、半導体装置１００（図１）を製造した。サイドウォール１０７の材料は、ＳｉＯ₂膜とした。サイドウォール１０７の立ち上がり角度αを６０度とした。そして、サイドウォール１０７上でＮｉ膜１１５の断絶が発生するシンター温度と、断絶が生じたときのサイドウォール１０７上のＮｉ膜１１５の膜厚の関係を調べた。結果を図６（ａ）および図６（ｂ）に示す。図６（ａ）は、サイドウォール１０７（図中「ＳＷ」とも表記する。）が酸化膜（ＳｉＯ₂膜）である場合の結果であり、図６（ｂ）は、サイドウォール１０７が窒化膜（ＳｉＮ膜）である場合の結果である。

図６（ａ）および図６（ｂ）において、実線の下の領域ではＮｉの断絶が生じるので、実線よりＮｉ膜厚を薄くすることによってＮｉの滑り込みを抑制することができる。

また、図６（ａ）および図６（ｂ）より、サイドウォールの材質として、たとえばＳｉＮ膜を使うと、断絶が生じる膜厚は若干増加するが、ＳｉＯ₂膜と同様の温度依存性が得られる。

第一シンター時に過剰反応が生じる場合、サイドウォール上にスパッタされたニッケルがサイドウォール下部の拡散層にどんどん供給されつづける。これに対し、サイドウォール下部のニッケルの膜厚が薄いと、熱をかけた際に凝集して、サイドウォール１０７上でＮｉ膜１１５の断絶が起こる。膜の断絶が起こると、ソース・ドレイン領域１０９となる拡散層上には、未反応のニッケルが供給されなくなるため、拡散層上の過剰反応が止められる。

シンター温度を２５０℃以上４００℃以下とした場合、図６中の各シンター温度におけるスポットに対応する膜厚よりもサイドウォール１０７上におけるＮｉ膜１１５の膜厚が薄くなる条件でＮｉ膜１１５のスパッタを行う。これにより、サイドウォール１０７上に断絶部１１７を形成することができる。

たとえば、本実施例においては、サイドウォール１０７の下部の角度をシリコン基板１０１に対して６０度とした。そして、スパッタ法を用いてシリコン基板１０１（ソース・ドレイン領域１０９）上に１０ｎｍの膜厚のＮｉ膜１１５をする際に、コリメート板厚を１０７ｍｍとするとともに、コリメート板の穴系を１センチ以下とした。こうすることにより、サイドウォール１０７上のＮｉ膜１１５の膜厚を５ｎｍ以下とすることができた。

また、コリメート板をさらに厚くして、穴径を小さくすることにより、スパッタの異方性をさらに高めることができる。また、この場合、コリメート板の穴径を小さくすることにより、生産性は低下する方向に傾くため、コリメート板はチャージアップ対策のみに利用し、イオン化スパッタなどの方法を組み合わせることも可能である。

実施形態における半導体装置の構成を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 図１の半導体装置の製造工程を示す断面図である。 実施形態における半導体装置のゲート電極の構成を示す断面図である。 実施例の半導体装置における第一シンター温度と断絶が生じるＮｉ膜厚との関係を示す図である。

符号の説明

１００ 半導体装置
１０１ シリコン基板
１０２ ＭＯＳＦＥＴ
１０３ ゲート絶縁膜
１０５ ゲート電極
１０７ サイドウォール
１０８ エクステンション領域
１０９ ソース・ドレイン領域
１１１ Ｎｉシリサイド層
１１３ Ｎｉシリサイド層
１１５ Ｎｉ膜
１１７ 断絶部

Claims (8)

1. シリコン基板の素子形成面に、ゲート電極を形成する工程と、
   前記ゲート電極の側壁を覆う側壁絶縁膜を形成する工程と、
   前記ゲート電極の周囲の前記シリコン基板に、ソース・ドレイン領域を形成する工程と、
   前記側壁絶縁膜が形成された前記シリコン基板の前記素子形成面全面に、ニッケルを含む膜を形成する工程と、
   前記ニッケルを含む膜が形成された前記シリコン基板を加熱し、前記ソース・ドレイン領域において前記シリコン基板と前記ニッケルを含む膜とを反応させる工程と、
   シリコン基板とニッケルを含む膜とを反応させる前記工程の後、未反応の前記ニッケルを含む膜を除去し、前記ソース・ドレイン領域の上部の領域にシリサイド層を形成する工程と、
   を含み、
   ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記側壁絶縁膜上に、前記ニッケルを含む膜が途切れた断絶部を形成する半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記断絶部が、平面視において前記ゲート電極の延在方向に沿って形成される半導体装置の製造方法。
3. 請求項１または２に記載の半導体装置の製造方法において、
   ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記ゲート電極の両側の前記側壁絶縁膜上に前記断絶部が形成される半導体装置の製造方法。
4. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
   前記ゲート電極がシリコンを含み、
   シリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記ゲート電極と前記ニッケルを含む膜とを反応させるとともに、
   シリサイド層を形成する前記工程において、前記ソース・ドレイン領域の上部の領域および前記ゲート電極の上部の領域にシリサイド層を形成する半導体装置の製造方法。
5. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
   シリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程が、前記シリコン基板を第一条件で加熱処理し、前記側壁絶縁膜上の前記ニッケルを含む膜を途切れさせて、前記断絶部を形成する工程であって、
   シリサイド層を形成する前記工程が、
   未反応の前記ニッケルを含む膜を除去する工程と、
   未反応のニッケルを含む膜を除去する前記工程の後、前記シリコン基板を第二条件で加熱処理する工程と、
   を含む半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法において、
   ニッケルを含む膜を形成する前記工程において、前記側壁絶縁膜上に、前記ニッケルを含む膜の膜厚が５ｎｍ以下となる領域を形成し、
   シリコン基板を第一条件で加熱処理し断絶部を形成する前記工程が、前記シリコン基板を２５０℃以上５００℃以下の温度で加熱処理する工程である半導体装置の製造方法。
7. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
   側壁絶縁膜を形成する前記工程において、前記側壁絶縁膜に、前記ニッケルを含む膜の付着を抑制する遮断面を形成するとともに、
   ニッケルを含む膜を形成する前記工程において、前記側壁絶縁膜の前記遮断面の上部に前記断絶部を形成する半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   遮断面を形成する前記工程が、前記側壁絶縁膜の底部において、前記側壁絶縁膜の表面の前記シリコン基板の表面に対する立ち上がり角度が略９０度となるように前記側壁絶縁膜を形成する工程であって、
   ニッケルを含む膜を形成する前記工程において、前記側壁絶縁膜の前記底部に前記断絶部を形成する半導体装置の製造方法。
   

Images