JP2007173743A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】接合リーク不良の抑制が可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板10の表面上にゲート電極34を形成し、ゲート電極34の側壁に側壁絶縁膜41を形成する。ゲート電極34及び側壁絶縁膜41を覆うように半導体基板10に金属膜を堆積し、半導体基板10を雰囲気ガス中に載置して、半導体基板10の表面及び裏面のそれぞれから雰囲気ガスの熱伝導により金属膜を加熱して金属シリサイド膜を形成する。
【選択図】図7
【解決手段】半導体基板10の表面上にゲート電極34を形成し、ゲート電極34の側壁に側壁絶縁膜41を形成する。ゲート電極34及び側壁絶縁膜41を覆うように半導体基板10に金属膜を堆積し、半導体基板10を雰囲気ガス中に載置して、半導体基板10の表面及び裏面のそれぞれから雰囲気ガスの熱伝導により金属膜を加熱して金属シリサイド膜を形成する。
【選択図】図7
Description
本発明は、シリサイドを用いる半導体装置の製造方法に関する。
半導体装置の微細化に伴い、トランジスタのゲート寸法、素子分離領域の絶縁膜幅、配線の線幅等、半導体基板の表面上での寸法の縮小が必要である。更に、トランジスタのソース・ドレイン・エクステンション領域の拡散層やソース・ドレイン・コンタクト領域等の接合深さのような半導体基板表面に垂直な方向の寸法の縮小も要求される。
しかし、単純に垂直方向の寸法を縮小しようとすると、トランジスタ性能の劣化の問題が生じる。例えば、エクステンション領域の抵抗が増大し寄生抵抗が増加するため、トランジスタの駆動力劣化を招いてしまう。低抵抗の浅いエクステンション領域を実現するため、高濃度に注入した不純物イオンの拡散を抑制する熱処理方法等が開発されている。
また、コンタクト領域に低抵抗のシリサイド膜を形成してソース・ドレイン領域の寄生抵抗を低減することも要求される。低抵抗のシリサイド膜を形成するため、自己整合的シリサイド(サリサイド)プロセスが適用される(例えば、特許文献1参照。)。
例えば、サリサイドプロセスを用いて金属・酸化物・半導体(MOS)型電界効果トランジスタ(FET)を製造する場合、まず、シリコン(Si)等の半導体基板に、絶縁膜の素子分離領域、側壁絶縁膜を有するゲート電極等が形成される。イオン注入等により、素子分離領域と側壁絶縁膜の間の半導体基板にソース・ドレイン領域の不純物拡散層が形成される。
次に、不純物拡散層が形成された半導体基板の表面に、例えばニッケル(Ni)等の金属膜を堆積する。ハロゲンランプを用いる急速熱処理(RTA)や電気炉を用いる炉加熱処理により、ゲート電極の多結晶Si表面及び不純物拡散層表面にニッケルシリサイド(NiSi)等の金属シリサイド膜を形成する。素子分離領域の絶縁膜上や、側壁絶縁膜上の未反応の金属膜を除去して、MOSFETが製造される。
素子の微細化に伴い、ソース・ドレイン領域の不純物拡散層のpn接合は浅くなる。そのため、寄生抵抗低減のために不純物拡散層表面に形成された金属シリサイド膜底面と、不純物拡散層のpn接合面との距離は縮小される。シリサイデーションで結晶成長した金属シリサイド膜底面形状の凸部に電界が集中すること、シリサイド工程後の熱工程等により、シリサイド形成用の金属がpn接合面へ拡散しやすくなること等より、接合リーク不良の発生頻度が増大するという問題が発生する。
RTAでは、炉加熱処理に比べ昇温速度が速く、短時間で加熱処理が行える。したがって、RTAにより、金属の拡散を抑制して薄い金属シリサイド膜の形成が可能である。
しかし、サリサイド形成のRTAにより、素子分離領域の絶縁膜上やゲート電極の側壁絶縁膜上に堆積したシリサイド形成用の金属膜が凝集し、ソース・ドレイン領域やゲート電極に流れ込む。その結果、ソース・ドレイン領域の端部やゲート電極の端部で金属シリサイド膜が設計値よりも厚くなり、接合リークが大きくなるという問題が発生する。
米国特許第6806172号明細書
本発明は、金属シリサイド膜の膜厚の増加を抑制し、接合リーク不良の抑制が可能な半導体装置の製造方法を提供することを目的とする。
本発明の第1の態様によれば、(イ)半導体基板の表面上にゲート電極を形成し、(ロ)ゲート電極の側壁に側壁絶縁膜を形成し、(ハ)ゲート電極及び側壁絶縁膜を覆うように半導体基板に金属膜を堆積し、(ニ)半導体基板を雰囲気ガス中に載置して、半導体基板の表面及び裏面のそれぞれから雰囲気ガスの熱伝導により金属膜を加熱して金属シリサイド膜を形成することを含む半導体装置の製造方法が提供される。
本発明によれば、金属シリサイド膜の膜厚の増加を抑制し、接合リーク不良の抑制が可能な半導体装置の製造方法を提供することができる。
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本発明の実施の形態に係る金属シリサイド形成用の熱処理装置は、図1に示すように、処理室12と、制御システム18と、ガス供給源20とを備える。処理室12には、ガス供給源20に接続された導入配管22、及び排気配管24が設けられる。処理室12内には、加熱源16a、16bが、互いに対向して配置される。支持部14により支持された半導体基板10が、加熱源16a、16bの間に配置される。加熱源16a、16bは、半導体基板10の直径よりも十分大きな寸法を有する。加熱源16a、16bは、加熱処理を制御する制御システム18に接続される。
Si等の半導体基板10のシリサイデーション時には、ガス供給源20から導入配管22を通して、水素(H2)、窒素(N2)、アルゴン(Ar)等の雰囲気ガスが処理室12に導入される。半導体基板10は、加熱源16a、16bで発生した熱が雰囲気ガスを介して半導体基板10の表面及び裏面のそれぞれに伝導されて加熱される。処理室12に導入された雰囲気ガスは、排気配管24から排気される。
例えば、現行の炉加熱によるシリサイデーションでは、均熱性を確保して半導体基板面内で均一な金属シリサイドを形成するために昇温速度を1℃/sよりも遅くする必要があり、短時間の加熱処理ができない。このため、形成される金属シリサイド膜の膜厚の増加を抑制することが困難である。また、金属シリサイドを形成する金属の拡散を抑制することも困難となる。
また、RTAによるシリサイデーションでは、半導体基板10の表面領域で短時間の加熱処理が可能である。半導体基板10は、ハロゲンランプ光を吸収することにより急速に加熱される。一方、ハロゲンランプ光を吸収しない絶縁膜等は加熱するのが困難である。また、絶縁膜等の周辺の領域では、絶縁膜等の内部から屈折して出射されるハロゲンランプ光により局所的な加熱が生じる。そのため、半導体基板10を均一に加熱することは困難である。また、RTAでは、400℃以上の加熱処理で、絶縁膜上のNi等の金属が凝集する。
実施の形態に係る加熱源16a、16bの昇温速度は、比較的速く、RTA用のハロゲンランプよりも遅く、且つ通常の炉加熱用の電気炉よりも速い。例えば、昇温速度は、約1℃/s〜約10℃/sの範囲である。また、加熱源16aと、加熱源16aに対向する半導体基板10の表面との距離d1、及び加熱源16bと、加熱源16bに対向する半導体基板10の裏面との距離d2は、例えば共に約5mm〜約15mmの範囲、望ましくは約8mm〜約10mmの範囲である。距離d1、d2を約5mm〜約15mmの範囲にすることにより、半導体基板10を雰囲気ガスの熱伝導によりほぼ熱平衡状態で均一に昇温することが可能となる。また、半導体基板10が熱平衡状態で比較的速い昇温速度で加熱されるため、約400℃〜550℃の温度範囲であっても、絶縁膜上のNi等の金属膜の凝集を防止することができる。
本発明の実施の形態に係る半導体装置の製造方法を、nチャネルMOSFET(nMOSFET)の製造工程を例にして説明する。なお、半導体装置は、nMOSFETに限定されない。例えば、pMOSFETや相補型MOSFET(CMOSFET)等であってもよい。また、ゲート絶縁膜として、窒化シリコン(Si3N4)膜、酸窒化シリコン(SiON)膜等の絶縁膜を用いる金属・絶縁膜・半導体(MIS)FETでもよい。また、ゲート絶縁膜として、SiO2膜と、SiON膜、Si3N4膜、及び各種の金属酸化膜等との複合絶縁膜を用いるMISFETでもよい。
(イ)図2に示すように、フォトリソグラフィ、反応性イオンエッチング(RIE)、化学気相成長(CVD)等により、p型Siの半導体基板10に設けられたトレンチに、SiO2等の絶縁膜が堆積して埋め込まれる。化学機械研磨(CMP)等により、半導体基板10表面に堆積した絶縁膜を除去し、素子分離領域30が形成される。素子分離領域30の間の素子領域表面に、熱酸化等により絶縁膜が形成される。絶縁膜上に、CVD等により多結晶Si膜が堆積される。フォトリソグラフィ及びRIE等により多結晶Si膜及び絶縁膜を選択的に除去し、ゲート絶縁膜32及びゲート電極34が形成される。
(ロ)図3に示すように、ゲート電極34等が形成された半導体基板10表面に、CVD等により、例えば約2nm〜約10nmのSi3N4等の絶縁膜を堆積する。RIE等の指向性エッチングにより、堆積した絶縁膜を選択的に除去して、ゲート電極34及びゲート絶縁膜32の側壁にオフセットスペーサ36を形成する。ゲート電極34、オフセットスペーサ36、及び素子分離領域30をマスクとして、砒素(As)等の不純物イオンをイオン注入して、ゲート絶縁膜32の両側に不純物注入領域を形成する。RTA等により、注入された不純物イオンの活性加熱処理が行われる。活性加熱処理により、不純物注入領域に注入された不純物イオンが拡散しながら電気的に活性化され、ゲート絶縁膜32の両端近傍及び素子分離領域30の間のソース・ドレイン領域にn型のエクステンション領域38が形成される。
(ハ)図4に示すように、エクステンション領域38が形成された半導体基板10の上に、CVD等によりSi3N4等の絶縁膜を堆積する。RIE等の指向性エッチングにより、堆積した絶縁膜等を選択的に除去してオフセットスペーサ36の側壁に側壁スペーサ40を形成する。ゲート電極34、オフセットスペーサ36、側壁スペーサ40からなる側壁絶縁膜41、並びに素子分離領域30をマスクとして、エクステンション領域38の表面からAsや燐(P)等の不純物イオンを注入する。RTA等により、側壁スペーサ40の下の領域から素子分離領域30の間のソース・ドレイン領域にエクステンション領域38より深く、n+型のコンタクト領域(不純物拡散層)42が形成される。同時に、ゲート電極34に注入された不純物イオンも活性化され、ゲート電極34の導電型がn型となる。
(ニ)図5に示すように、スパッタ等により、ゲート電極34、側壁絶縁膜41及び素子分離領域30を覆うように半導体基板10上の表面にNi等の金属膜44を堆積する。金属膜44は、半導体基板10を、例えば約150℃〜約300℃の範囲、望ましくは約200℃の温度で加熱しながら約10nmの膜厚で堆積される。
(ホ)半導体基板10を、図1に示した熱処理装置の処理室12の支持部14上に載置して雰囲気ガスを導入する。制御システム18の制御により、加熱源16a、16bで熱を発生させる。半導体基板10の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により、約200℃〜約400℃の範囲、望ましくは約250℃〜約350℃の範囲の温度で加熱する。加熱処理時間は、約3min〜約15minの範囲、望ましくは約5min〜約10minの範囲、更に望ましくは約5min〜約8minの範囲である。加熱処理終了後直ちに、半導体基板10を処理室12から取り出す。その結果、図6に示すように、ゲート電極34及びコンタクト領域42の表面に堆積した金属膜44がSiと反応してNixSi(1<x≦2)等のSiに対する金属の含有比率が1より大きな第1金属シリサイド膜46を形成する。
(ヘ)図7に示すように、硫酸(H2SO4)、あるいは水酸化アンモニウム(NH4OH)、及び過酸化水素水(H2O2)を用いるウェットエッチングにより、未反応の金属膜44を選択的に除去する。RTA等により、約400℃〜約550℃の範囲、望ましくは約450℃〜約500℃の範囲の温度で加熱してNiSi等のSiに対する金属の含有比率がほぼ1の第2金属シリサイド膜48を形成する。
(ト)その後、CVD等により、半導体基板10の上に堆積されたSiO2等の層間絶縁膜にコンタクトホールを開口する。コンタクトホールを介して、コンタクト領域42及びゲート電極34の表面側に形成された第2金属シリサイド膜48に配線等が接続される。このようにして、半導体装置が製造される。
製造したnMOSFETにおいて、図7に示したように、半導体基板10の表面から深さxjのコンタクト領域42と半導体基板10との境界にpn接合が形成される。素子の微細化に伴いpn接合の深さxjが浅くなると、第2金属シリサイド膜48の底面からpn接合までの距離Djが減少する。したがって、ソース・ドレイン領域内で距離Djが不均一になると、接合リーク不良が発生するリスクが増大してしまう。
実施の形態では、半導体基板10の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により加熱する。したがって、半導体基板10に形成された素子分離領域30、側壁絶縁膜41等の異種材料パターンも、半導体基板10及びゲート電極34と共に平衡状態で均一に加熱される。ゲート電極34及びコンタクト領域42の表面に堆積した金属膜44は、Siと均一に反応する。その結果、第2金属シリサイド膜48の底面からpn接合までの距離Djは、ソース・ドレイン領域内でほぼ一様とすることができる。
比較例として、第1金属シリサイド膜の形成を通常のハロゲンランプを用いるRTAにより約300℃、90sで実施して、未反応の金属膜を除去した後、約500℃の加熱を行い第2金属シリサイド膜が形成されている。RTA処理による第1金属シリサイド膜46a形成の加熱処理では、図8に示すように、素子分離領域30上や側壁絶縁膜41上に堆積した金属膜44が凝集することが知られている。凝集の際に、素子分離領域30及び側壁絶縁膜41上の金属膜44の一部が、コンタクト領域42やゲート電極34に流れ込む。その結果、第1金属シリサイド膜46aの端部での膜厚が厚くなる。
更に、第2金属シリサイド膜48a形成の加熱処理により、コンタクト領域42やゲート電極34が素子分離領域30及び側壁絶縁膜41と接する第2金属シリサイド膜48aの端部での膜厚Deが、中央部の膜厚Dcに比べ厚くなる。その結果、接合リーク不良が発生しやすくなる。
図10及び図11に示すように、比較例によるnMOSFETのコンタクト領域42と半導体基板10のn+p接合のリーク電流には、大きなばらつきがある。実施の形態では、比較例に比べてn+p接合のリーク電流が低減され、且つばらつきも抑制される。
また、図12に示すように、第2金属シリサイド膜の中央部の膜厚に対する端部の膜厚の比の平均値は、比較例においては約1.25であるが、実施の形態においては約1.05と小さい。更に、比較例においては、最大値、第3四分位数、中央値、第1四分位数、最小値のいずれも、実施の形態に比べて増加している。したがって、比較例による第2金属シリサイド膜の端部の膜厚は、実施の形態に比べて増加し、且つばらつきも大きくなることがわかる。このように、実施の形態では、第2金属シリサイド膜の端部での厚膜化を抑制することができる。
また、X線回折法(XRD)により、形成した第2金属シリサイド膜としてのNiSi膜の配向性が評価されている。図13に示すように、NiSi膜の(111)方位に帰属されるX線回折ピークの半値幅を示す。実施の形態により形成したNiSi膜のNiSi(111)に帰属されるX線回折ピークの半値全幅(FWHM)は、比較例に比べて小さい。即ち、実施の形態では、配向性が高いNiSi膜を形成することができる。第2金属シリサイド膜48の配向性が高いと、第2金属シリサイド膜48の底面のモフォロジを均一にすることができる。その結果、接合リーク不良の発生を抑制することが可能となる。
また、実施の形態では、ゲート電極34上に形成される第2金属シリサイド膜48に対しても、端部での厚膜化を抑制し、且つ底面のモフォロジを均一にすることができる。その結果、第1及び第2金属シリサイド膜46、48からの金属原子の拡散等によるゲート絶縁膜の信頼性劣化を抑制することが可能となる。
実施の形態に係る半導体装置の製造方法によれば、浅い不純物拡散層上に金属シリサイド膜を自己整合的に形成する際に、接合リーク不良の発生を抑制することができ、半導体装置の製造歩留まりを向上することが可能となる。
なお、実施の形態では、NixSi等の第1金属シリサイド膜46を約200℃〜約400℃の範囲の低温加熱処理で形成した後、NiSi等の第2金属シリサイド膜48を約400℃〜約550℃の範囲の高温加熱処理で形成している。低温加熱処理を用いずに高温加熱処理だけで形成された金属シリサイド膜に比べて、第1及び第2金属シリサイド膜46、48のグレインサイズは小さくすることができる。素子の微細化の観点から、金属シリサイドのグレインサイズの増大を抑制し、金属シリサイドとSi界面を平坦に形成することが重要である。
第1金属シリサイド膜46のシリサイデーションにおいて、温度が200℃より低いと、金属とSiの反応がほとんど進まず第1金属シリサイド膜46が形成されない。したがって、金属シリサイドのグレインサイズの増大を抑制することができない。シリサイデーションの温度が400℃を越えると、結晶化した第1金属シリサイド膜46のグレインサイズが増加してしまう。
また、第2金属シリサイド膜48のシリサイデーションにおいて、400℃未満の温度では、例えばNixSiとSiの反応速度が遅く、NiSi膜の形成が不十分となる。550℃を越える温度では、NixSiとSiとの反応が進みすぎて、NiSi2膜が生成されてしまう。NiSi膜に比べて、NixSi膜及びNiSi2膜の抵抗は高い。したがって、ソース・ドレイン領域及びゲート電極34の寄生抵抗の低減の観点から好ましくない。
また、第1金属シリサイド膜46の形成では、約3min〜約15minの範囲で加熱処理を行う。加熱処理時間が3minより短いとシリサイデーションが不均一になり、金属シリサイドとSi界面のモフォロジが劣化する。加熱処理時間が15minより長いと金属シリサイド膜からの金属拡散が顕著になる。
また、金属膜44は、半導体基板10を約150℃〜約300℃の範囲の温度で加熱して堆積されている。堆積温度が150℃未満では、堆積された金属膜44とコンタクト領域42あるいはゲート電極34との界面には、主に非晶質金属シリサイドが生成される。しかし、界面の一部に結晶化した金属シリサイドが生成されるため、加熱処理により形成される第1金属シリサイド膜46の底面のモフォロジが劣化する。堆積温度が300℃を越えると、素子分離領域30及び側壁絶縁膜41等の上に堆積する金属膜44の凝集が生じ、均一な膜厚の金属膜44を得ることが困難となる。
(変形例)
本発明の実施の形態の変形例に係る半導体装置の製造方法を、図14〜図16を用いて説明する。なお、半導体装置はnMOSFETであり、図2〜図4に示した工程は、実施の形態と同様であるので、重複する記載は省略する。
本発明の実施の形態の変形例に係る半導体装置の製造方法を、図14〜図16を用いて説明する。なお、半導体装置はnMOSFETであり、図2〜図4に示した工程は、実施の形態と同様であるので、重複する記載は省略する。
(イ)図14に示すように、スパッタ等により、ゲート電極34、側壁絶縁膜41及び素子分離領域30を覆うように半導体基板10上の表面にNi等の金属膜44を堆積する。金属膜44は、半導体基板10を、例えば約200℃の温度で加熱しながら約10nmの膜厚で堆積される。
(ロ)半導体基板10を、図1に示した熱処理装置の処理室12に導入された雰囲気ガス中に載置する。制御システム18の制御により、加熱源16a、16bで熱を発生させる。半導体基板10の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により、約450℃〜約500℃の範囲の温度で加熱する。加熱処理時間は、約3min〜約15minの範囲、望ましくは約5min〜約10minの範囲、更に望ましくは約5min〜約8minの範囲である。加熱処理終了後直ちに、半導体基板10を処理室12から取り出す。その結果、図15に示すように、ゲート電極34及びコンタクト領域42の表面に堆積した金属膜44がSiと反応してNiSi等のSiに対する金属の含有比率がほぼ1の金属シリサイド膜48bを形成する。
(ハ)図16に示すように、H2SO4、あるいはNH4OH、及びH2O2を用いるウェットエッチングにより、未反応の金属膜44を選択的に除去する。その後、CVD等により、半導体基板10の上に堆積されたSiO2等の層間絶縁膜にコンタクトホールを開口する。コンタクトホールを介して、コンタクト領域42及びゲート電極34の表面側に形成された金属シリサイド膜48bに配線等が接続される。このようにして、半導体装置が製造される。
実施の形態の変形例では、半導体基板10の表面及び裏面のそれぞれを雰囲気ガスの熱伝導により加熱する。したがって、半導体基板10に形成された素子分離領域30、側壁絶縁膜41等の異種材料パターンも、半導体基板10及びゲート電極34と共に平衡状態で均一に加熱される。ゲート電極34及びコンタクト領域42の表面に堆積した金属膜44は、Siと均一に反応する。その結果、金属シリサイド膜48bの底面からpn接合までの距離を、ソース・ドレイン領域内でほぼ一様とすることができる。
また、金属シリサイド膜48bの形成では、約3min〜約15minの範囲で加熱処理を行う。加熱処理時間が3minより短いとシリサイデーションが不均一になり、金属シリサイドとSi界面のモフォロジが劣化する。加熱処理時間が15minより長いと金属シリサイド膜からの金属拡散が顕著になる。
実施の形態の変形例に係る半導体装置の製造方法によれば、浅い不純物拡散層上に金属シリサイド膜を自己整合的に形成する際に、接合リーク不良の発生を抑制することができ、半導体装置の製造歩留まりを向上することが可能となる。
(その他の実施の形態)
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の実施の形態において、コンタクト領域42及びゲート電極34にフッ素(F)イオンをイオン注入することにより、金属シリサイドを形成する金属原子の拡散を抑制することができる。例えば、図4に示したように、コンタクト領域42を形成した後、素子分離領域30及び側壁絶縁膜41をマスクとして、コンタクト領域42及びゲート電極34にFイオンを注入する。イオン注入条件は、例えば、ドーズが約1×1014cm-2〜約1×1015cm-2、望ましくは約3×1014cm-2ある。Fイオンの注入深さは、コンタクト領域42を越えないようにすることが望ましい。
また、実施の形態の説明では、シリサイドを形成する金属としてNiを用いている。しかし、シリサイドを形成する金属はNiに限定されない。例えば、チタン(Ti)、白金(Pt)、イッテルビウム(Yb)、イットリウム(Y)、エルビウム(Er)、パラジウム(Pd)等の遷移金属、及びNiを主成分とした遷移金属の合金等が使用可能である。
また、本発明の実施の形態においては、ゲート電極34として、多結晶Siを用いている。しかし、ゲート電極として、非晶質Siを用いてもよい。また、ゲート電極の材料は、Siに限定されず、シリコンゲルマニウム(SiGe)等のSiを含む材料を用いてもよい。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
10…半導体基板
30…素子分離領域
32…ゲート絶縁膜
34…ゲート電極
38…エクステンション領域
41…側壁絶縁膜
42…コンタクト領域
44…金属膜
46…第1金属シリサイド膜
48…第2金属シリサイド膜
30…素子分離領域
32…ゲート絶縁膜
34…ゲート電極
38…エクステンション領域
41…側壁絶縁膜
42…コンタクト領域
44…金属膜
46…第1金属シリサイド膜
48…第2金属シリサイド膜
Claims (5)
- 半導体基板の表面上にゲート電極を形成し、
前記ゲート電極の側壁に側壁絶縁膜を形成し、
前記ゲート電極及び前記側壁絶縁膜を覆うように前記半導体基板に金属膜を堆積し、
前記半導体基板を雰囲気ガス中に載置して、前記半導体基板の表面及び裏面のそれぞれから前記雰囲気ガスの熱伝導により前記金属膜を加熱して金属シリサイド膜を形成する
ことを含むことを特徴とする半導体装置の製造方法。 - 前記金属膜が、ニッケルであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記金属シリサイド膜を形成する加熱処理が、200℃以上、且つ550℃以下の温度で行われることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記金属シリサイド膜を形成する加熱処理が、200℃以上、且つ400℃以下の温度で行われることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記金属シリサイド膜の形成後に、前記側壁絶縁膜上の未反応の前記金属膜を除去し、 前記金属シリサイド膜を、前記金属シリサイド膜が形成された加熱処理の温度より高く、且つ550℃以下の温度で加熱する
ことを更に含むことを特徴とする請求項4に記載の半導体装置の製造方法。
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