JP2006261282A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】ゲート電極を全て合金化(フルシリサイド化)させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板1上にゲート絶縁膜2を介してゲート電極を形成した後、ゲート電極の側壁にサイドウォール絶縁膜4を形成する。ゲート電極およびサイドウォール絶縁膜4をマスクとしたイオン注入により、ソース・ドレイン領域6を形成する。その後、ゲート電極を被覆するように半導体基板1上に高融点金属膜8を堆積させ、アニール処理を行う。本発明では、アニール処理において、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する。これにより、フルシリサイド化したゲート電極3aが形成され、ソース・ドレイン領域6中には浅いシリサイド層7aが形成される。
【選択図】図5
【解決手段】半導体基板1上にゲート絶縁膜2を介してゲート電極を形成した後、ゲート電極の側壁にサイドウォール絶縁膜4を形成する。ゲート電極およびサイドウォール絶縁膜4をマスクとしたイオン注入により、ソース・ドレイン領域6を形成する。その後、ゲート電極を被覆するように半導体基板1上に高融点金属膜8を堆積させ、アニール処理を行う。本発明では、アニール処理において、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する。これにより、フルシリサイド化したゲート電極3aが形成され、ソース・ドレイン領域6中には浅いシリサイド層7aが形成される。
【選択図】図5
Description
本発明は、半導体装置の製造方法および半導体装置に関し、特に、サリサイド(Self-Aligned Silicide)およびデュアルゲート(dual work function gate)を適用した半導体装置およびその製造方法に関する。
論理LSIのように高速性を要求されるデバイスでは、ソース・ドレイン領域およびゲート電極の低抵抗化が必要である。現在では、シリコン上に堆積させた高融点金属材料をシリコンと反応させることによってシリサイド膜(シリコンと高融点金属の合金膜)が自己整合的に形成されるサリサイド技術が用いられている(例えば、特許文献1参照)。
デュアルゲートは、MOSトランジスタの閾値電圧を低くするため、nMOSトランジスタのゲート電極のポリシリコン膜にはPやAsなどのn型不純物をドープし、pMOSトランジスタのゲート電極のポリシリコン膜にはB等のp型不純物をドープして形成する。ただしこれらのゲート構造には、ゲート電極の空乏化、もしくは不純物拡散による閾値電圧の変動の問題がある。
この問題を解決するため、ポリシリコン膜ではなく、金属膜からなるゲート電極すなわちメタル電極が将来技術として有望視されているが、nMOSトランジスタおよびpMOSトランジスタのそれぞれに適する仕事関数をもつ材料の選択が難しいこと、および製造プロセスが複雑になるなど課題も多い。
そのため、最近ではメタル電極の導入に先立ち、適切な不純物をドープしたポリシリコン膜のゲート電極をフルシリサイド化させて、nMOSトランジスタおよびpMOSトランジスタのそれぞれに適する仕事関数を得るFUSI(Full Silicidation)が注目を浴びている(例えば、非特許文献1参照)。
特開2003−45888号公報
C. Cabral et.al.,"Dual Workfunction Fully Silicided Metal Gates", IEDM Tech. Digest, p.184-185(2004)
しかしながら、フルシリサイドを安定して形成しようとすると、不純物をドープしたポリシリコン(ゲート電極)と高融点金属の反応を促進させる必要が生じる。これはソース・ドレイン領域においても同様に反応が促進するため、昨今の浅い接合ではリーク電流の発生が顕在化する懸念がある。
本発明は上記の事情に鑑みてなされたものであり、その目的は、ゲート電極を全て合金化させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制することができる半導体装置の製造方法を提供することにある。
本発明の他の目的は、接合リークの発生を抑制しつつ、膜中の全てが合金化したゲート電極を備えることにより、ゲート電極の空乏化を抑制した半導体装置を提供することにある。
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、前記ゲート電極を被覆するように前記半導体基板上に、金属膜を形成する工程と、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射するアニール工程と、前記金属膜を除去する工程とを有する。
上記の本発明の半導体装置の製造方法では、金属膜を形成した後に、ゲート電極材料のバンドギャップよりも大きいエネルギーを持つ電磁波を照射するアニール工程を行う。上記の電磁波は、ゲート電極における吸収係数が高く、効率的に電磁波が吸収されて熱へと変換される。ゲート電極と半導体基板との間には、ゲート絶縁膜が介在しているため、ゲート電極内の熱が半導体基板へ伝導されることが抑制されて、ゲート電極内に熱が留まり、ゲート電極材料と金属膜との反応が促進される。
一方、ソース領域およびドレイン領域へ伝導された熱は、半導体基板中を急速に拡散するため、熱がソース領域およびドレイン領域に十分に留まらず、金属膜と接触する表層部のみ反応が進行する。
この結果、ゲート電極での合金化反応が促進されて、ゲート電極の全てが合金化される一方、ソース領域およびドレイン領域においては合金化反応が抑制される。
一方、ソース領域およびドレイン領域へ伝導された熱は、半導体基板中を急速に拡散するため、熱がソース領域およびドレイン領域に十分に留まらず、金属膜と接触する表層部のみ反応が進行する。
この結果、ゲート電極での合金化反応が促進されて、ゲート電極の全てが合金化される一方、ソース領域およびドレイン領域においては合金化反応が抑制される。
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、合金化されたゲート電極と、前記ゲート電極の両側における前記半導体基板に形成され、合金化されたソース領域およびドレイン領域とを有し、前記ゲート電極の全てが合金化されており、前記ソース領域および前記ドレイン領域の前記合金化の深さが、前記ゲート電極に比べて浅いものである。
上記の本発明の半導体装置では、ゲート電極の全てが合金化されていることにより、ゲート電極の空乏化が抑制される。また、ソース領域およびドレイン領域の合金化の深さは、ゲート電極に比べて浅いため、リーク電流の発生が抑制される。
本発明の半導体装置の製造方法によれば、ゲート電極を全て合金化させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制した半導体装置を製造することができる。
また、本発明の半導体装置によれば、接合リークの発生を抑制しつつ、膜中の全てが合金化したゲート電極を備えることにより、ゲート電極の空乏化を抑制することができる。
また、本発明の半導体装置によれば、接合リークの発生を抑制しつつ、膜中の全てが合金化したゲート電極を備えることにより、ゲート電極の空乏化を抑制することができる。
以下に、本発明の実施の形態について、図面を参照して説明する。
図1は、本実施形態に係る半導体装置の断面図である。
例えばシリコンからなる半導体基板1上に、例えば酸化シリコンからなるゲート絶縁膜2を介してゲート電極3が形成されている。
ゲート電極3は、シリコン系材料、例えばポリシリコン膜あるいはポリシリコンゲルマニウム膜がフルシリサイド化されたものである。すなわち、ゲート電極3は、例えばチタンシリサイド、コバルトシリサイドあるいはニッケルシリサイドからなる。
nMOSトランジスタの場合には、上記のポリシリコン膜あるいはポリシリコンゲルマニウム膜にn型不純物としてAsあるいはPが導入される。pMOSトランジスタの場合には、上記のポリシリコン膜あるいはポリシリコンゲルマニウム膜にp型不純物としてBが導入される。
ゲート電極3の側壁には、サイドウォール絶縁膜4が形成されている。サイドウォール絶縁膜4は、酸化シリコン膜4aと、窒化シリコン膜4bと、酸化シリコン膜4cの積層膜からなる。なお、サイドウォール絶縁膜4は、酸化シリコン膜あるいは窒化シリコン膜の単層構造であってもよい。
ゲート電極3の両側における半導体基板1、より詳細にはサイドウォール絶縁膜4の直下の半導体基板1には、2つの浅いエクステンション領域5が形成されている。pMOSトランジスタの場合には、p型のエクステンション領域5が形成され、nMOSトランジスタの場合には、n型のエクステンション領域5が形成される。
ゲート電極3の両側であって、エクステンション領域5の外側における半導体基板1には、エクステンション領域5よりも深い2つのソース・ドレイン領域6が形成されている。2つのソース・ドレイン領域6のうち、一方がソース領域となり、他方がドレイン領域となる。pMOSトランジスタの場合には、p型のソース・ドレイン領域6が形成され、nMOSトランジスタの場合には、n型のソース・ドレイン領域6が形成される。
ソース・ドレイン領域6の表層は、シリサイド化されている。すなわち、ソース・ドレイン領域6の表層には、シリサイド層7が形成されている。シリサイド層7は、例えばチタンシリサイド、コバルトシリサイドあるいはニッケルシリサイドからなる。
上記の本実施形態に係る半導体装置では、ゲート電極3はフルシリサイド化されており、ソース・ドレイン領域6は表層部のみがシリサイド化されている。また、シリサイド化の深さが、ゲート電極3に比べてソース・ドレイン領域6の方が浅い。
ゲート電極3はフルシリサイド化されていることにより、ゲート電極の空乏化を抑制することができる。また、ソース・ドレイン領域6はその表層部のみがシリサイド化されていることから、リーク電流の発生を抑制することができる。
次に、上記の本実施形態に係る半導体装置の製造方法について、図2〜図5を参照して説明する。
まず、図2(a)に示すように、例えばシリコンからなる半導体基板1上に、例えば熱酸化法により、酸化シリコンからなるゲート絶縁膜2を形成する。なお、ゲート絶縁膜2を形成する前に、例えばSTI(Shallow Trench Isolation)技術により、素子分離絶縁膜が半導体基板1に形成される。
次に、図2(b)に示すように、ゲート絶縁膜2上に、ゲート電極3bを形成する。nMOSトランジスタの場合には、n型不純物としてAsあるいはPを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極3bを形成する。pMOSトランジスタの場合には、p型不純物としてBを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極3bを形成する。
当該工程では、これらのp型あるいはn型の不純物を含有するポリシリコン膜を形成した後に、レジストマスクを用いたエッチングによりゲート電極3bを形成する。あるいは、不純物を含まないポリシリコン膜を形成し、レジストマスクを用いたエッチングによりゲート電極3bに加工した後に、当該ゲート電極3bにn型不純物あるいはp型不純物をイオン注入してもよい。
次に、図3(a)に示すように、ゲート電極3bをマスクとして、n型不純物あるいはp型不純物をイオン注入することにより、エクステンション領域5を形成する。nMOSトランジスタの場合には、n型不純物をイオン注入して、n型のエクステンション領域5を形成する。pMOSトランジスタの場合には、p型不純物をイオン注入して、p型のエクステンション領域5を形成する。
次に、図3(b)に示すように、ゲート電極3bの側壁にサイドウォール絶縁膜4を形成する。例えば、ゲート電極3bを被覆するように半導体基板1上に、酸化シリコン膜4aと、窒化シリコン膜4bと、酸化シリコン膜4cとを積層させた後、これらの膜をエッチバックする。これにより、ゲート電極3bの側壁のみに、酸化シリコン膜4a、窒化シリコン膜4b、酸化シリコン膜4cの積層膜からなるサイドウォール絶縁膜4が残る。なお、酸化シリコン膜あるいは窒化シリコン膜の単層構造のサイドウォール絶縁膜4を形成してもよい。
次に、図4(a)に示すように、ゲート電極3bおよびサイドウォール絶縁膜4をマスクとしたイオン注入により、エクステンション領域5の外側に、エクステンション領域5よりも深いソース・ドレイン領域6を形成する。nMOSトランジスタの場合には、n型不純物をイオン注入して、n型のソース・ドレイン領域6を形成する。pMOSトランジスタの場合には、p型不純物をイオン注入して、p型のソース・ドレイン領域6を形成する。
次に、図4(b)に示すように、ゲート電極3bおよびサイドウォール絶縁膜4を被覆するように半導体基板1上に、シリサイドを形成する高融点金属膜8を成膜する。成膜方法としては、例えば、制御性が優れているスパッタリング法を用いる。高融点金属膜8としては、チタン(Ti)、コバルト(Co)、ニッケル(Ni)等を用いる。
次に、図5(a)に示すように、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を高融点金属膜8に照射して、1回目のアニール処理を行う。本例では、ゲート電極3bおよび半導体基板1はシリコン系材料であるため、以下はシリコン系材料を用いる場合の好ましいアニール処理について説明する。
本実施形態では、1回目のアニール処理において、従来用いられていたハロゲンランプを光源としたRTA(Rapid thermal annealing)やホットプレートからの熱伝導によるアニールではなく、シリコンのバンドギャップエネルギーよりも大きいエネルギーを持つ電磁波、すなわち1.1μm以下の波長域の電磁波を照射する。
シリコンのバンドギャップエネルギーよりも大きいエネルギーをもつ1.1μm以下の波長域の電磁波を照射する理由は、この波長域の電磁波は、シリコンにおける吸収係数が高く、電磁波が吸収されて熱へと変換される効率が高いからである。半導体における電磁波の吸収特性は、バンドギャップ端の吸収が主である。バンドギャップエネルギーよりも小さいエネルギーでは、吸収係数は極端に低くなる。シリコンのバンドギャップは室温の300Kではおよそ1.1eVである。バンドギャップEと波長λの関係はE=1.24/λとなるので、波長λが1.1μmより短い電磁波を照射すれば、バンドギャップ端での吸収が起こる。
図6および図7は、ゲート電極材料(シリコン)がもつバンドギャップエネルギーよりも大きなエネルギーを主としてもつ光源のスペクトルの一例である。
図6に示すように、短波長光源であるレーザー源を用いる場合には、1.1μmよりも短い波長域のレーザーを発する光源を用いる。この光源としては、Arレーザー、XeClエキシマレーザーなどが挙げられる。例えば、XeClレーザーで50〜200mJ/cm2の照射を行う。
あるいは、図7に示すように、ランプに代表されるスペクトル幅をもつ光源の場合には、1.1μmよりも短い波長域に主としてピークをもつ光源を用いる。このような光源として、水銀ランプや、キセノンランプが挙げられる。
このように、上記の光源から発せられた電磁波は、シリコンにおける吸収係数が高く、電磁波の波長および照射量を適切に選ぶことによって表面の100〜150nmで電磁波のほとんどが吸収されて熱へと変換される。
発生した熱は、接触している物体の熱伝導係数にしたがって伝導するが、シリコンの熱伝導係数は酸化シリコン膜などの絶縁膜の熱伝導係数よりも大きい。そのためソース・ドレイン領域6中の熱は半導体基板1中を急速に拡散するのに対し、ゲート電極中の熱はゲート絶縁膜2やサイドウォール絶縁膜4に遮られて拡散が抑制される。すなわち、ゲート電極に対してのみ、選択的に熱を多く供給することができる。
この結果、図5(a)に示すように、ゲート電極のシリサイド反応が、ソース・ドレイン領域のシリサイド反応よりも促進されるため、シリサイド層の厚さが異なる。すなわち、フルシリサイド化したゲート電極3aが形成される一方で、ソース・ドレイン領域6においてはシリサイド反応が抑制され、ソース・ドレイン領域6内にシリサイド層7aが留まる。
次に、図5(b)に示すように、未反応の高融点金属膜8を選択的に取り除く。エッチング液としては、チタンに対してはアンモニア過水、コバルトに対しては硫酸過水を用いる。
次に2回目のアニール処理を行う。この2回目のアニール処理によって、低抵抗のTiSi2や、CoSi2、NiSiが形成される。2回目のアニール処理を行うのは、シリサイドの組成は、アニール処理の進行に伴い変化するからである。例えば、1回目のアニール処理では、ニュークリエーションフェーズと呼ばれるシリサイド(例えば、Ti5Si3,Co2Si,Ni2Si)が形成され、2回目のアニール処理により熱力学的に安定なファイナルフェーズと呼ばれるシリサイド(TiSi2,CoSi2,NiSi)が形成される。ただし、1回目のアニール処理で十分な場合には、2回目のアニール処理を省略することも可能である。
高融点金属膜8の除去後であるので、2回目のアニール処理はRTAを用いても良いが、ゲート電極に導入した不純物に起因して、ゲート電極により多くの熱が必要な場合には、1回目のアニール処理と同様に、シリコンのバンドギャップエネルギーよりも大きいエネルギーをもつ1.1μm以下の波長域の電磁波を照射してもよい。
この結果、図1に示すように、ファイナルフェーズのシリサイドからなるゲート電極3およびシリサイド層7となる。以降の工程としては、層間絶縁膜の形成工程、シリサイド層7へのコンタクト形成工程、多層配線形成工程を経て半導体装置が完成する。
上記の本実施形態に係る半導体装置の製造方法では、高融点金属膜8を形成した後に、ゲート電極材料のバンドギャップエネルギーよりも大きいエネルギーを持つ電磁波を照射することにより、アニール処理を行っている。
上記の電磁波は、ゲート電極における吸収係数が高く、効率的に電磁波が吸収されて熱へと変換される。ゲート電極は、その周囲が絶縁膜(ゲート絶縁膜2およびサイドウォール絶縁膜4)により覆われているため、ゲート電極内に熱が留まり、ゲート電極材料と高融点金属膜との反応が促進される。なお、サイドウォール絶縁膜4がない場合にもゲート絶縁膜2が存在することから、熱が半導体基板1へ拡散されることが抑制される。
一方、ソース・ドレイン領域6へ伝導された熱は、厚い半導体基板1中を急速に拡散するため、熱がソース・ドレイン領域6中に十分に留まらず、高融点金属膜8と接触する表層部のみ反応が進行する。
この結果、ゲート電極でのシリサイド反応が促進されて、ゲート電極はフルシリサイド化される一方、ソース・ドレイン領域においてはシリサイド反応が抑制されて、ソース・ドレイン領域6を突き抜けるようなシリサイド層7は形成されない。したがって、接合リークの発生を抑制することができる。
本発明は、上記の実施形態の説明に限定されない。
例えば、半導体基板1やゲート電極3bとしてシリコン系材料以外の材料を用い、当該材料を高融点金属膜と反応させて合金化させてもよい。
例えば、半導体基板1やゲート電極3bとしてシリコン系材料以外の材料を用い、当該材料を高融点金属膜と反応させて合金化させてもよい。
また、本実施形態では、均一な膜厚の高融点金属膜8を形成する例について説明したが、ゲート電極上は厚く、ソース・ドレイン領域上は薄くなるように高融点金属膜8を形成してもよい。ソース・ドレイン領域上での高融点金属膜の膜厚を薄くすることにより、さらに、ソース・ドレイン領域でのシリサイド反応が抑制される。
さらに、高融点金属膜8を形成する前に、ソース・ドレイン領域の表面上にエピタキシャル成長を用いるなどしてシリコンを堆積させてもよい。これにより、半導体基板1の深い位置までシリサイド化されることが防止されるため、接合リークの発生が抑制できる。
また、図2(b)に示すゲート電極3bを形成する工程において不純物を含まないゲート電極3bを形成してもよい。この場合でも、図3(a)に示すエクステンション領域5の形成工程や、図4(a)のソース・ドレイン領域6の形成工程において、ゲート電極3b中にn型不純物あるいはp型不純物を注入できるからである。また、半導体基板1として、SOI基板を用いても良い。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1…半導体基板、2…ゲート絶縁膜、3,3a,3b…ゲート電極、4…サイドウォール絶縁膜、4a…酸化シリコン膜、4b…窒化シリコン膜、4c…酸化シリコン膜、5…エクステンション領域、6…ソース・ドレイン領域、7,7a…シリサイド層、8…高融点金属膜
Claims (9)
- 半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体基板に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、
前記ゲート電極を被覆するように前記半導体基板上に、金属膜を形成する工程と、
ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射するアニール工程と、
前記金属膜を除去する工程と
を有する半導体装置の製造方法。 - 前記金属膜を除去する工程の後に、第2のアニール処理を行う工程をさらに有する
請求項1記載の半導体装置の製造方法。 - 前記第2のアニール処理を行う工程において、前記ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する
請求項2記載の半導体装置の製造方法。 - 前記電磁波としてレーザーを用いる
請求項1記載の半導体装置の製造方法。 - 前記半導体基板および前記ゲート電極は、シリコン系材料であり、
前記アニール工程において、前記ゲート電極をフルシリサイド化し、かつ前記ソース領域および前記ドレイン領域をシリサイド化する
請求項1記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程において、不純物を含有するゲート電極を形成する
請求項1記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程の後、前記ソース領域および前記ドレイン領域を形成する工程の前に、
前記ゲート電極をマスクとして、前記半導体基板に不純物を導入して、前記ゲート電極の両側における前記半導体基板にエクステンション領域を形成する工程と、
前記ゲート電極の側壁にサイドウォール絶縁膜を形成する工程と、
をさらに有し、
前記ソース領域および前記ドレイン領域を形成する工程において、前記ゲート電極および前記サイドウォール絶縁膜をマスクとして不純物を導入して、前記エクステンション領域の外側に、前記エクステンション領域よりも深い前記ソース領域および前記ドレイン領域を形成する
請求項1記載の半導体装置の製造方法。 - 半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、合金化されたゲート電極と、
前記ゲート電極の両側における前記半導体基板に形成され、合金化されたソース領域およびドレイン領域と
を有し、
前記ゲート電極の全てが合金化されており、前記ソース領域および前記ドレイン領域の前記合金化の深さが、前記ゲート電極に比べて浅い
半導体装置。 - 前記ゲート電極および前記半導体基板は、シリコン系材料であり、
前記ゲート電極がフルシリサイド化され、前記ソース領域および前記ドレイン領域がシリサイド化された
請求項8記載の半導体装置。
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JP2011009469A (ja) * | 2009-06-25 | 2011-01-13 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
US7884428B2 (en) | 2007-04-06 | 2011-02-08 | Panasonic Corporation | Semiconductor device and method for manufacturing the same |
-
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