JP2005086179A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 高抵抗化を抑制しつつ、不純物拡散層上に形成されるシリサイド層の膜質の均一化を図る。
【解決手段】 ソース/ドレイン層11a、11b上にノンドープアモルファス半導体層12a、12bをそれぞれ形成してから、ノンドープアモルファス半導体層12a、12b上に金属膜13を成膜し、ノンドープアモルファス半導体層12a、12bと金属膜13とを反応させ、ノンドープアモルファス半導体層12a、12bをシリサイド化する。
【選択図】 図1
【解決手段】 ソース/ドレイン層11a、11b上にノンドープアモルファス半導体層12a、12bをそれぞれ形成してから、ノンドープアモルファス半導体層12a、12b上に金属膜13を成膜し、ノンドープアモルファス半導体層12a、12bと金属膜13とを反応させ、ノンドープアモルファス半導体層12a、12bをシリサイド化する。
【選択図】 図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、SOI(Sliconon Insulator)膜厚が50nm以下のMOSトランジスタに適用して好適なものである。
SOI基板上に形成されたMOSトランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、SOI膜厚を薄くすると、短チャネル効果を抑制することができるため、トランジスタの微細化とともに、SOIの薄膜化も進められている。
しかし、SOIを薄膜化すると、ソース/ドレイン抵抗が増大する。このため、従来のMOSトランジスタでは、例えば、非特許文献1に開示されているように、Tiなどの高融点金属シリサイド技術を用いることにより、ソース/ドレインの抵抗化が図られている。
しかし、SOIを薄膜化すると、ソース/ドレイン抵抗が増大する。このため、従来のMOSトランジスタでは、例えば、非特許文献1に開示されているように、Tiなどの高融点金属シリサイド技術を用いることにより、ソース/ドレインの抵抗化が図られている。
この高融点金属シリサイド技術では、DCマグネトロンスパッタ法により、アルゴン(Ar)イオンでチタン(Ti)ターゲットをスパッタし、ターゲットから飛び出したTi原子をシリコン(Si)基板上に堆積させる。
次に、第1の熱処理として、窒素(N2)雰囲気中において、約600℃〜700℃の範囲内の温度でシリコン基板の急速熱処理(RTA:rapid thermal anneal)を行う。ここで、この第1の熱処理により、Siが露出している領域では、SiとTiの反応が起こり、高抵抗なTiシリサイド(TiSi2)C49相が形成される。一方、Siが露出していない領域では、SiとTiの反応は起こらず、Tiが窒化されて窒化チタン(TiN)が形成される。
次に、第1の熱処理として、窒素(N2)雰囲気中において、約600℃〜700℃の範囲内の温度でシリコン基板の急速熱処理(RTA:rapid thermal anneal)を行う。ここで、この第1の熱処理により、Siが露出している領域では、SiとTiの反応が起こり、高抵抗なTiシリサイド(TiSi2)C49相が形成される。一方、Siが露出していない領域では、SiとTiの反応は起こらず、Tiが窒化されて窒化チタン(TiN)が形成される。
そして、TiシリサイドC49相が形成された後、Si基板上の未反応のTiおよびTiNをウェットエッチングで除去する。
次に、第2の熱処理として、N2雰囲気中において、約800℃〜850℃の範囲内の温度でシリコン基板のアニール処理を行う。ここで、この第2の熱処理により、Si基板上の高抵抗なTiシリサイドC49相を低抵抗なTiシリサイド(TiSi2)C54相に相転移させることができ、Si基板上に形成されたTiシリサイドを低抵抗化することができる。
次に、第2の熱処理として、N2雰囲気中において、約800℃〜850℃の範囲内の温度でシリコン基板のアニール処理を行う。ここで、この第2の熱処理により、Si基板上の高抵抗なTiシリサイドC49相を低抵抗なTiシリサイド(TiSi2)C54相に相転移させることができ、Si基板上に形成されたTiシリサイドを低抵抗化することができる。
ただし、第2の熱処理の温度が高くなり過ぎると、TiシリサイドC54相が凝集し、TiシリサイドC54相の抵抗が急激に上昇する。このため、低抵抗なTiシリサイドC54相を形成するための第2の熱処理の温度には適正な範囲がある。
そして、SOI膜厚が薄くなると、そこに形成されるソース/ドレイン層も薄くなり、このソース/ドレイン層上に形成されるシリサイド層はさらに薄膜化することが要求される。
そして、SOI膜厚が薄くなると、そこに形成されるソース/ドレイン層も薄くなり、このソース/ドレイン層上に形成されるシリサイド層はさらに薄膜化することが要求される。
しかし、シリサイド層の膜厚が薄くなると、TiシリサイドC54相の凝集温度が低下し、低抵抗なTiシリサイドC54相を形成するための第2の熱処理の温度範囲が狭くなり、低抵抗なTiシリサイドC54相を安定して形成することが困難になる。
また、CMOSトランジスタでは、p+型拡散層およびn+型拡散層上にシリサイド層を形成する必要がある。
また、CMOSトランジスタでは、p+型拡散層およびn+型拡散層上にシリサイド層を形成する必要がある。
しかし、p+型拡散層とn+型拡散層とではシリサイド化の反応速度が互いに異なる。特に、PやAsなどのn型不純物はシリサイド化を阻害する傾向があるため、シリサイド化の反応速度が遅くなり、反応速度を速めるためには、熱処理温度を上げる必要がある。
このため、p+型拡散層およびn+型拡散層上に形成されるシリサイド層の膜質が互いに異なり、p+型拡散層およびn+型拡散層とではシート抵抗に差ができる。
このため、p+型拡散層およびn+型拡散層上に形成されるシリサイド層の膜質が互いに異なり、p+型拡散層およびn+型拡散層とではシート抵抗に差ができる。
一方、特許文献1には、p+型拡散層およびn+型拡散層上に形成されるシリサイド層の膜質の均一化を図るために、TiシリサイドC54相をnウェルおよびpウェル上に形成してから、p型不純物およびn型不純物のイオン注入および活性化アニールを行うことで、p+型拡散層およびn+型拡散層を形成する方法が開示されている。
「次世代ULSIプロセス技術」(株)リアライズ社、2000年2月29日、p.365−378 特開平9−17882号公報
「次世代ULSIプロセス技術」(株)リアライズ社、2000年2月29日、p.365−378
しかしながら、特許文献1に開示された方法では、TiシリサイドC54相を形成するための熱処理を800℃の温度で60秒だけ行った後、p+型拡散層およびn+型拡散層を形成するためのイオン注入が行われるとともに、850℃の温度で30〜60秒あるいは800℃の温度で60〜120秒だけ活性化アニールが行われる。
このため、p+型拡散層およびn+型拡散層を形成するためのイオン注入時に、TiシリサイドC54相がアモルファス化され、シリサイド層の抵抗が上昇するという問題があった。
このため、p+型拡散層およびn+型拡散層を形成するためのイオン注入時に、TiシリサイドC54相がアモルファス化され、シリサイド層の抵抗が上昇するという問題があった。
また、p+型拡散層およびn+型拡散層を再結晶化するための活性化アニール時に、TiシリサイドC54相の形成時の温度よりも高い温度にTiシリサイドC54相が曝され、TiシリサイドC54相の結晶が劣化して、シリサイド層の抵抗が上昇するという問題があった。
そこで、本発明の目的は、高抵抗化を抑制しつつ、不純物拡散層上に形成されるシリサイド層の膜質の均一化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
そこで、本発明の目的は、高抵抗化を抑制しつつ、不純物拡散層上に形成されるシリサイド層の膜質の均一化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース/ドレイン層と、前記ソース/ドレイン層上に形成されたノンドープシリサイド層とを備えることを特徴とする。
これにより、ソース/ドレイン層がシリサイド層に侵食されることを抑制しつつ、ソース/ドレイン層上にシリサイド層を形成することが可能となり、ソース/ドレイン層が形成された半導体層が薄膜化された場合においても、シリサイド層の厚膜化を図ることが可能となる。このため、シリサイド層の凝集温度が低温化されることを抑制し、低抵抗なシリサイド層を安定して形成することが可能となり、ソース/ドレイン層の高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
これにより、ソース/ドレイン層がシリサイド層に侵食されることを抑制しつつ、ソース/ドレイン層上にシリサイド層を形成することが可能となり、ソース/ドレイン層が形成された半導体層が薄膜化された場合においても、シリサイド層の厚膜化を図ることが可能となる。このため、シリサイド層の凝集温度が低温化されることを抑制し、低抵抗なシリサイド層を安定して形成することが可能となり、ソース/ドレイン層の高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
また、ソース/ドレイン層上に形成されたシリサイド層をノンドープとすることで、シリサイド層形成時の不純物の種類および濃度の影響を排除することが可能となり、シリサイド層の形成前にp+型拡散層およびn+型拡散層を形成した場合においても、ソース/ドレイン層上に形成されるシリサイド層の膜質の均一化を図ることが可能となる。このため、p+型拡散層およびn+型拡散層上に形成されるシリサイド層の膜質の均一化を図るために、シリサイド層の形成後にp+型拡散層およびn+型拡散層を形成するためのイオン注入および活性化アニールを行う必要がなくなり、シリサイド層の高抵抗化を抑制しつつ、p+型拡散層およびn+型拡散層のシート抵抗を均一化することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記ノンドープシリサイド層は、前記ソース/ドレイン層から食み出していることを特徴とする。
これにより、フォトリソグラフィー時のマスクずれが発生した場合においても、ソース/ドレイン層が露出することを防止することが可能となる。このため、ノンドープシリサイド層でソース/ドレイン層を完全に覆うことが可能となり、ソース/ドレイン層の低抵抗化を図ることができる。
これにより、フォトリソグラフィー時のマスクずれが発生した場合においても、ソース/ドレイン層が露出することを防止することが可能となる。このため、ノンドープシリサイド層でソース/ドレイン層を完全に覆うことが可能となり、ソース/ドレイン層の低抵抗化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記半導体層に形成する工程と、前記ソース/ドレイン層上にアモルファス半導体層を形成する工程と、前記アモルファス半導体層をシリサイド化する工程とを備えることを特徴とする。
これにより、ソース/ドレイン層がシリサイド層に侵食されることを抑制しつつ、ソース/ドレイン層上にシリサイド層を形成することが可能となり、ソース/ドレイン層が形成された半導体層が薄膜化された場合においても、シリサイド層の厚膜化を図ることが可能となる。このため、シリサイド層の凝集温度が低温化されることを抑制し、低抵抗なシリサイド層を安定して形成することが可能となり、ソース/ドレイン層の高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層をシリサイド化する前に、前記アモルファス半導体層をソース/ドレイン層間で分離する工程をさらに備えることを特徴とする。
これにより、ゲート電極とソース/ドレイン層との絶縁を図るために、アモルファス半導体層をシリサイド化した後に、ソース/ドレイン層間のアモルファス半導体層を除去する必要がなくなる。このため、シリサイド層形成時の熱処理が高温化し、シリサイド層のエッチング除去が困難になった場合においても、ゲート電極とソース/ドレイン層との間のリークを低減することが可能となる。
これにより、ゲート電極とソース/ドレイン層との絶縁を図るために、アモルファス半導体層をシリサイド化した後に、ソース/ドレイン層間のアモルファス半導体層を除去する必要がなくなる。このため、シリサイド層形成時の熱処理が高温化し、シリサイド層のエッチング除去が困難になった場合においても、ゲート電極とソース/ドレイン層との間のリークを低減することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層をシリサイド化する工程は、前記アモルファス半導体層上に金属膜を成膜する工程と、第1の熱処理により、金属リッチな前駆体シリサイド層および高抵抗なシリサイド層を前記アモルファス半導体層に形成する工程と、前記第1の熱処理後に残った未反応の金属膜を除去する工程と、第2の熱処理により、前記前駆体シリサイド層および高抵抗なシリサイド層を低抵抗なシリサイド層に相転移させる工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層はノンドープであることを特徴とする。
これにより、シリサイド層形成時の不純物の種類および濃度の影響を排除することが可能となり、シリサイド層の形成前にp+型拡散層およびn+型拡散層を形成した場合においても、ソース/ドレイン層上に形成されるシリサイド層の膜質の均一化を図ることが可能となる。このため、p+型拡散層およびn+型拡散層上に形成されるシリサイド層の膜質の均一化を図るために、シリサイド層の形成後にp+型拡散層およびn+型拡散層を形成するためのイオン注入および活性化アニールを行う必要がなくなり、シリサイド層の高抵抗化を抑制しつつ、p+型拡散層およびn+型拡散層のシート抵抗を均一化することが可能となる。
これにより、シリサイド層形成時の不純物の種類および濃度の影響を排除することが可能となり、シリサイド層の形成前にp+型拡散層およびn+型拡散層を形成した場合においても、ソース/ドレイン層上に形成されるシリサイド層の膜質の均一化を図ることが可能となる。このため、p+型拡散層およびn+型拡散層上に形成されるシリサイド層の膜質の均一化を図るために、シリサイド層の形成後にp+型拡散層およびn+型拡散層を形成するためのイオン注入および活性化アニールを行う必要がなくなり、シリサイド層の高抵抗化を抑制しつつ、p+型拡散層およびn+型拡散層のシート抵抗を均一化することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記アモルファス半導体層は、p型ソース/ドレイン層およびn型ソース/ドレイン層の双方に形成されていることを特徴とする。
これにより、p型ソース/ドレイン層およびn型ソース/ドレイン層のシート抵抗の均一化を図りつつ、p型ソース/ドレイン層およびn型ソース/ドレイン層の低抵抗化を実現することが可能となり、CMOSトランジスタの特性を向上させることが可能となる。
これにより、p型ソース/ドレイン層およびn型ソース/ドレイン層のシート抵抗の均一化を図りつつ、p型ソース/ドレイン層およびn型ソース/ドレイン層の低抵抗化を実現することが可能となり、CMOSトランジスタの特性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層は絶縁層上に形成されていることを特徴とする。
これにより、MOSトランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース/ドレイン接合容量を低減させて、MOSトランジスタの高速化を図ることが可能となる。
これにより、MOSトランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース/ドレイン接合容量を低減させて、MOSトランジスタの高速化を図ることが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1(a)において、半導体基板1上には絶縁層2が形成されるとともに、絶縁層2上には半導体層3が形成され、半導体層3は素子分離絶縁膜4で分離されている。なお、半導体基板1および半導体層3の材質としては、例えば、Si、SiGe、GaAs、InP、GaP、GaNなどを用いることができ、絶縁層2としては、例えば、酸化膜を用いることができる。また、絶縁層2上に半導体層3が形成された半導体基板1としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板1以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。また、素子分離絶縁膜4としては、LOCOSによるフィールド酸化膜の他、STI(Shallow Trench Isolation)などを用いるようにしてもよい。また、半導体層3の膜厚は、50nm以下とすることができる。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す断面図である。
図1(a)において、半導体基板1上には絶縁層2が形成されるとともに、絶縁層2上には半導体層3が形成され、半導体層3は素子分離絶縁膜4で分離されている。なお、半導体基板1および半導体層3の材質としては、例えば、Si、SiGe、GaAs、InP、GaP、GaNなどを用いることができ、絶縁層2としては、例えば、酸化膜を用いることができる。また、絶縁層2上に半導体層3が形成された半導体基板1としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板1以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。また、素子分離絶縁膜4としては、LOCOSによるフィールド酸化膜の他、STI(Shallow Trench Isolation)などを用いるようにしてもよい。また、半導体層3の膜厚は、50nm以下とすることができる。
そして、半導体層3上には、ゲート絶縁膜5を介してゲート電極6が形成され、ゲート電極6上には、シリサイド層7およびオフセット酸化膜8が順次積層されている。なお、ゲート絶縁膜5としては、例えば、熱酸化膜、ゲート電極6としては、多結晶シリコン、シリサイド層7としては、例えば、タングステンシリサイド(WSix)を用いることができる。
次に、図1(b)に示すように、ゲート電極6および素子分離絶縁膜4をマスクとして、As、PまたはBなどの不純物を半導体層3にイオン注入することにより、低濃度不純物導入層からなるLDD層9a、9bをゲート電極3の両側に形成する。
次に、図1(c)に示すように、CVDなどの方法により、LDD層9a、9bが形成された半導体層3上に絶縁層を形成する。そして、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極6の側壁にサイドウォールスペーサ10a、10bをそれぞれ形成する。そして、ゲート電極6、素子分離絶縁膜4およびサイドウォールスペーサ10a、10bをマスクとして、As、PまたはBなどの不純物を半導体層3内にイオン注入した後、活性化アニールを行うことにより、高濃度不純物導入層からなるソース/ドレイン層11a、11bをサイドウォールスペーサ10a、10bの両側にそれぞれ形成する。なお、サイドウォールスペーサ10a、10bの材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
次に、図1(c)に示すように、CVDなどの方法により、LDD層9a、9bが形成された半導体層3上に絶縁層を形成する。そして、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極6の側壁にサイドウォールスペーサ10a、10bをそれぞれ形成する。そして、ゲート電極6、素子分離絶縁膜4およびサイドウォールスペーサ10a、10bをマスクとして、As、PまたはBなどの不純物を半導体層3内にイオン注入した後、活性化アニールを行うことにより、高濃度不純物導入層からなるソース/ドレイン層11a、11bをサイドウォールスペーサ10a、10bの両側にそれぞれ形成する。なお、サイドウォールスペーサ10a、10bの材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
次に、図1(d)に示すように、CVDなどの方法により、ノンドープアモルファス半導体を全面に堆積した後、リソグラフィー技術およびエッチング技術を用いてノンドープアモルファス半導体のパターニングを行うことにより、ソース/ドレイン層11a、11b上以外のノンドープアモルファス半導体を除去し、ソース/ドレイン層11a、11b上にノンドープアモルファス半導体層12a、12bをそれぞれ形成する。
なお、ノンドープアモルファス半導体層12a、12bの材質としては、例えば、Si、SiGe、GaAs、InP、GaP、GaNなどを用いることができる。また、ノンドープアモルファス半導体層12a、12bをソース/ドレイン層11a、11b上に形成する場合、ノンドープモルファス半導体層12a、12bの一部がサイドウォールスペーサ10a、10bおよび素子分離絶縁膜4にかかっていてもよい。また、ノンドープアモルファス半導体層12a、12bの膜厚は、例えば、10〜50nm程度の範囲内に設定することができる。
次に、図2(a)に示すように、DCマグネトロンスパッタ法などの方法により、ノンドープアモルファス半導体層12a、12b上に金属膜13を成膜する。なお、金属膜13はシリサイド化が可能なもので、例えば、Ti膜、Co膜、W膜、Mo膜、Ni膜またはPt膜などを用いることができる。また、金属膜13の膜厚は、例えば、100〜150nm程度の範囲内に設定することができる。
また、酸素の侵入を防ぐために、Tiなどの金属膜13上にTiNなどの窒化膜を堆積してもよく、窒化膜の膜厚は、例えば、200〜300nm程度の範囲内に設定することができる。
次に、図2(b)に示すように、第1の熱処理として、例えば、N2雰囲気中において、約600℃〜700℃の範囲内の温度で急速熱処理を行うことにより、ノンドープアモルファス半導体層12a、12bと金属膜13とを反応させ、ノンドープアモルファス半導体層12a、12bをシリサイド化する。なお、ノンドープアモルファス半導体層12a、12bをシリサイド化する場合、ノンドープアモルファス半導体層12a、12b全体が完全にシリサイド化されるまで熱処理を行うことができる。
次に、図2(b)に示すように、第1の熱処理として、例えば、N2雰囲気中において、約600℃〜700℃の範囲内の温度で急速熱処理を行うことにより、ノンドープアモルファス半導体層12a、12bと金属膜13とを反応させ、ノンドープアモルファス半導体層12a、12bをシリサイド化する。なお、ノンドープアモルファス半導体層12a、12bをシリサイド化する場合、ノンドープアモルファス半導体層12a、12b全体が完全にシリサイド化されるまで熱処理を行うことができる。
これにより、ソース/ドレイン層11a、11b上には、高抵抗なシリサイド層14a、14bをそれぞれ形成することが可能となるとともに、高抵抗なシリサイド層14a、14b上には、金属リッチな前駆体シリサイド層15a、15bをそれぞれ形成することができる。また、未反応な金属膜13上には窒化膜16が形成される。
例えば、ノンドープアモルファス半導体層12a、12bがSi、金属膜13がTiの場合、第1の熱処理によりノンドープアモルファス半導体層12a、12bのSiと金属膜13のTiとが反応し、高抵抗なシリサイド層14a、14bとして、Ti−Si状態図におけるTiシリサイドC49相を形成することが可能となるとともに、前駆体シリサイド層15a、15bとして、チタンリッチなシリサイド層(TiSix)を形成することができる。また、窒化膜16として、窒化チタン膜が形成される。
例えば、ノンドープアモルファス半導体層12a、12bがSi、金属膜13がTiの場合、第1の熱処理によりノンドープアモルファス半導体層12a、12bのSiと金属膜13のTiとが反応し、高抵抗なシリサイド層14a、14bとして、Ti−Si状態図におけるTiシリサイドC49相を形成することが可能となるとともに、前駆体シリサイド層15a、15bとして、チタンリッチなシリサイド層(TiSix)を形成することができる。また、窒化膜16として、窒化チタン膜が形成される。
次に、図2(c)に示すように、ウェットエッチングにより、未反応の金属膜13および窒化膜16を除去し、前駆体シリサイド層15a、15bの表面を露出させる。
次に、図2(d)に示すように、第2の熱処理として、N2雰囲気中において、約800℃〜850℃の範囲内の温度でアニール処理を行うことにより、高抵抗なシリサイド層14a、14bおよび金属リッチな前駆体シリサイド層15a、15bを低抵抗なシリサイド層17a、17bにそれぞれ相転移させる。
次に、図2(d)に示すように、第2の熱処理として、N2雰囲気中において、約800℃〜850℃の範囲内の温度でアニール処理を行うことにより、高抵抗なシリサイド層14a、14bおよび金属リッチな前駆体シリサイド層15a、15bを低抵抗なシリサイド層17a、17bにそれぞれ相転移させる。
例えば、ノンドープアモルファス半導体層12a、12bがSi、金属膜13がTiの場合、前駆体シリサイド層のTiSixをTiSi2に変化させながら、TiシリサイドC49相および前駆体シリサイド層を相転移させ、低抵抗なシリサイド層17a、17bとしてTiシリサイドC54相を形成することができる。
これにより、ソース/ドレイン層11a、11bが低抵抗なシリサイド層17a、17bに侵食されることを抑制しつつ、ソース/ドレイン層11a、11b上に低抵抗なシリサイド層17a、17bを形成することが可能となり、ソース/ドレイン層11a、11bが形成された半導体層3が薄膜化された場合においても、低抵抗なシリサイド層17a、17bの厚膜化を図ることが可能となる。このため、低抵抗なシリサイド層17a、17bの凝集温度が低温化すること抑制し、低抵抗なシリサイド層17a、17bを安定して形成することが可能となり、ソース/ドレイン層11a、11bの高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
これにより、ソース/ドレイン層11a、11bが低抵抗なシリサイド層17a、17bに侵食されることを抑制しつつ、ソース/ドレイン層11a、11b上に低抵抗なシリサイド層17a、17bを形成することが可能となり、ソース/ドレイン層11a、11bが形成された半導体層3が薄膜化された場合においても、低抵抗なシリサイド層17a、17bの厚膜化を図ることが可能となる。このため、低抵抗なシリサイド層17a、17bの凝集温度が低温化すること抑制し、低抵抗なシリサイド層17a、17bを安定して形成することが可能となり、ソース/ドレイン層11a、11bの高抵抗化を抑制しつつ、短チャネル効果を抑制することが可能となる。
また、ソース/ドレイン層11a、11b上に形成された低抵抗なシリサイド層17a、17bをノンドープとすることで、ノンドープアモルファス半導体層12a、12bをシリサイド化する時の不純物の種類および濃度の影響を排除することが可能となり、低抵抗なシリサイド層17a、17bの形成前にp+型拡散層およびn+型拡散層を形成した場合においても、ソース/ドレイン層11a、11b上に形成される低抵抗なシリサイド層17a、17bの膜質の均一化を図ることが可能となる。このため、p+型拡散層およびn+型拡散層上に形成される低抵抗なシリサイド層17a、17bの膜質の均一化を図るために、低抵抗なシリサイド層17a、17bの形成後にp+型拡散層およびn+型拡散層を形成するためのイオン注入および活性化アニールを行う必要がなくなり、低抵抗なシリサイド層17a、17bの高抵抗化を抑制しつつ、p+型拡散層およびn+型拡散層のシート抵抗を均一化することが可能となる。
また、図1(d)の工程において、ソース/ドレイン層11a、11b上以外のアモルファス半導体を予め除去することにより、図2(d)の第2の熱処理後に未反応のアモルファス半導体を除去する必要がなくなる。このため、第2の熱処理温度が高温化することで、アモルファス半導体とサイドウォールスペーサ10a、10bとが反応し、アモルファス半導体のエッチング除去が困難になった場合においても、ゲート電極6とソース/ドレイン層11a、11bとの間のリークを低減することが可能となる。
そして、ソース/ドレイン層11a、11b上に低抵抗なシリサイド層17a、17bがそれぞれ形成されると、層間絶縁膜を堆積し、ゲート電極6およびソース/ドレイン層11a、11b上にコンタクトホールを開口して配線層を形成することができる。
なお、上述した実施形態では、図1(d)の工程において、ソース/ドレイン層11a、11b上以外のアモルファス半導体を予め除去する方法について説明したが、ソース/ドレイン層11a、11b上以外のアモルファス半導体を予め除去することなく、アモルファス半導体のシリサイド化を行うようにしてもよい。そして、ゲート電極6およびソース/ドレイン層11a、11b間の絶縁を図るため、アモルファス半導体のシリサイド化を行った後、未反応のアモルファス半導体を除去するようにしてもよい。
なお、上述した実施形態では、図1(d)の工程において、ソース/ドレイン層11a、11b上以外のアモルファス半導体を予め除去する方法について説明したが、ソース/ドレイン層11a、11b上以外のアモルファス半導体を予め除去することなく、アモルファス半導体のシリサイド化を行うようにしてもよい。そして、ゲート電極6およびソース/ドレイン層11a、11b間の絶縁を図るため、アモルファス半導体のシリサイド化を行った後、未反応のアモルファス半導体を除去するようにしてもよい。
また、上述した実施形態では、MOSトランジスタをSOI基板上に形成する方法を例にとって説明したが、MOSトランジスタを半導体基板上に形成する方法に適用してもよい。また、CMOSトランジスタをSOI基板上に形成する方法に適用してもよい。
1 半導体基板、2 絶縁層、3 半導体層、4 素子分離絶縁膜、5 ゲート絶縁膜、6 ゲート電極、7 シリサイド層、8 オフセット酸化膜、9a、9b LDD層、10a、10b サイドウォールスペーサ、11a ソース層、11b ドレイン層、12a、12b アモルファス半導体層、13 金属膜、14a、14b 高抵抗なシリサイド層、15a、15b 前駆体シリサイド層、16 窒化膜、17a、17b 低抵抗なシリサイド層
Claims (8)
- 半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記半導体層に形成されたソース/ドレイン層と、
前記ソース/ドレイン層上に形成されたノンドープシリサイド層とを備えることを特徴とする半導体装置。 - 前記ノンドープシリサイド層は、前記ソース/ドレイン層から食み出していることを特徴とする請求項1記載の半導体装置。
- 半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記半導体層に形成する工程と、
前記ソース/ドレイン層上にアモルファス半導体層を形成する工程と、
前記アモルファス半導体層をシリサイド化する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記アモルファス半導体層をシリサイド化する前に、前記アモルファス半導体層をソース/ドレイン層間で分離する工程をさらに備えることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記アモルファス半導体層をシリサイド化する工程は、
前記アモルファス半導体層上に金属膜を成膜する工程と、
第1の熱処理により、金属リッチな前駆体シリサイド層および高抵抗なシリサイド層を前記アモルファス半導体層に形成する工程と、
前記第1の熱処理後に残った未反応の金属膜を除去する工程と、
第2の熱処理により、前記前駆体シリサイド層および高抵抗なシリサイド層を低抵抗なシリサイド層に相転移させる工程とを備えることを特徴とする請求項3または4記載の半導体装置の製造方法。 - 前記アモルファス半導体層はノンドープであることを特徴とする請求項3〜5のいずれか1項記載の半導体装置の製造方法。
- 前記アモルファス半導体層は、p型ソース/ドレイン層およびn型ソース/ドレイン層の双方に形成されていることを特徴とする請求項3〜6のいずれか1項記載の半導体装置の製造方法。
- 前記半導体層は絶縁層上に形成されていることを特徴とする請求項3〜7のいずれか1項記載の半導体装置の製造方法。
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JP2003320162A JP2005086179A (ja) | 2003-09-11 | 2003-09-11 | 半導体装置および半導体装置の製造方法 |
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JP2015185583A (ja) * | 2014-03-20 | 2015-10-22 | 旭化成エレクトロニクス株式会社 | フューズ素子の製造方法及び半導体装置の製造方法、チタンシリサイド膜の製造方法 |
US9245967B2 (en) | 2009-10-14 | 2016-01-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal silicide layer and method for manufacturing the same |
-
2003
- 2003-09-11 JP JP2003320162A patent/JP2005086179A/ja not_active Withdrawn
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