JP2008522443A - Ｃｍｏｓデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成するための方法 - Google Patents
Ｃｍｏｓデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成するための方法 Download PDFInfo
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Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 125
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 125
- 238000000034 method Methods 0.000 title claims abstract description 101
- 230000009977 dual effect Effects 0.000 title claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 90
- 239000002184 metal Substances 0.000 claims abstract description 90
- 239000004065 semiconductor Substances 0.000 claims abstract description 69
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000151 deposition Methods 0.000 claims abstract description 14
- 238000005755 formation reaction Methods 0.000 claims description 51
- 239000012212 insulator Substances 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 35
- 238000000137 annealing Methods 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 229910045601 alloy Inorganic materials 0.000 claims description 14
- 239000000956 alloy Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 229910052763 palladium Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052702 rhenium Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims 1
- 238000001459 lithography Methods 0.000 abstract description 12
- 229910019001 CoSi Inorganic materials 0.000 description 19
- 238000010586 diagram Methods 0.000 description 17
- 229910005883 NiSi Inorganic materials 0.000 description 14
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000007789 sealing Methods 0.000 description 10
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 8
- 229910008484 TiSi Inorganic materials 0.000 description 8
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 8
- 229910021140 PdSi Inorganic materials 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 6
- 239000007943 implant Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 206010010144 Completed suicide Diseases 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 TaSi 2 Chemical compound 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Abstract
【課題】 位置ずれの問題を克服する新規のデュアルＦＵＳＩゲート形成プロセスを提供する。
【解決手段】 １つのリソグラフィ段階しか必要としない、ＣＭＯＳデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成する方法であり、本方法は、半導体基板（２５２）の中の第１のウェル領域（２５３）、第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）、及び第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート（２６３）を有する第１のタイプの半導体デバイス（２７０）を形成するステップと、半導体基板（２５２）の中の第２のウェル領域（２５４）、第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）、及び第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート（２５８）を有する第２のタイプの半導体デバイス（２８０）を形成するステップと、第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を選択的に形成するステップと、第２のタイプのゲート（２５８）のみの上で第１のフルシリサイド（ＦＵＳＩ）ゲート形成を行うステップと、第１及び第２のタイプの半導体デバイス（２７０、２８０）の上に第２の金属層（２７５）を堆積させるステップと、第１のタイプのゲート（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップとを含む。
【選択図】 図１８
【解決手段】 １つのリソグラフィ段階しか必要としない、ＣＭＯＳデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成する方法であり、本方法は、半導体基板（２５２）の中の第１のウェル領域（２５３）、第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）、及び第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート（２６３）を有する第１のタイプの半導体デバイス（２７０）を形成するステップと、半導体基板（２５２）の中の第２のウェル領域（２５４）、第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）、及び第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート（２５８）を有する第２のタイプの半導体デバイス（２８０）を形成するステップと、第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を選択的に形成するステップと、第２のタイプのゲート（２５８）のみの上で第１のフルシリサイド（ＦＵＳＩ）ゲート形成を行うステップと、第１及び第２のタイプの半導体デバイス（２７０、２８０）の上に第２の金属層（２７５）を堆積させるステップと、第１のタイプのゲート（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップとを含む。
【選択図】 図１８
Description
本発明の実施形態は、一般に、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの製造に関し、より詳細には、デバイス性能を向上させるためにＣＭＯＳ技術において自己整合デュアル・フルシリサイド（ＦＵＳＩ）ゲートを形成する方法に関する。本発明は、半導体製造の分野において有用性を有する。
ＣＭＯＳ技術においては、ポリシリコン・ゲートが一般に用いられる。ポリシリコン・ゲートは、ゲート誘電体の等価厚さを事実上増加させるポリシリコン空乏を有し、それによってデバイス性能が低下する。フルシリサイド（ＦＵＳＩ）ゲートは、ポリシリコン空乏の問題を解消する。ＦＵＳＩゲートはまた、ゲート・コンダクタンスを減少させ、これによりデバイス性能をさらに向上させることができる。ＦＵＳＩゲートは、露出したポリシリコン・ゲート領域の上に（Ｔｉ、Ｃｏ、Ｎｉなどといった）金属層を堆積させ、次いで半導体構造体をアニールすることによって、形成することができる。金属は、露出したポリシリコン・ゲートと反応して、ポリシリコン・ゲートを完全にシリサイド・ゲートに変える。ＦＵＳＩゲートは、通常は、シリコンのバンド構造の中間付近の仕事関数を有する。しかしながら、ＣＭＯＳデバイスは、通常は、バンド端付近、すなわち、ＮＦＥＴについては伝導帯付近、ＰＦＥＴについては価電子帯付近の仕事関数を有する導電性ゲートを必要とする。このことは、ＣＭＯＳデバイスのＮＦＥＴ部分及びＰＦＥＴ部分の各々について異なるＦＵＳＩゲートを形成することが必要となるため、ＦＵＳＩゲートを有するＣＭＯＳ技術にとって大きな課題となる。
図１から図４は、デュアル・フルシリサイド・ゲートを有するＣＭＯＳデバイス５１（すなわち、ＮＦＥＴ及びＰＦＥＴについて２つの異なるフルシリサイド・ゲート材料で形成されたＣＭＯＳデバイス５１）を形成する従来の方法の反復ステップを示す。図１は、それぞれＮＦＥＴ８０及びＰＦＥＴ７０の露出したポリシリコン・ゲート５８、６３を有する出発ＣＭＯＳデバイス構造体５１を示す。ＣＭＯＳデバイス５１は、基板５２と、その中に作られたＮウェル（Ｎ型漸減的不純物濃度ウェル）領域５３及びＰウェル（Ｐ型漸減的不純物濃度ウェル）領域５４とからなる。シャロー・トレンチ分離領域５５もまた、ＣＭＯＳデバイス５１に含まれる。ＣＭＯＳデバイス５１のＮＦＥＴ部分８０は、ＮＦＥＴゲート５８を含む。さらに、絶縁側壁スペーサ５９が、ＮＦＥＴゲート５８の周囲に作られる。ＮＦＥＴゲート誘電体５７が、ＮＦＥＴゲート５８の下に位置する。さらに、ＮＦＥＴソース／ドレイン・シリサイド・エリア５６を含むＮＦＥＴソース／ドレイン注入領域６８も、ＮＦＥＴゲート５８の両側のＰウェル領域５４の中に形成される。
同様に、ＣＭＯＳデバイス５１のＰＦＥＴ部分７０は、ＰＦＥＴゲート６３を含む。さらに、絶縁側壁スペーサ６１が、ＰＦＥＴゲート６３の周囲に作られる。ＰＦＥＴゲート誘電体６２が、ＰＦＥＴゲート６３の下に位置する。さらに、ＰＦＥＴソース／ドレイン・シリサイド・エリア６６を含むＰＦＥＴソース／ドレイン注入領域６９も、ＰＦＥＴゲート６３の両側のＮウェル領域５３の中に形成される。さらに、誘電体膜６０が、ＮＦＥＴゲート５８及びＰＦＥＴゲート６３と面一に、かつ、ＮＦＥＴソース／ドレイン・シリサイド・エリア５６及びＰＦＥＴソース／ドレイン・シリサイド・エリア６６の上に、形成される。
一般に、図２に示されるように、デュアルＦＵＳＩゲート・プロセスは、第１のシリサイド封止膜６５をデバイス５１全体の上に堆積させることを含む。次いで、第１のリソグラフィ・パターン形成及びエッチング・プロセスを行って、デバイス５１のＮＦＥＴ領域８０の上の部分の封止膜６５を除去する。ＮＦＥＴゲート５８の上でシリサイド・プロセスを行って、フルシリサイド・ゲート領域１５８を形成する。
次に、図３に示されるように、第１の封止膜６５がデバイス５１から除去され、第２のシリサイド封止膜６７がデバイス５１全体の上に堆積される。次いで、第２のリソグラフィ・パターン形成及びエッチング・プロセスを行って、デバイス５１のＰＦＥＴ領域７０の上の部分の封止膜６７を除去する。その後、ＰＦＥＴゲート６３の上でシリサイド・プロセスを行って、ＦＵＳＩゲート１６３を形成する。図４に示されるように、第２の封止膜６７は完全に除去される。さらに、図４に示されるように、ＮＦＥＴ ＦＵＳＩゲート１５８の材料は、デバイス５１のＰＦＥＴ ＦＵＳＩゲート１６３の材料とは異なる。
しかしながら、図１〜図４において提示されるような従来の２つのリソグラフィ段階によるデュアルＦＵＳＩゲート・プロセスの問題点の１つは、図５に示されるように、２つのリソグラフィ段階の間の処理の際に生じる位置ずれである（点線で囲まれた部分が、デバイス５１の位置ずれが生じた範囲を表す）。ＮＦＥＴ領域８０のＮＦＥＴ ＦＵＳＩゲート１５８とＰＦＥＴ領域７０のＰＦＥＴ ＦＵＳＩゲート１６３との間のこの位置ずれは、（図５においてＳＲＡＭ（同期ランダム・アクセス・メモリ）セル・レイアウトとして示される）デバイス５１においてアンダーレイ（underlay）をもたらし、これはデバイス及び／又は回路エリアにおける高いシート抵抗又はオープン・サーキットを引き起こし、その結果、デバイス／回路の性能が低下する可能性がある。したがって、この位置ずれの問題を克服する新規のデュアルＦＵＳＩゲート形成プロセスが要望されている。
上記の観点から、本発明の実施形態は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスにおいて自己整合デュアル・フルシリサイド（ＦＵＳＩ）ゲートを製造する方法を提供し、本方法は、半導体基板の中の第１のウェル領域、第１のウェル領域の中の第１のソース／ドレイン・シリサイド・エリア、及び第１のソース／ドレイン・シリサイド・エリアから分離された第１のタイプのゲート領域を有する第１のタイプの半導体デバイスを形成するステップと、半導体基板の中の第２のウェル領域、第２のウェル領域の中の第２のソース／ドレイン・シリサイド・エリア、及び第２のソース／ドレイン・シリサイド・エリアから分離された第２のタイプのゲート領域を有する第２のタイプの半導体デバイスを形成するステップと、第１及び第２のソース／ドレイン・シリサイド・エリアの各々の上に誘電体層を形成するステップと、第１のタイプの半導体デバイスをマスクで遮蔽するステップと、第２のタイプの半導体デバイスの上に第１の金属層を堆積させるステップと、第２のタイプのゲート領域の上で第１のＦＵＳＩゲート形成を行うステップと、マスクを除去するステップと、第１及び第２のタイプの半導体デバイスの上に第２の金属層を堆積させるステップと、第１のタイプのゲート領域の上で第２のＦＵＳＩゲート形成を行うステップとを含む。
さらに、第１の実施形態においては、第１のウェル領域はＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られ、第２のウェル領域はＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られる。第２の実施形態においては、第１のウェル領域はＰＦＥＴウェル領域として作られ、第２のウェル領域はＮＦＥＴウェル領域として作られる。
第１の金属層は、第２の金属層とは異なる材料で形成される。さらに、第１のタイプの半導体デバイスは、第１のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上に第１のタイプのゲート領域を作るステップと、第１のタイプのゲート領域の両側に絶縁スペーサを形成するステップとによって形成される。第２のＦＵＳＩゲート形成は、第１のタイプのゲート領域の全体に対して行われる。第１のタイプのゲート領域の全体は、絶縁体層に接する第１のタイプのゲート領域の下面から第１のタイプのゲート領域の上面まで延びるエリアを含む。さらに、第２のタイプの半導体デバイスは、第２のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上に第２のタイプのゲート領域を作るステップと、第２のタイプのゲート領域の両側に絶縁スペーサを形成するステップとによって形成される。さらに、第１のＦＵＳＩゲート形成は、第２のタイプのゲート領域の全体に対して行われ、第２のタイプのゲート領域の全体は、絶縁体層に接する第２のタイプのゲート領域の下面から第２のタイプのゲート領域の上面まで延びるエリアを含む。
第１の金属層及び第２の金属層は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、及びそれらの合金のいずれかで形成される。本方法は、第１の金属層及び第２の金属層の各々の上にキャップ層を形成するステップをさらに含み、キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１及び第２のタイプのゲート領域の各々は、ポリシリコン材料を含み、第１及び第２のＦＵＳＩゲート形成の各々は、ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、キャップ層を除去するステップと、金属リッチなシリサイドを、第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップとを含む。
本発明の別の実施形態は、半導体基板の上にＦＵＳＩゲートを含む集積回路を製造する方法を提供し、本方法は、半導体基板の中の第１のウェル領域、第１のウェル領域の中の第１のソース／ドレイン・シリサイド・エリア、及び第１のソース／ドレイン・シリサイド・エリアから分離された第１のタイプのゲート領域を有する第１のタイプの半導体デバイスを形成するステップと、半導体基板の中の第２のウェル領域、第２のウェル領域の中の第２のソース／ドレイン・シリサイド・エリア、及び第２のソース／ドレイン・シリサイド・エリアから分離された第２のタイプのゲート領域を有する第２のタイプの半導体デバイスを形成するステップと、第２のタイプの半導体デバイスの上に第１の金属層を選択的に形成するステップと、第２のタイプのゲート領域のみの上で第１のＦＵＳＩゲート形成を行うステップと、第１のタイプの半導体デバイス及び第２のタイプの半導体デバイスの上に第２の金属層を堆積させるステップと、第１のタイプのゲート領域のみの上で第２のＦＵＳＩゲート形成を行うステップとを含み、第１の金属層は、第２の金属層とは異なる材料で形成され、第１の金属層及び第２の金属層は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、及びそれらの合金のいずれかで形成される。
第１のタイプの半導体デバイスは、第１のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上に第１のタイプのゲート領域を作るステップと、第１のタイプのゲート領域の両側に絶縁スペーサを形成するステップとによって形成され、第２のＦＵＳＩゲート形成は、第１のタイプのゲート領域の全体に対して行われ、第１のタイプのゲート領域の全体は、絶縁体層に接する第１のタイプのゲート領域の下面から第１のタイプのゲート領域の上面まで延びるエリアを含む。
第１の実施形態においては、第１のウェル領域は、ＮＦＥＴウェル領域及びＰＦＥＴウェル領域のいずれかとして作られる。第２の実施形態においては、第２のウェル領域は、ＮＦＥＴウェル領域及びＰＦＥＴウェル領域のいずれかとして作られる。第２のタイプの半導体デバイスは、第２のウェル領域の上に絶縁体層を作るステップと、絶縁体層の上に第２のタイプのゲート領域を作るステップと、第２のタイプのゲート領域の両側に絶縁スペーサを形成するステップとによって形成され、第１のＦＵＳＩゲート形成は、第２のタイプのゲート領域の全体に対して行われ、第２のタイプのゲート領域の全体は、絶縁体層に接する第２のタイプのゲート領域の下面から第２のタイプのゲート領域の上面まで延びるエリアを含む。
本方法は、第１の金属層及び第２の金属層の各々の上にキャップ層を形成するステップをさらに含み、キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１及び第２のタイプのゲート領域の各々は、ポリシリコン材料を含み、第１及び第２のＦＵＳＩゲート形成の各々は、ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、キャップ層を除去するステップと、金属リッチなシリサイドを、第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップとを含む。
一般に、本発明の実施形態は、ＣＭＯＳデバイスのＮＦＥＴ領域及びＰＦＥＴ領域のゲート・エリアにおいて、１つのリソグラフィ段階のみで、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉなど及びそれらの合金といった自己整合デュアルＦＵＳＩゲートの形成（すなわち、異なるサリサイドの形成）を提供する。したがって、本発明の実施形態は、必要なリソグラフィ段階を減らし、デュアル・サリサイド形成プロセスを極めて簡単なものとし、いくつかの従来技術に付随する位置ずれの問題を解消する。さらに、本発明の実施形態は、ＮＦＥＴゲート領域において１つのサリサイドを形成し、ＰＦＥＴゲート領域において異なるサリサイドを形成することによって、ＣＭＯＳデバイスの性能を最適化することを可能にする。
本発明の実施形態のこれら及び他の態様は、以下の説明と添付図面とを組み合わせて考えると、よりよく認識され、理解されるであろう。しかしながら、以下の説明は、本発明の好ましい実施形態及びその多くの具体的な詳細を示しているが、例示の目的で提示され、限定を目的としないことを理解されたい。本発明の趣旨から逸脱することなく、本発明の実施形態の範囲内で多くの変更及び改変を行うことができ、本発明の実施形態はそのような改変の全てを含む。
本発明の実施形態は、以下の詳細な説明から、図面を参照して、よりよく理解されるであろう。
本発明の実施形態並びにその種々の特徴及び利点の詳細は、添付図面に示され以下の記載で詳述される非限定的な実施形態を参照して、より詳しく説明される。図面に示された特徴は必ずしも一定の縮尺で描かれていないことに留意されたい。周知の構成要素及び処理技術の記載は、本発明の実施形態を不必要に不明瞭にしないように、省略されている。本明細書で用いられる例は、本発明の実施形態を実行できる方法の理解を容易にすること、及び、さらに当業者が本発明の実施形態を実行できるようにすることのみを意図している。したがって、これらの例は、本発明の実施形態の範囲を限定するものと解釈すべきではない。
上述のように、従来のデュアルＦＵＳＩゲート処理において典型的な位置ずれの問題を克服する、新規なデュアル・フルシリサイド（ＦＵＳＩ）ゲート形成プロセスについての必要性が依然として存在する。本発明の実施形態は、１つのリソグラフィ・パターン形成段階しか必要としないためパターンの重なりを排除できる、自己整合デュアルＦＵＳＩゲートを形成する簡単な製造方法を提供することによって、こうした必要性を満たす。ここで図面を参照して、より具体的には、全図面を通して同様の参照符号が常に対応する特徴を表している図６から図１８を参照して、本発明の好ましい実施形態が示される。
図６から図９は、本発明の第１の実施形態によるデュアルＦＵＳＩゲートＣＭＯＳデバイス２５１を製作する反復ステップを示す。図６に示されるように、本発明の第１の実施形態によるＦＵＳＩゲート形成プロセスは、第１のシリサイド封止膜（例えば、誘電体、酸化物、窒化物、又はＴｉＮの膜）２６５をデバイス２５１全体の上に、具体的には誘電体膜２６０の上に堆積させることを含む。次いで、第１の（且つ唯一の）リソグラフィ・パターン形成及びエッチング・プロセスを行って、デバイス２５１のＮＦＥＴ領域２８０上の封止膜２６５の一部を除去する。ＮＦＥＴ領域２８０は、基板２５２の中に形成されたＰウェル２５４と、Ｐウェル２５４の中に形成された、好ましくはＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ、又はそれらの合金を含むＮＦＥＴソース／ドレイン・シリサイド・エリア（コンタクト）２５６を含むＮＦＥＴソース／ドレイン注入領域２６８と、Ｐウェル２５４の上に形成された、好ましくは酸化物、窒化酸化物、又は高ｋ材料のいずれかを含むＮＦＥＴゲート誘電体２５７と、ゲート誘電体２５７の上に形成されたＮＦＥＴゲート２５８とを含む。好ましくは酸化物、窒化物、又は酸窒化物のいずれかを含む一対の絶縁側壁２５９も、ＮＦＥＴゲート２５８の周囲に形成される。さらに、ＣＭＯＳデバイス２５１内の種々のデバイスの間を電気的に分離するために、シャロー・トレンチ分離領域２５５もＣＭＯＳデバイス２５１に含まれる。
１つの実施形態においては、基板２５２は、単結晶シリコン層を含む。或いは、基板２５２は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム・リン（ＧａＰ）、インジウム・ヒ素（ＩｎＡｓ）、インジウム・リン（ＩｎＰ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム・ヒ素（ＧａＡｓ）、又は他の半導体を含むいずれかの適切な半導体材料を含むことができるが、これらに限定されるものではない。封止膜２６５の残りの部分は、デバイス２５１のＰＦＥＴ領域２７０を保護する。ＰＦＥＴ領域２７０は、ＮＦＥＴ領域２８０と同様に作られ、ＰＦＥＴ領域２７０は、基板２５２の中に形成されたＮウェル２５３と、Ｎウェル２５３の中に形成された、好ましくはＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉ、又はそれらの合金を含むＰＦＥＴソース／ドレイン・シリサイド・エリア（コンタクト）２６６を含むＰＦＥＴソース／ドレイン注入領域２６９と、Ｎウェル２５３の上に形成された、好ましくは酸化物、窒化酸化物、又は高ｋ材料のいずれかを含むＰＦＥＴゲート誘電体２６２と、ＰＦＥＴゲート誘電体２６２の上に形成されたＰＦＥＴゲート２６３とを含む。好ましくは酸化物、窒化物、又は酸窒化物のいずれかを含む一対の絶縁側壁２６１も、ＰＦＥＴゲート２６３の周囲に形成される。さらに、漸減的不純物濃度ウェル領域（Ｐウェル２５４及びＮウェル２５３）は、高エネルギー・イオン注入及びアニールといったいずれかの周知の技術を用いて形成することができる。さらに、酸化物又は窒化物（好ましくは酸化物）を含むものとすることができる誘電体膜２６０は、ＮＦＥＴゲート領域２５８及びＰＦＥＴゲート領域２６３と面一に、かつ、ＮＦＥＴソース／ドレイン・シリサイド・エリア２５６及びＰＦＥＴソース／ドレイン・シリサイド・エリア２６６の上に、形成される。
次いで、第１の金属層２１８が、デバイス２５１の上に堆積される。必要に応じて、次のアニール・プロセスの際のシリサイドの酸化を防ぐために、第１の金属層２１８の上に第１のキャップ層（図示せず）を形成してもよい。さらに、当業者であれば、任意のキャップ層を第１の金属層２１８の上にどのように組み込みむか容易に理解できるであろう。ＮＦＥＴゲート領域２５８に対して（アニールにより）フルシリサイド・プロセスを行って、図７に示されるようにＦＵＳＩ ＮＦＥＴゲート領域３５８を形成する。シリサイド材料は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉなど及びそれらの合金を含むものとすることができる。分かりやすくするため、図面では、ＮＦＥＴゲート領域２５８は、シリサイド化すると（斜線で示される）ＦＵＳＩ ＮＦＥＴゲート領域３５８になる。
次に、図８に示されるように、ウェット・エッチングを行って、任意のキャップ層と、第１の金属層２１８の未反応の金属と、シリサイド封止膜２６５とを、誘電体膜２６０から選択的に除去する。次いで、第２の金属層２７５が、デバイス２５１全体の上に、具体的には誘電体層２６０並びにＦＵＳＩ ＮＦＥＴゲート３５８及びＰＦＥＴゲート２６３の上に（すなわち、ＮＦＥＴ領域２８０とＰＦＥＴ２７０領域の両方の上に）、堆積される。必要に応じて、次のアニール・プロセスの際のシリサイドの酸化を防ぐために、第２の金属層２７５の上に第２のキャップ層（図示せず）を形成してもよい。さらに、当業者であれば、任意のキャップ層を第２の金属層２７５の上にどのように組み込むか容易に理解できるであろう。その後、図９に示されるように、ＰＦＥＴゲート領域２６３に対して（アニールにより）フルシリサイド・プロセスを行って、ＦＵＳＩ ＰＦＥＴゲート領域３６３を形成する。シリサイド材料は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉなど及びそれらの合金を含むものとすることができる。分かりやすくするため、図面では、ＰＦＥＴゲート領域２６３は、サリサイド化すると（斜線で示される）フルシリサイドＰＦＥＴゲート領域３６３になる。次に、ウェット・エッチングを行って、任意のキャップ層と第２の金属層２７５の未反応の金属とを選択的に除去する。
図９に示されるように、ＰＦＥＴ ＦＵＳＩゲート領域３６３は、ＮＦＥＴ ＦＵＳＩゲート領域３５８とは異なる材料で形成される。図６から図９の同一の斜線表示によって示されるように、ＮＦＥＴソース／ドレイン・シリサイド・エリア（コンタクト）２５６及びＰＦＥＴソース／ドレイン・シリサイド・エリア（コンタクト）２６６は、一般に、同じシリサイド材料を含む。しかしながら、それらは、代替的には、異なるシリサイド材料を含むものとすることもできる。
さらに、本発明の第１の実施形態によって提供されるデュアルＦＵＳＩゲート形成プロセスは、１回のみのリソグラフィ・パターン形成及びエッチング・プロセスをシリサイド封止膜２６５の上で実行することによって行われる。したがって、従来のアプローチとは違って第２の封止膜は不要であり、そのため第２のパターン形成プロセスを必要としない。さらに、１回のパターン形成プロセスしか必要としないため位置ずれの問題は生じず、それにより、従来の方法においてしばしば見られた上記の位置ずれの問題が克服される。
上記の説明及び添付図面は、ＮＦＥＴ領域２８０が先に自己整合ＦＵＳＩゲート形成プロセスの対象となることを示しているが、本発明の実施形態は、そのような順番に限定されるものではない。逆に、ＰＦＥＴ領域２７０は、同様に且つ最適に、先に自己整合ＦＵＳＩゲート形成プロセスの対象とすることができ、本発明の実施形態は、いかなる特定の順番にも限定されるものではない。実際には、デバイス２５１の、より高いサーマル・バジェット（thermal budget：熱許容量）を必要とする方の側（ＮＦＥＴ側２８０又はＰＦＥＴ側２７０のいずれか）に、先にＦＵＳＩゲートを形成することが好ましい。このようにして、第２のＦＵＳＩゲートを形成する際の第１のＦＵＳＩゲートに対する影響を最小化することができる。本発明の実施形態の下では、サーマル・バジェットは、急速加熱処理（ＲＴＰ）を用いて低減することができる。
図１０から図１４は、本発明の第２の実施形態によるデュアルＦＵＳＩ ＣＭＯＳデバイス４５１を製造する反復ステップを示す。図１０に示されるように、ＣＭＯＳデバイス４５１は、基板４５２の中に形成されたＰウェル４５４と、Ｐウェル４５４の中に形成されたＮＦＥＴソース／ドレイン注入領域４６８と、Ｐウェル４５４の上に形成された、好ましくは酸化物、窒化酸化物、又は高ｋ材料のいずれかを含むＮＦＥＴゲート誘電体４５７と、ゲート誘電体４５７の上に形成されたＮＦＥＴゲート４５８とを含むＮＦＥＴ領域４８０を含む。好ましくは酸化物、窒化物、又は酸窒化物のいずれかを含む一対の絶縁側壁４５９も、ＮＦＥＴゲート４５８の周囲に形成される。さらに、ＣＭＯＳデバイス４５１内の種々のデバイスの間を電気的に分離するために、シャロー・トレンチ分離領域４５５もＣＭＯＳデバイス４５１に含まれる。
１つの実施形態においては、基板４５２は、単結晶シリコン層を含む。或いは、基板４５２は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム・リン（ＧａＰ）、インジウム・ヒ素（ＩｎＡｓ）、インジウム・リン（ＩｎＰ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム・ヒ素（ＧａＡｓ）、又は他の半導体を含むいずれかの適切な半導体材料を含むことができるが、これらに限定されるものではない。ＰＦＥＴ領域４７０は、ＮＦＥＴ領域４８０と同様に作られ、ＰＦＥＴ領域４７０は、基板４５２の中に形成されたＮウェル４５３と、Ｎウェル４５３の中に形成されたＰＦＥＴソース／ドレイン注入領域４６９と、Ｎウェル４５３の上に形成された、好ましくは酸化物、窒化酸化物、又は高ｋ材料のいずれかを含むＰＦＥＴゲート誘電体４６２と、ＰＦＥＴゲート誘電体４６２の上に形成されたＰＦＥＴゲート４６３とを含む。好ましくは酸化物、窒化物、又は酸窒化物のいずれかを含む一対の絶縁側壁４６１も、ＰＦＥＴゲート４６３の周囲に形成される。さらに、漸減的不純物濃度ウェル領域（Ｐウェル４５４及びＮウェル４５３）は、高エネルギー・イオン注入及びアニールといったいずれかの周知の技術を用いて形成することができる。
本発明の第２の実施形態によれば、デュアルＦＵＳＩゲート形成プロセスは、ＮＦＥＴゲート領域４５８及びＰＦＥＴゲート領域４６３の各々の上に酸化物又は窒化物（好ましくは酸化物）を含む第１のシリサイド封止膜４６５を形成することを含む。次いで、サリサイド・プロセスを行って、ＮＦＥＴ領域４８０及びＰＦＥＴ領域４７０の各々に、それぞれソース／ドレイン・シリサイド・エリア（コンタクト）４５６、４６６を形成する。次に、選択的エッチング・プロセスを用いて、ＮＦＥＴゲート領域４５８及びＰＦＥＴゲート領域４６３の上から封止膜４６５を除去する。その後、図１１に示されるように、第２のシリサイド封止膜４６７をＣＭＯＳデバイス４５１のＰＦＥＴ領域４７０の上に堆積させる。
次いで、第１の金属層４７３がデバイス４５１の上に堆積される。必要に応じて、次のアニール・プロセスの際のシリサイドの酸化を防ぐために、第１の金属層４７３の上に第１のキャップ層（図示せず）を形成してもよい。さらに、当業者であれば、任意のキャップ層を第１の金属層４７３の上にどのように組み込むか容易に理解できるであろう。次いで、ＮＦＥＴゲート領域４５８に対して（アニールにより）シリサイド・プロセスを行って、図１２に示されるようにＦＵＳＩ ＮＦＥＴゲート領域５５８を形成する。シリサイド材料は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉなど及びそれらの合金を含むものとすることができる。分かりやすくするために、図面では、ＮＦＥＴゲート領域４５８は、サリサイド化すると（斜線で示される）ＦＵＳＩ ＮＦＥＴゲート領域５５８となる。
次に、図１３に示されるように、ウェット・エッチングを行って、任意のキャップ層と、第１の金属層４７３の未反応の金属と、シリサイド封止膜４６７とを、誘電体層２６０から選択的に除去する。次いで、第２の金属層４７５が、デバイス４５１全体の上に堆積される。必要に応じて、次のアニール・プロセスの際のシリサイドの酸化を防ぐために、第２の金属層４７５の上に第２のキャップ層（図示せず）を形成してもよい。さらに、当業者であれば、任意のキャップ層を第２の金属層４７５の上にどのように組み込むか容易に理解できるであろう。その後、図１４に示されるように、ＰＦＥＴゲート領域４６３に対してフルシリサイド・プロセスを行って、ＦＵＳＩ ＰＦＥＴゲート領域５６３を形成する。シリサイド材料は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉなど及びそれらの合金を含むものとすることができる。分かりやすくするために、図面では、ＰＦＥＴゲート領域４６３は、サリサイド化すると（斜線で示される）ＦＵＳＩ ＰＦＥＴゲート領域５６３になる。次いで、ウェット・エッチングを行って、任意のキャップ層と第２の金属層４７５の未反応の金属とを選択的に除去する。図１４に示されるように、ＦＵＳＩ ＰＦＥＴゲート領域５６３は、ＦＵＳＩ ＮＦＥＴゲート領域５５８とは異なる材料で形成される。
上記の説明及び添付図面は、ＮＦＥＴ領域４８０が先に自己整合ＦＵＳＩゲート形成プロセスの対象となることを示しているが、本発明の実施形態は、そのような順番に限定されるものではない。逆に、ＰＦＥＴ領域４７０は、同様に且つ最適に、先に自己整合ＦＵＳＩゲート形成プロセスの対象とすることができ、本発明の実施形態は、いかなる特定の順番にも限定されるものではない。実際には、デバイス４５１の、より高いサーマル・バジェットを必要とする方の側（ＮＦＥＴ側４８０又はＰＦＥＴ側４７０のいずれか）に、先にＦＵＳＩゲートを形成することが好ましい。このようにして、第２のＦＵＳＩゲートを形成する際の第１のＦＵＳＩゲートに対する影響を最小化することができる。本発明の実施形態の下では、サーマル・バジェットは、急速加熱処理（ＲＴＰ）を用いて低減することができる。
図１５（Ａ）から図１５（Ｆ）は、本発明の実施形態による自己整合デュアルＦＵＳＩゲートＣＭＯＳデバイスを製作する反復ステップを示す。例えば、ＮｉＳｉをＣｏＳｉ２の上に重ねる場合には、（図１５（Ａ）から図１５（Ｆ）に示されるような）以下のシーケンスを実行することができる。このプロセスはＳｉベース３０１から始まり（図１５（Ａ））、続いてＣｏ／ＴｉＮ層３０２をＳｉベース３０１の上に堆積させる（図１５（Ｂ））。次いで、図１５（Ｃ）に示されるように、第１のＲＴＰを行ってＣｏＳｉ層３０３を形成する。次に、ＴｉＮ及び未反応のＣｏを剥ぎ取り、第２のＲＴＰを行ってＣｏＳｉ２層３０４を形成する（図１５（Ｄ））。その後、図１５（Ｅ）に示されるように、Ｎｉ／ＴｉＮ層３０５をＣｏＳｉ２層３０４の上に堆積させる。次に、ＮｉＳｉ ＦＵＳＩゲート形成のための条件を再現するために、第３のＲＴＰを行う。さらに、図１５（Ｆ）に示されるように、ＴｉＮ層及び未反応のＮｉ層を剥ぎ取った後、この場合にはＣｏＳｉ２である第１のシリサイド３０４の上に、ＮｉＳｉとＣｏＳｉ２との混合物の非常に薄い層３０６を残すことができる。
図１６は、ＮｉＳｉをＣｏＳｉ２の上に重ねる、図１５（Ａ）から図１５（Ｆ）に示されるプロセスにおける３つのステップの際のシリサイドのシート抵抗を示す。図１６に示されるように、第１の段階（ＣｏＳｉ２形成後）から、第２の段階（ＣｏＳｉ２形成後＋５０Ａ ＢＨＦ（緩衝フッ化水素酸すなわちＢＯＥ（緩衝酸化物エッチング（buffered oxide etch）））洗浄））、第３の段階（ＣｏＳｉ２形成後＋５０Ａ ＢＨＦ洗浄＋ＮｉＳｉ形成アニール）にかけて、シート抵抗の顕著な変化はない。実際に、シート抵抗は、３つの段階を通してほぼ一定のままであり、およそ８．１〜８．２オーム／スクエアである。シート抵抗の顕著な変化がないことは、第１のシリサイド（ＣｏＳｉ２）の上に第２のシリサイド（ＮｉＳｉ）がほとんど形成されていないことを示しているので、有利である。このことは、図１７に示される、オージェ電子による厚さプロファイル分析によって確認される。
図１７は、最終的なシリサイド３０６由来の種々の物質の相対濃度（％）の深さプロファイルを示す。これは、最終的なシリサイドの上には、若干のＮｉがＣｏシリサイドに混合した薄い層のみが存在することを示す。図１６及び図１７から、異なるシリサイドＦＵＳＩゲートが本発明の実施形態によって形成できることが確認される。
本発明の実施形態についてのプロセス・フロー図が、図６から図１７において提示される構成要素に言及する説明を含む図１８のフローチャートに示されており、図１８は、半導体基板２５２の上のＦＵＳＩゲート２５８、２６３を含む集積回路２５１を製造する方法を示し、本方法は、半導体基板２５２の中の第１のウェル領域２５３と、第１のウェル領域２５３の中の第１のソース／ドレイン・シリサイド・エリア２６６と、第１のソース／ドレイン・シリサイド・エリア２６６から分離された第１のタイプのゲート領域２６３とを有する第１のタイプの半導体デバイス２７０を形成するステップ（６０１）を含む。
次に、本方法は、半導体基板２５２の中の第２のウェル領域２５４と、第２のウェル領域２５４の中の第２のソース／ドレイン・シリサイド・エリア２５６と、第２のソース／ドレイン・シリサイド・エリア２５６から分離された第２のタイプのゲート領域２５８とを有する第２のタイプの半導体デバイス２８０を形成するステップ（６０３）を含む。その後、本方法は、第２のタイプの半導体デバイス２８０の上に第１の金属層２１８を選択的に形成するステップ（６０５）と、（ＦＵＳＩゲート領域３５８となる）第２のタイプのゲート領域２５８のみの上で第１のＦＵＳＩゲート形成を行うステップ（６０７）と、第１のタイプの半導体デバイス２７０及び第２のタイプの半導体デバイス２８０の上に第２の金属層２７５を堆積させるステップ（６０９）とを含む。本方法の次のステップは、（ＦＵＳＩゲート領域３６３となる）第１のタイプのゲート領域２６３のみの上で第２のＦＵＳＩゲート形成を行うステップ（６１１）を含み、第１の金属層２１８は、第２の金属層２７５とは異なる材料で形成され、第１の金属層２１８及び第２の金属層２７５は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、及びそれらの合金のいずれかで形成される。
第１のタイプの半導体デバイス２７０は、第１のウェル領域２５３の上に絶縁体層２６２を作るステップと、絶縁体層２６２の上に第１のタイプのゲート領域２６３を作るステップと、第１のタイプのゲート領域２６３の両側に絶縁スペーサ２６１を形成するステップとによって形成され、第２のＦＵＳＩゲート形成は、（ＦＵＳＩゲート領域３６３となる）第１のタイプのゲート領域２６３の全体に対して行われ、第１のタイプのゲート領域２６３の全体は、絶縁体層２６２に接する第１のタイプのゲート領域２６３の下面から第１のタイプのゲート領域２６３の上面まで延びるエリアを含む。
第１の実施形態においては、第１のウェル領域２５３は、ＮＦＥＴウェル領域及びＰＦＥＴウェル領域のいずれかとして作られる。第２の実施形態においては、第２のウェル領域２５４は、ＮＦＥＴウェル領域及びＰＦＥＴウェル領域のいずれかとして作られる。第２のタイプの半導体デバイス２８０は、第２のウェル領域２５４の上に絶縁体層２５７を作るステップと、絶縁体層２５７の上に第２のタイプのゲート領域２５８を作るステップと、第２のタイプのゲート領域２５８の両側に絶縁スペーサ２５９を形成するステップとによって形成され、第１のＦＵＳＩゲート形成は、（ＦＵＳＩゲート領域３５８となる）第２のタイプのゲート領域２５８の全体に対して行われ、第２のタイプのゲート領域２５８の全体は、絶縁体層２５７に接する第２のタイプのゲート領域２５８の下面から第２のタイプのゲート領域２５８の上面まで延びるエリアを含む。
本方法は、第１の金属層２１８及び第２の金属層２７５の各々の上にキャップ層（図示せず）を形成するステップをさらに含み、キャップ層（図示せず）は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含み、第１及び第２のタイプのゲート領域２６３、２５８の各々は、ポリシリコン材料を含み、第１及び第２のＦＵＳＩゲート形成の各々は、ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、次いで未反応の金属を選択的に除去するステップと、次にキャップ層（図示せず）を未反応の金属と共に又は別々に除去するステップと、金属リッチなシリサイドを、第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップとを含む。第２のアニール・プロセスは、ＦＵＳＩゲートも形成する。
一般に、本発明の実施形態は、ＣＭＯＳデバイス２５１のＮＦＥＴ領域２８０及びＰＦＥＴ領域２７０のゲート領域３５８、３６３において、１つのリソグラフィ段階のみで、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、ＷＳｉ２、ＰｄＳｉ、ＰｔＳｉ、ＴａＳｉ２、ＲｅＳｉなど及びそれらの合金といった自己整合デュアルＦＵＳＩゲートの形成（すなわち、異なるＦＵＳＩゲートの形成）を提供する。したがって、本発明の実施形態は、必要なリソグラフィ段階を減らし、デュアルＦＵＳＩゲート形成プロセスを極めて簡単なものとし、いくつかの従来技術に付随する位置ずれの問題を解消する。さらに、本発明の実施形態は、ＮＦＥＴゲート領域３５８において１つのシリサイドを形成し、ＰＦＥＴゲート領域３６３において異なるシリサイドを形成することによって、ＣＭＯＳデバイス２５１の性能を最適化することを可能にする。
上記の特定の実施形態の説明は、本発明の一般的な性質を十分に明らかにするものであるため、他者は、現在の知識を適用して、包括的な概念から逸脱することなく種々の用途のためにこの特定の実施形態を容易に改変し及び／又は適合させることができ、したがって、このような適合及び改変は、開示された実施形態の均等物の意味及び範囲内にあるものと理解されるべきであり、かつそのように意図されている。本明細書において用いられている用語又は術語は、説明を目的とするものであり、限定を目的とするものではないことを理解されたい。したがって、好ましい実施形態に関して本発明を説明してきたが、当業者であれば、本発明の実施形態は特許請求の範囲の趣旨及び範囲内で改変して実施できることが分かるであろう。
Claims (36)
- 半導体基板（２５２）の上に集積回路（２５１）を形成する方法であって、
第１のソース／ドレイン・シリサイド・エリア（２６６）と、前記第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート領域（２６３）とを有する第１のタイプの半導体デバイス（２７０）を形成するステップと、
第２のソース／ドレイン・シリサイド・エリア（２５６）と、前記第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート領域（２５８）とを有する第２のタイプの半導体デバイス（２８０）を形成するステップと、
前記第１及び第２のソース／ドレイン・シリサイド・エリア（２６６、２５６）全体の上に誘電体層を形成するステップと、
前記第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を堆積させるステップと、
前記第２のタイプのゲート領域（２５８）のみの上で第１のフルシリサイド（ＦＵＳＩ）ゲート形成を行うステップと、
前記第１及び第２のタイプの半導体デバイス（２７０、２８０）の両方の上に第２の金属層（２７５）を堆積させるステップと、
前記第１のタイプのゲート領域（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップと、
を含む方法。 - 前記第１のＦＵＳＩゲート形成は、前記第２のタイプのゲート領域（２５８）の全体に対して行われ、前記第２のＦＵＳＩゲート形成は、前記第１のタイプのゲート領域（２６３）の全体に対して行われる、請求項１に記載の方法。
- 前記第１の金属層（２１８）の堆積前に、前記第１のタイプの半導体デバイス（２７０）をマスクで遮蔽するステップをさらに含む、請求項１に記載の方法。
- 前記第１のＦＵＳＩゲート形成を行った後に、前記マスクを除去するステップをさらに含む、請求項３に記載の方法。
- 前記第１の金属層（２１８）は、前記第２の金属層（２７５）とは異なる材料で形成される、請求項１に記載の方法。
- 前記第１のタイプの半導体デバイス（２７０）は、
第１のウェル領域（２５３）の上に絶縁体層（２６２）を作るステップと、
前記絶縁体層（２６２）の上に前記第１のタイプのゲート領域（２６３）を作るステップと、
前記第１のタイプのゲート領域（２６３）の両側に絶縁スペーサ（２６１）を形成するステップと、
によって形成される、請求項１に記載の方法。 - 前記第１のＦＵＳＩゲート形成は、前記第２のタイプのゲート領域（２５８）の全体に対して行われ、前記第２のタイプのゲート領域（２５８）の前記全体は、前記絶縁体層（２５７）に接する前記第２のタイプのゲート領域（２５８）の下面から前記第２のタイプのゲート領域（２５８）の上面まで延びるエリアを含む、請求項６に記載の方法。
- 前記第１のウェル領域（２５３）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域及びＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域のいずれかとして作られる、請求項６に記載の方法。
- 前記第２のタイプの半導体デバイス（２８０）は、
第２のウェル領域（２５４）の上に絶縁体層（２５７）を作るステップと、
前記絶縁体層（２５７）の上に前記第２のタイプのゲート領域（２５８）を作るステップと、
前記第２のタイプのゲート領域（２５８）の両側に絶縁スペーサ（２５９）を形成するステップと、
によって形成される、請求項１に記載の方法。 - 前記第２のＦＵＳＩゲート形成は、前記第１のタイプのゲート領域（２６３）の全体に対して行われ、前記第１のタイプのゲート領域（２６３）の前記全体は、前記絶縁体層（２６２）に接する前記第１のタイプのゲート領域（２６３）の下面から前記第１のタイプのゲート領域（２６３）の上面まで延びるエリアを含む、請求項９に記載の方法。
- 第２のウェル領域（２５４）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域及びＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域のいずれかとして作られる、請求項９に記載の方法。
- 前記第１の金属層（２１８）及び第２の金属層（２７５）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、及びそれらの合金のいずれかで形成される、請求項１に記載の方法。
- 前記第１の金属層（２１８）及び前記第２の金属層（２７５）の各々の上にキャップ層を形成するステップをさらに含む、請求項１に記載の方法。
- 前記キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項１３に記載の方法。
- 前記第１及び第２のタイプのゲート領域（２６３、２５８）の各々は、ポリシリコン材料を含み、前記第１及び第２のＦＵＳＩゲート形成の各々は、
前記ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、
未反応の金属及び前記キャップ層を除去するステップと、
前記金属リッチなシリサイドを、前記第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップと、
を含む、請求項１３に記載の方法。 - 相補型金属酸化膜半導体（ＣＭＯＳ）デバイスにおいて自己整合デュアル・フルシリサイド（ＦＵＳＩ）ゲートを製造する方法であって、
半導体基板（２５２）の中の第１のウェル領域（２５３）と、前記第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）と、前記第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート領域（２６３）とを有する第１のタイプの半導体デバイス（２７０）を形成するステップと、
前記半導体基板（２５２）の中の第２のウェル領域（２５４）と、前記第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）と、前記第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート領域（２５８）とを有する第２のタイプの半導体デバイス（２８０）を形成するステップと、
前記第１及び第２のソース／ドレイン・シリサイド・エリア（２６６、２５６）の各々の上に誘電体層を形成するステップと、
前記第１のタイプの半導体デバイス（２７０）をマスクで遮蔽するステップと、
前記第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を堆積させるステップと、
前記第２のタイプのゲート領域（２５８）の上で第１のＦＵＳＩゲート形成を行うステップと、
前記マスクを除去するステップと、
前記第１及び第２のタイプの半導体デバイス（２７０、２８０）の上に第２の金属層（２５７）を堆積させるステップと、
前記第１のタイプのゲート領域（２６３）の上で第２のＦＵＳＩゲート形成を行うステップと、
を含む方法。 - 前記第１のＦＵＳＩゲート形成は、前記第２のタイプのゲート領域（２５８）の全体に対して行われ、前記第２のＦＵＳＩゲート形成は、前記第１のタイプのゲート領域（２６３）の全体に対して行われる、請求項１６に記載の方法。
- 前記第１のウェル領域（２５３）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（２５４）は、ＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られる、請求項１６に記載の方法。
- 前記第１のウェル領域（２５３）は、ＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域として作られ、前記第２のウェル領域（２５４）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域として作られる、請求項１６に記載の方法。
- 前記第１の金属層（２１８）は、前記第２の金属層（２７５）とは異なる材料で形成される、請求項１６に記載の方法。
- 前記第１のタイプの半導体デバイス（２７０）は、
前記第１のウェル領域（２５３）の上に絶縁体層（２６２）を作るステップと、
前記絶縁体層（２６２）の上に前記第１のタイプのゲート領域（２６３）を作るステップと、
前記第１のタイプのゲート領域（２６３）の両側に絶縁スペーサ（２６１）を形成するステップと、
によって形成される、請求項１６に記載の方法。 - 前記第２のＦＵＳＩゲート形成は、前記第１のタイプのゲート領域（２６３）の全体に対して行われ、前記第１のタイプのゲート領域（２６３）の前記全体は、前記絶縁体層（２６２）に接する前記第１のタイプのゲート領域（２６３）の下面から前記第１のタイプのゲート領域（２６３）の上面まで延びるエリアを含む、請求項２１に記載の方法。
- 前記第２のタイプの半導体デバイス（２８０）は、
前記第２のウェル領域（２５４）の上に絶縁体層（２５７）を作るステップと、
前記絶縁体層（２５７）の上に前記第２のタイプのゲート領域（２５８）を作るステップと、
前記第２のタイプのゲート領域（２５８）の両側に絶縁スペーサ（２５９）を形成するステップと、
によって形成される、請求項１６に記載の方法。 - 前記第１のＦＵＳＩゲート形成は、前記第２のタイプのゲート領域（２５８）の全体に対して行われ、前記第２のタイプのゲート領域（２５８）の前記全体は、前記絶縁体層（２５７）に接する前記第２のタイプのゲート領域（２５８）の下面から前記第２のタイプのゲート領域（２５８）の上面まで延びるエリアを含む、請求項２３に記載の方法。
- 前記第１の金属層（２１８）及び第２の金属層（２７５）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、及びそれらの合金のいずれかで形成される、請求項１６に記載の方法。
- 前記第１の金属層（２１８）及び前記第２の金属層（２７５）の各々の上にキャップ層を形成するステップをさらに含む、請求項１６に記載の方法。
- 前記キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項２６に記載の方法。
- 前記第１及び第２のタイプのゲート領域（２６３、２５８）の各々は、ポリシリコン材料を含み、前記第１及び第２のＦＵＳＩゲート形成の各々は、
前記ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、
未反応の金属及び前記キャップ層を除去するステップと、
前記金属リッチなシリサイドを、前記第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップと、
を含む、請求項２６に記載の方法。 - 半導体基板（２５２）の上にフルシリサイド（ＦＵＳＩ）ゲート（２５８、２６３）を含む集積回路（２５１）を製造する方法であって、
前記半導体基板（２５２）の中の第１のウェル領域（２５３）と、前記第１のウェル領域（２５３）の中の第１のソース／ドレイン・シリサイド・エリア（２６６）と、前記第１のソース／ドレイン・シリサイド・エリア（２６６）から分離された第１のタイプのゲート領域（２６３）とを有する第１のタイプの半導体デバイス（２７０）を形成するステップと、
前記半導体基板（２５２）の中の第２のウェル領域（２５４）と、前記第２のウェル領域（２５４）の中の第２のソース／ドレイン・シリサイド・エリア（２５６）と、前記第２のソース／ドレイン・シリサイド・エリア（２５６）から分離された第２のタイプのゲート領域（２５８）とを有する第２のタイプの半導体デバイス（２８０）を形成するステップと、
前記第２のタイプの半導体デバイス（２８０）の上に第１の金属層（２１８）を選択的に形成するステップと、
前記第２のタイプのゲート領域（２５８）のみの上で第１のＦＵＳＩゲート形成を行うステップと、
前記第１のタイプの半導体デバイス（２７０）及び前記第２のタイプの半導体デバイス（２８０）の上に第２の金属層（２７５）を堆積させるステップと、
前記第１のタイプのゲート領域（２６３）のみの上で第２のＦＵＳＩゲート形成を行うステップと、
を含む方法。 - 前記第１の金属層（２１８）は、前記第２の金属層（２７５）とは異なる材料で形成され、前記第１の金属層（２１８）及び前記第２の金属層（２７５）は、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｒｅ、Ｗ、Ｐｄ、Ｔａ、及びそれらの合金のいずれかで形成される、請求項２９に記載の方法。
- 前記第１のタイプの半導体デバイス（２７０）は、
前記第１のウェル領域（２５３）の上に絶縁体層（２６２）を作るステップと、
前記絶縁体層（２６２）の上に前記第１のタイプのゲート領域（２６３）を作るステップと、
前記第１のタイプのゲート領域（２６３）の両側に絶縁スペーサ（２６１）を形成するステップと、
によって形成され、
前記第２のＦＵＳＩゲート形成は、前記第１のタイプのゲート領域（２６３）の全体に対して行われ、前記第１のタイプのゲート領域（２６３）の前記全体は、前記絶縁体層（２６２）に接する前記第１のタイプのゲート領域（２６３）の下面から前記第１のタイプのゲート領域（２６３）の上面まで延びるエリアを含む、請求項２９に記載の方法。 - 前記第１のウェル領域（２５３）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域及びＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域のいずれかとして作られる、請求項２９に記載の方法。
- 前記第２のタイプの半導体デバイス（２８０）は、
前記第２のウェル領域（２５４）の上に絶縁体層（２５７）を作るステップと、
前記絶縁体層（２５７）の上に前記第２のタイプのゲート領域（２５８）を作るステップと、
前記第２のタイプのゲート領域（２５８）の両側に絶縁スペーサ（２５９）を形成するステップと、
によって形成され、
前記第１のＦＵＳＩゲート形成は、前記第２のタイプのゲート領域（２５８）の全体に対して行われ、前記第２のタイプのゲート領域（２５８）の前記全体は、前記絶縁体層（２５７）に接する前記第２のタイプのゲート領域（２５８）の下面から前記第２のタイプのゲート領域（２５８）の上面まで延びるエリアを含む、請求項２９に記載の方法。 - 第２のウェル領域（２５４）は、ＮＦＥＴ（Ｎ型電界効果トランジスタ）ウェル領域及びＰＦＥＴ（Ｐ型電界効果トランジスタ）ウェル領域のいずれかとして作られる、請求項２９に記載の方法。
- 前記第１の金属層（２１８）及び前記第２の金属層（２７５）の各々の上にキャップ層を形成するステップをさらに含み、前記キャップ層は、ＴｉＮ、Ｔｉ、及びＴａＮのいずれかを含む、請求項２９に記載の方法。
- 前記第１及び第２のタイプのゲート領域（２６３、２５８）の各々は、ポリシリコン材料を含み、前記第１及び第２のＦＵＳＩゲート形成の各々は、
前記ポリシリコン材料を、第１のレベルのシリサイド・シート抵抗を有する金属リッチなシリサイドに変換する、第１のアニール・プロセスを行うステップと、
未反応の金属及び前記キャップ層を除去するステップと、
前記金属リッチなシリサイドを、前記第１のレベルのシリサイド・シート抵抗より低い第２のレベルのシリサイド・シート抵抗を有するシリサイドに変換する、第２のアニール・プロセスを行うステップと、
を含む、請求項３５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/904,885 US7122472B2 (en) | 2004-12-02 | 2004-12-02 | Method for forming self-aligned dual fully silicided gates in CMOS devices |
| PCT/US2005/043473 WO2006060574A2 (en) | 2004-12-02 | 2005-12-01 | Method for forming self-aligned dual fully silicided gates in cmos devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008522443A true JP2008522443A (ja) | 2008-06-26 |
| JP2008522443A5 JP2008522443A5 (ja) | 2008-10-09 |
Family
ID=36565726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007544509A Pending JP2008522443A (ja) | 2004-12-02 | 2005-12-01 | Ｃｍｏｓデバイスにおいて自己整合デュアル・フルシリサイド・ゲートを形成するための方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7122472B2 (ja) |
| EP (1) | EP1831925A4 (ja) |
| JP (1) | JP2008522443A (ja) |
| KR (1) | KR20070085699A (ja) |
| CN (1) | CN101069282B (ja) |
| TW (1) | TW200623276A (ja) |
| WO (1) | WO2006060574A2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4791722B2 (ja) * | 2004-09-21 | 2011-10-12 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100719340B1 (ko) * | 2005-01-14 | 2007-05-17 | 삼성전자주식회사 | 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법 |
| FR2881575B1 (fr) * | 2005-01-28 | 2007-06-01 | St Microelectronics Crolles 2 | Transistor mos a grille totalement siliciuree |
| US7148097B2 (en) * | 2005-03-07 | 2006-12-12 | Texas Instruments Incorporated | Integrated circuit containing polysilicon gate transistors and fully silicidized metal gate transistors |
| JP2006294800A (ja) * | 2005-04-08 | 2006-10-26 | Toshiba Corp | 半導体装置の製造方法 |
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| JP4287421B2 (ja) * | 2005-10-13 | 2009-07-01 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US20070123042A1 (en) * | 2005-11-28 | 2007-05-31 | International Business Machines Corporation | Methods to form heterogeneous silicides/germanides in cmos technology |
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| US20080146012A1 (en) * | 2006-12-15 | 2008-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Novel method to adjust work function by plasma assisted metal incorporated dielectric |
| KR100836763B1 (ko) | 2006-12-28 | 2008-06-10 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
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| US7396767B2 (en) * | 2004-07-16 | 2008-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure including silicide regions and method of making same |
-
2004
- 2004-12-02 US US10/904,885 patent/US7122472B2/en not_active Expired - Fee Related
-
2005
- 2005-11-25 TW TW094141589A patent/TW200623276A/zh unknown
- 2005-12-01 KR KR1020077012543A patent/KR20070085699A/ko not_active Application Discontinuation
- 2005-12-01 JP JP2007544509A patent/JP2008522443A/ja active Pending
- 2005-12-01 EP EP05852637A patent/EP1831925A4/en not_active Withdrawn
- 2005-12-01 WO PCT/US2005/043473 patent/WO2006060574A2/en active Application Filing
- 2005-12-01 CN CN2005800414218A patent/CN101069282B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003075330A1 (en) * | 2002-02-28 | 2003-09-12 | Advanced Micro Devices, Inc. | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
| JP2004158593A (ja) * | 2002-11-06 | 2004-06-03 | Toshiba Corp | 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法 |
| JP2004221226A (ja) * | 2003-01-14 | 2004-08-05 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7122472B2 (en) | 2006-10-17 |
| EP1831925A2 (en) | 2007-09-12 |
| TW200623276A (en) | 2006-07-01 |
| CN101069282B (zh) | 2012-05-30 |
| EP1831925A4 (en) | 2009-06-24 |
| WO2006060574A3 (en) | 2006-07-20 |
| CN101069282A (zh) | 2007-11-07 |
| KR20070085699A (ko) | 2007-08-27 |
| WO2006060574A2 (en) | 2006-06-08 |
| US20060121663A1 (en) | 2006-06-08 |
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| Date | Code | Title | Description |
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| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
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