KR100836763B1 - 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 희생 절연막 패턴으로 이루어진 예비 게이트 패턴을 형성하는 것, 예비 게이트 패턴의 양 측벽에 스페이서를 형성하는 것, 희생 절연막 패턴을 제거하여, 도전막 패턴을 노출하는 개구부를 형성하는 것, 도전막 패턴을 금속 실리사이드막으로 형성하는 것, 및 개구부의 내부 프로파일에 따른 금속 배리어막 패턴 및 금속 배리어막 패턴을 포함하는 개구부를 채우는 금속 도전막 패턴을 형성하는 것을 포함한다. 금속 실리사이드막 및 금속 도전막 패턴은 게이트 전극을 구성하는 것을 특징으로 한다.
FUSI, 실리사이드, 일 함수, 무전해, 저저항
Description
도 1 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 기판 112 : 게이트 산화막
112a : 게이트 산화막 패턴 114 : 도전막
114a : 도전막 패턴 116 : 희생 절연막
116a : 희생 절연막 패턴 118 : 스페이서
120 : 층간 절연막 120a : 층간 절연막 패턴
121 : 개구부 122a, 122b : 금속막
124a, 124b : 금속 실리사이드막 126 : 금속 배리어막
126a : 금속 배리어막 패턴 128 : 금속 도전막
128a : 금속 도전막 패턴
본 발명은 반도체 소자에 관한 것으로서, 더 구체적으로 FUSI 구조의 게이트 전극을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 소자(semiconductor device)의 게이트 전극(gate electrode)으로 폴리실리콘(polysilicon)이 사용되고 있다. 반도체 소자의 게이트 전극으로 폴리실리콘을 사용하는 이유는 폴리실리콘에 도펀트(dopant)를 주입하여 일 함수(work function)를 제어할 수 있기 때문이다. 이에 따라, 트랜지스터(transistor)의 문턱 전압을 낮게 제어할 수 있다. 특히, N-모스(N-channel Metal-Oxide Semiconductor) 트랜지스터와 P-모스(P-channel MOS) 트랜지스터를 동시에 사용해야 하는 씨모스(Complementary MOS : CMOS) 소자의 경우, 두 트랜지스터 사이의 특성을 쉽게 맞출 수 있기 때문이다.
그러나 반도체 소자의 스케일-다운(scale down)이 진행됨에 따라, 50nm급 이하의 반도체 소자에서는 폴리실리콘을 사용하는 기존의 게이트 전극에서 발생하는 공핍(depletion) 및 붕소 관통(boron penetration)의 문제들이 나타난다. 이에 따라, 이러한 문제들을 해결할 수 있는 금속 게이트 전극의 필요성이 점차 증대되고 있다.
그런데 폴리실리콘과는 달리 금속 물질이 갖는 고유한 일 함수를 제어하는 것은 어렵다. 이에 따라, 씨모스 소자의 게이트 전극으로 하나의 금속 물질을 적용하게 되면, N-모스 트랜지스터와 P-모스 트랜지스터 사이의 특성을 맞추기 어려워진다. 결과적으로, N-모스 트랜지스터와 P-모스 트랜지스터 각각에 적합한 두 개의 금속 물질을 적용해야 하기 때문에, 씨모스 소자를 형성하기 위한 공정이 복잡해지 는 것과 비용이 증가하는 것 등의 문제점들이 있다.
이러한 문제점들을 해결하기 위하여, 최근에는 고융점 금속 실리사이드(metal silicide having high melting point)를 게이트 전체에 형성시킨 FUSI(FUlly SIlicide) 게이트 전극을 형성하는 방법이 제시되고 있다. 이러한 FUSI 게이트 전극은 폴리실리콘에 주입된 도펀트가 금속 실리사이드를 형성하기 위한 열 처리 과정에서 게이트 산화물 계면에 편석(segregation)되는 스노우플로우 효과(snowplow effect)로 인해 N-모스 트랜지스터 및/또는 P-모스 트랜지스터가 이중 일 함수(dual work function)를 가질 수 있게 된다. 그 결과, N-모스 트랜지스터와 P-모스 트랜지스터를 동시에 사용해야 하는 씨모스 소자의 경우 두 트랜지스터 사이의 특성을 쉽게 맞출 수 있을 뿐만 아니라 게이트 전극에서 발생하는 공핍이 줄어드는 장점이 있다. 또한 폴리실리콘의 표면에만 형성되던 실리사이드를 전체적으로 형성시킬 수 있어 일반 금속 게이트 전극보다 성능이 뛰어나는 장점이 있다.
TiSi2와 CoSi2 등과 같은 실리사이드 물질에서 발생하는 문제점을 극복할 수 있는 특성을 지닌 새로운 실리사이드 물질로 NiSi가 새롭게 제안되어 차세대 고성능 반도체 소자의 제작에 응용 및 적용되고 있다. NiSi는 저항이 낮고, 낮은 온도에서 실리사이드화(silicidation)가 가능하고, 그리고 일정한 두께의 실리사이드를 형성하는데 소비하는 실리콘(Si)의 양이 적다. 특히, NiSi는 CoSi2보다 소비하는 실리콘의 양이 훨씬 적다는 매우 큰 장점이 있다. 이에 따라, NiSi는 얇은 접합(junction)을 갖는 차세대 반도체 소자에 적용하는데 매우 적합한 실리사이드 물 질이라고 말할 수 있다.
이에 따라, 금속 게이트 전극의 일환으로 진행되고 있는 FUSI 게이트 전극으로 NixSiy가 주로 연구되고 있다. NixSiy는 니켈(Ni)의 증착 두께 및 열 처리 조건에 따라, Ni3Si, NiSi 및 NiSi2와 같은 다양한 상태들을 가질 수 있다. 이러한 다양한 상태들은 각각의 상태에 따라 일 함수가 변화되는 특성이 있기 때문에, 상태 조절 NixSiy FUSI 게이트 전극을 형성하기 위한 공정 개발이 시도되고 있다.
NiSi는 비저항이 15~20μΩ·cm으로 저저항을 갖는 FUSI 게이트 전극에 적합할 수 있다. 반면에, NiSi는 일 함수가 4.6eV로 반도체 기판으로 사용되는 실리콘의 미드갭(midgap)에 해당하기 때문에, N-모스 트랜지스터와 P-모스 트랜지스터를 동시에 사용해야 하는 씨모스 소자에는 적용하기 어려운 문제점이 있다.
Ni3Si는 일 함수가 4.8eV로 P-모스 트랜지스터에 적용이 가능할 수 있다. NiSi2는 일 함수가 4.4eV로 N-모스 트랜지스터에 적용이 가능할 수 있다. 그러나 Ni3Si 또는 NiSi2는 비저항이 30~100μΩ·cm으로 비저항이 상당히 크다. 이에 따라, 저저항을 갖는 FUSI 게이트 전극을 구현하기 어려운 문제점이 있다. 결과적으로, 반도체 소자의 동작 속도가 저하되고, 반도체 소자의 집적도가 감소하는 문제점들이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 동작 속도를 향상시 킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 소자의 집적도를 증가시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는 데 있다.
상기한 기술적 과제들을 달성하기 위하여, 본 발명은 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 희생 절연막 패턴으로 이루어진 예비 게이트 패턴을 형성하는 것, 예비 게이트 패턴의 양 측벽에 스페이서를 형성하는 것, 희생 절연막 패턴을 제거하여, 도전막 패턴을 노출하는 개구부를 형성하는 것, 도전막 패턴을 금속 실리사이드막으로 변환하는 것, 및 개구부의 내부 프로파일에 따른 금속 배리어막 패턴 및 금속 배리어막 패턴을 포함하는 개구부를 채우는 금속 도전막 패턴을 형성하는 것을 포함할 수 있다. 금속 실리사이드막 및 금속 도전막 패턴은 게이트 전극을 구성하는 것을 특징으로 할 수 있다.
금속 실리사이드막은 Ni3Si 및 NiSi2 중에서 선택된 적어도 하나를 포함할 수 있으며, 금속 실리사이드막은 100~500Å의 두께를 갖게 형성될 수 있다.
도전막을 금속 실리사이드막으로 변환하는 것은 도전막 패턴 상에 금속막을 형성하는 것, 및 열 처리 공정으로 도전막 패턴 및 금속막을 금속 실리사이드막으로 형성하는 것을 포함할 수 있다.
금속막을 형성하는 것은 무전해 선택적 증착 방식을 포함할 수 있다.
금속막은 니켈을 포함할 수 있으며, 금속막은 10~300Å의 두께를 갖게 형성될 수 있다.
열 처리 공정은 300~1,000℃의 공정 온도에서 수행될 수 있다.
열 처리 공정은 400~600℃의 공정 온도에서 수행될 수 있다.
열 처리 공정은 아르곤, 질소, 헬륨 및 수소 기체를 포함하는 분위기에서 수행될 수 있다.
예비 게이트 패턴을 형성하는 것은 반도체 기판 상에 게이트 산화막, 도전막 및 희생 절연막을 형성하는 것, 및 희생 절연막, 도전막 및 게이트 산화막을 패터닝하는 것을 포함할 수 있다.
도전막은 폴리실리콘막을 포함할 수 있으며, 도전막은 90~300Å의 두께를 갖게 형성될 수 있다.
스페이서는 희생 절연막 패턴에 대해 식각 선택비를 가질 수 있다.
희생 절연막 패턴을 노출하는 층간 절연막 패턴을 형성하는 것을 더 포함할 수 있다.
희생 절연막 패턴을 제거하는 것은 습식 식각 방식을 포함할 수 있다.
금속 배리어막 패턴 및 금속 도전막 패턴을 형성하는 것은 개구부를 포함하는 층간 절연막 패턴의 프로파일에 따라 금속 배리어막을 형성하는 것, 금속 배리어막을 포함하는 반도체 기판을 덮는 금속 도전막을 형성하는 것, 및 층간 절연막 패턴이 노출이 노출되도록, 금속 도전막 및 금속 배리어막을 평탄화하는 것을 포함할 수 있다.
금속 도전막을 형성하는 것은 화학적 기상 증착 방식 또는 무전해 도금 방식을 포함할 수 있다.
금속 도전막은 니켈 및 코발트 중에서 선택된 하나를 포함할 수 있다.
또한, 상기한 기술적 과제들을 달성하기 위하여, 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 제 1 영역 및 제 2 영역을 갖는 반도체 기판, 반도체 기판의 제 1 영역 및 제 2 영역 각각에 제공된 제 1 게이트 전극 및 제 2 게이트 전극, 반도체 기판과 제 1 게이트 전극 및 제 2 게이트 전극 사이에 개재된 게이트 산화막, 및 제 1 게이트 전극 및 제 2 게이트 전극의 양 측벽에 제공된 스페이서를 포함할 수 있다. 제 1 게이트 전극 및 제 2 게이트 전극은 각각의 금속 실리사이드막 및 금속 도전막을 포함하되, 제 1 게이트 전극 및 제 2 게이트 전극은 서로 다른 두께의 금속 실리사이드막을 갖는 것을 특징으로 할 수 있다.
제 1 영역 및 제 2 영역은 각각 N-모스 영역 및 P-모스 영역일 수 있다.
금속 실리사이드막은 Ni3Si 및 NiSi2 중에서 선택된 적어도 하나를 포함할 수 있다.
N-모스 영역의 금속 실리사이드막은 상대적으로 NiSi2를 많이 포함할 수 있으면, P-모스 영역의 금속 실리사이드막은 상대적으로 Ni3Si를 많이 포함할 수 있다.
금속 실리사이드막 및 금속 도전막 사이에 제공되는 금속 배리어막을 더 포함할 수 있다.
금속 배리어막은 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막 및 몰리브덴 질화막 중에서 선택된 하나를 포함할 수 있다.
금속 도전막은 니켈 및 코발트 중에서 선택된 하나를 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 1 및 도 2를 참조하면, P-모스 영역(A) 및 N-모스 영역(B)을 갖는 반도체 기판(110) 상에 게이트 산화막(112), 도전막(114) 및 희생 절연막(116)을 순차적으로 형성한다. 게이트 산화막(112)은 열 산화 방식으로 형성된 열 산화막일 수 있다. 도전막(114)은 폴리실리콘막일 수 있다. 바람직하게는, 도전막(114)은 도핑(doping)된 폴리실리콘막일 수 있으며, 90~300Å 정도의 두께로 형성될 수 있다. 희생 절연막(116)은 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 및 실리콘 산화 질화막(SiON) 중에서 선택된 하나의 막일 수 있다. 바람직하게는, 희생 절연막(116)은 실리콘 산화막일 수 있다.
반도체 기판(110) 상의 희생 절연막(116), 도전막(114) 및 게이트 산화막(112)을 순차적으로 패터닝(patterning)하여 반도체 기판(110) 상의 소정 영역에 게이트 산화막 패턴(112a), 도전막 패턴(114a) 및 희생 절연막 패턴(116a)을 형성한다. 게이트 산화막 패턴(112a), 도전막 패턴(114) 및 희생 절연막 패턴(116a)은 예비 게이트 패턴을 구성할 수 있다. 이에 따라, 반도체 기판(110) 상의 소정 영역에 예비 게이트 패턴이 제공될 수 있다.
예비 게이트 패턴을 이온 주입 마스크로 하는 제 1 불순물 이온 주입 공정으로 예비 게이트 패턴 양측의 반도체 기판(110) 내에 저농도 불순물 영역들을 형성할 수 있다.
도 3을 참조하면, 반도체 기판(110) 상에 형성된 예비 게이트 패턴의 양 측벽에 스페이서(spacer, 118)를 형성한다. 스페이서(118)를 형성하는 것은 예비 게이트 패턴을 포함하는 반도체 기판(110)을 덮는 스페이서막(spacer layer, 미도시)을 형성한 후, 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 스페이서막은 희생 절연막 패턴(116a)에 대해 식각 선택비를 가질 수 있다. 스페이서막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화 질화막 중에서 선택된 적어도 하나의 막일 수 있다. 바람직하게는, 희생 절연막 패턴(116a)으로 실리콘 산화막이 사용되었기 때문에, 스페이서막은 실리콘 질화막의 단일막 또는 실리콘 질화막과 실리콘 산화막의 이중막 중에서 선택된 하나의 막일 수 있다.
스페이서(110)를 이온 주입 마스크로 하는 제 2 불순물 이온 주입 공정으로 스페이서(110) 양측의 반도체 기판(110) 내에 고농도 불순물 영역들을 형성할 수 있다. 저농도 불순물 영역들과 고농도 불순물 영역들은 트랜지스터의 소오스/드레인 영역들을 구성할 수 있다.
도 4 및 도 5를 참조하면, 예비 게이트 패턴의 희생 절연막 패턴(116a)을 노출하는 층간 절연막 패턴(120a)을 형성한다. 층간 절연막 패턴(120a)을 형성하는 것은 스페이서(118)를 포함하는 반도체 기판(110)을 덮는 층간 절연막(120)을 형성한 후, 희생 절연막 패턴(116a)이 노출되도록 층간 절연막(120)을 평탄화하는 것을 포함할 수 있다.
층간 절연막(120)은 희생 절연막 패턴(116a)에 대해 식각 선택비를 가질 수 있다. 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화 질화막 중에서 선택된 하나의 막일 수 있다. 바람직하게는, 희생 절연막 패턴(116a)으로 실리콘 산화막이 사용되었기 때문에, 층간 절연막(120)은 실리콘 질화막일 수 있다. 층간 절연막(120)을 평탄화하는 것은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 방식을 포함할 수 있다.
도 6을 참조하면, 층간 절연막 패턴(120a)에 의해 노출된 희생 절연막 패턴(116a)을 선택적으로 제거한다. 이에 따라, 도전막 패턴(114a)을 노출하는 개구부(121)가 형성될 수 있다. 개구부(121)는 스페이서(118)에 의해 둘러싸인 형태일 수 있다. 희생 절연막 패턴(116a)을 제거하는 것은 습식 식각 방식을 포함할 수 있다. 바람직하게는, 희생 절연막 패턴(116a)으로 실리콘 산화막이 사용되었기 때문에, 희생 절연막 패턴(116a)을 제거하는 것은 식각 용액으로 불산(HF) 또는 불산과 불화 암모늄(NH4F)의 혼합 용액을 사용하는 습식 식각 방식일 수 있다.
도 7 및 도 8을 참조하면, 도전막 패턴(114a)을 금속 실리사이드막(metal silicide layer, 124a 및 124b)으로 변환한다. 도전막 패턴(114a)을 금속 실리사이드막(124a 및 124b)으로 변환하는 것은 도전막 패턴(114a) 상에 금속막(122a 및 122b)을 형성한 후, 열 처리(annealing) 공정으로 도전막 패턴(114a)과 금속막(122a 및 122b)을 반응시켜 금속 실리사이드막(124a 및 124b)으로 변환하는 것을 포함할 수 있다.
금속막(122a 및 122b)을 형성하는 것은 무전해 선택적 증착(electroless selective depositing) 방식을 포함할 수 있다. 이에 따라, 금속막(122a 및 122b)은 개구부(121)에 의해 노출된 도전막 패턴(114a) 상에 선택적으로 형성될 수 있다. 금속막(122a 및 122b)은 니켈(Ni)을 포함할 수 있으며, 10~300Å 정도의 두께로 형성될 수 있다. N-모스 영역(B)의 금속막(122b)은 P-모스 영역(A)의 금속막(122a)보다 얇은 두께를 가지게 형성할 수 있다. N-모스 영역(B)의 금속막(122b)을 P-모스 영역(A)의 금속막(122a)보다 얇은 두께를 가지게 형성하는 것은 P-모스 영역(A)을 마스크로 덮은 후, N-모스 영역(B)의 금속막(122b)을 식각하는 것을 포함할 수 있다.
열 처리 공정은 급속 열 실리사이드(Rapid Thermal Silicidation : RTS) 공정일 수 있다. 열 처리 공정은 300~1,000℃ 범위의 공정 온도에서 수행될 수 있다. 바람직하게는, 열 처리 공정은 400~600℃ 범위의 공정 온도에서 수행될 수 있다. 열 처리 공정은 아르곤(Ar), 질소(N2), 헬륨(He) 및 수소(H2) 기체를 포함하는 분위기에서 수행되거나, 또는 기체를 포함하지 않는 분위기에서 수행될 수 있다. 열 처리 공정은 1×10-8~760torr 범위의 공정 압력에서 수행될 수 있다. 바람직하게는, 열 처리 공정은 1×10-8~10torr 범위의 공정 압력에서 수행될 수 있다.
금속 실리사이드막(124a 및 124b)은 Ni3Si 및 NiSi2 중에서 선택된 적어도 하나를 포함할 수 있으며, 100~500Å 정도의 두께로 형성될 수 있다. 금속 실리사이드막(124a 및 124b)은 도전막 패턴(114a)과 금속막(122a 및 122b)이 열 처리 공정에 의한 반응으로 형성되기 때문에, 도전막 패턴(114a)의 두께(90~300Å)와 금속막(122a 및 122b)의 두께(10~300Å)의 합과 유사한 값을 가질 수 있다. 또한, 금속막(122a 및 122b)의 두께 및 열 처리 공정의 조건을 조절함으로써, 금속 실리사이드막(124a 및 124b)은 FUSI 구조를 가질 수 있다.
금속 실리사이드막(124a 및 124b)은 도전막 패턴(114a)과 금속막(122a 및 122b)의 반응에 의해 형성되기 때문에, 금속막(122a 및 122b)의 증착 두께에 따라 금속 실리사이드막(124a 및 124b)은 다양한 상태를 가질 수 있다. 금속막(122a 및 122b)의 증착 두께가 두꺼우면, 금속 실리사이드막(124a 및 124b)은 주로 Ni3Si를 포함할 수 있다. 금속막(122a 및 122b)의 증착 두께가 얇으면, 금속 실리사이드막(124a 및 124b)은 주로 NiSi2를 포함할 수 있다. 이에 따라, 금속 실리사이드막(124a 및 124b)을 형성하기 위한 금속막(122a 및 122b)의 증착 두께를 조절함으로써, N-모스 트랜지스터 또는 P-모스 트랜지스터의 게이트 전극을 형성할 수 있다. N-모스 영역(B)의 금속막(122b)은 P-모스 영역(A)의 금속막(122a)보다 얇은 두께 를 가지게 형성하면, P-모스 영역(A)의 금속 실리사이드막(124a) 및 N-모스 영역(B)의 금속 실리사이드막(124b)은 각각 주로 Ni3Si 및 NiSi2를 포함할 수 있다. 이에 따라, P-모스 영역(A)의 금속 실리사이드막(124a) 및 N-모스 영역(B)의 금속 실리사이드막(124b)은 각각 P-모스 트랜지스터 또는 N-모스 트랜지스터의 게이트 전극으로 사용될 수 있다.
단일 영역을 갖는 반도체 기판(110)의 경우에는, 열 처리 공정에서 공정 온도가 약 400℃ 근처이면, 금속 실리사이드막(124a 및 124b)은 주로 Ni3Si를 포함할 수 있다. 열 처리 공정에서 공정 온도가 약 600℃ 근처이면, 금속 실리사이드막(124a 및 124b)은 주로 NiSi2를 포함할 수 있다. 이에 따라, 금속 실리사이드막(124a 및 124b)을 형성하기 위한 열 처리 공정의 공정 온도를 조절함으로써, N-모스 트랜지스터 또는 P-모스 트랜지스터의 게이트 전극을 형성할 수 있다.
금속 실리사이드막(124a 및 124b)이 게이트 전극으로 동작할 수 있는 최소 두께의 NixSiy로 형성됨으로써, FUSI 구조의 게이트 전극을 형성하기 위한 공정의 안정화가 확보될 수 있는 동시에, 공정의 조건이 폭 넓어질 수 있다. 또한, 무전해 선택적 증착 방식을 이용하여 미반응 금속막(122a 및 122b)이 남지 않도록 금속막(122a 및 122b)의 증착 두께와 열 처리 공정을 조절함으로써, 미반응 금속막(122a 및 122b)을 제거하기 위한 PAN 스트립(인산(Phosphoric acid), 초산(Acetic acid) 및 질산(Nitric acid)의 혼합액을 세정액으로 사용하는 세정) 공정을 생략할 수 있다. 이에 따라, 반도체 소자를 형성하기 위한 공정이 단순화될 수 있다.
도 9 및 도 10을 참조하면, 도전막 패턴(114a)을 금속 실리사이드막(124a 및124b)으로 변환한 후, 개구부(121)의 내부 프로파일에 따른 금속 배리어막 패턴(126a) 및 금속 배리어막 패턴(126a)을 포함하는 개구부(121)를 채우는 금속 도전막 패턴(128a)을 형성한다.
금속 배리어막 패턴(126a) 및 금속 도전막 패턴(128a)을 형성하는 것은 개구부(121)를 포함하는 층간 절연막 패턴(120a)의 프로파일에 따라 금속 배리어막(126)을 형성하는 것, 금속 배리어막(126)을 포함하는 반도체 기판(110)을 덮는 금속 도전막(128)을 형성하는 것, 및 층간 절연막 패턴(120a)이 노출되도록 금속 도전막(128) 및 금속 배리어막(126)을 평탄화하는 것을 포함할 수 있다.
금속 배리어막(126)을 형성하는 것은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 방식을 포함할 수 있다. 금속 배리어막(126)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 및 몰리브덴 질화막(MoN) 중에서 선택된 하나를 포함할 수 있다. 금속 도전막(128)을 형성하는 것은 화학적 기상 증 착 방식 또는 무전해 도금 방식을 포함할 수 있다. 금속 도전막(128)은 니켈 및 코발트(Co) 중에서 선택된 하나를 포함할 수 있다.
금속 도전막(128)에 포함되는 니켈 및 코발트는 비저항이 각각 14~16μΩ·cm 및 15~18μΩ·cm 범위일 수 있다. 또한, 금속 도전막(128)은 도포성(step coverage)이 양호한 화학적 기상 증착 방식 또는 무전해 도금 방식으로 증착될 수 있다. 이에 따라, 금속 도전막(128)은 저저항을 가질 수 있다.
금속 도전막(128) 및 금속 배리어막(126)을 평탄화하는 것은 화학적 기계적 연마 방식을 포함할 수 있다. 결과적으로, FUSI 구조의 금속 실리사이드막(124a 및124b), 금속 배리어막 패턴(126a) 및 저저항의 금속 도전막 패턴(128a)으로 이루어진 게이트 전극이 제공될 수 있다. 이에 따라, 표면 저항이 낮은 게이트 전극을 갖는 반도체 소자가 제공될 수 있다.
상기한 본 발명의 실시예에 따른 반도체 소자는 FUSI 구조의 금속 실리사이드막 및 표면 저항이 낮은 금속 도전막 패턴으로 이루어진 게이트 전극을 갖기 때문에, 종래와는 달리, 표면 저항이 낮은 게이트 전극이 제공될 수 있다. 이에 따라, 반도체 소자의 동작 속도를 향상시킬 수 있는 반도체 소자 및 그 형성 방법이 제공될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 FUSI 구조의 금속 실리사이드막 및 표면 저항이 낮은 금속 도전막 패턴으로 이루어진 게이트 전극을 갖기 때문에, 종래와는 달리, 표면 저항이 낮은 게이트 전극이 제공될 수 있다. 이에 따라, 반도체 소자의 집적도를 증가시킬 수 있는 반도체 소자 및 그 형성 방법이 제공될 수 있다.
상술한 바와 같이, 본 발명에 따르면 표면 저항이 낮은 게이트 전극이 제공될 수 있다. 이에 따라, 동작 속도가 향상될 수 있는 반도체 소자가 제공될 수 있다.
또한, 본 발명에 따르면 표면 저항이 낮은 게이트 전극이 제공될 수 있다. 이에 따라, 집적도가 증가할 수 있는 반도체 소자가 제공될 수 있다.
Claims (27)
- 반도체 기판 상에 게이트 산화막 패턴, 도전막 패턴 및 희생 절연막 패턴으로 이루어진 예비 게이트 패턴을 형성하는 것;상기 예비 게이트 패턴의 양 측벽에 스페이서를 형성하는 것;상기 희생 절연막 패턴을 제거하여, 상기 도전막 패턴을 노출하는 개구부를 형성하는 것;상기 도전막 패턴을 금속 실리사이드막으로 변환하는 것; 및상기 개구부의 내부 프로파일에 따른 금속 배리어막 패턴 및 상기 금속 배리어막 패턴을 포함하는 상기 개구부를 채우는 금속 도전막 패턴을 형성하는 것을 포함하되, 상기 금속 실리사이드막 및 상기 금속 도전막 패턴은 게이트 전극을 구성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 금속 실리사이드막은 Ni3Si 및 NiSi2 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2항에 있어서,상기 금속 실리사이드막은 100~500Å의 두께를 갖게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 도전막 패턴을 금속 실리사이드막으로 변환하는 것은:상기 도전막 패턴 상에 금속막을 형성하는 것; 및열 처리 공정으로 상기 도전막 패턴 및 상기 금속막을 금속 실리사이드막으로 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4항에 있어서,상기 금속막을 형성하는 것은 무전해 선택적 증착 방식을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 5항에 있어서,상기 금속막은 니켈을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6항에 있어서,상기 금속막은 10~300Å의 두께를 갖게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4항에 있어서,상기 열 처리 공정은 300~1,000℃의 공정 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 8항에 있어서,상기 열 처리 공정은 400~600℃의 공정 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4항에 있어서,상기 열 처리 공정은 아르곤, 질소, 헬륨 및 수소 기체를 포함하는 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 예비 게이트 패턴을 형성하는 것은:상기 반도체 기판 상에 게이트 산화막, 도전막 및 희생 절연막을 형성하는 것; 및상기 희생 절연막, 상기 도전막 및 상기 게이트 산화막을 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 11항에 있어서,상기 도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 12항에 있어서,상기 도전막은 90~300Å의 두께를 갖게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 스페이서는 상기 희생 절연막 패턴에 대해 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 희생 절연막 패턴을 노출하는 층간 절연막 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서,상기 희생 절연막 패턴을 제거하는 것은 습식 식각 방식을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 15항에 있어서,상기 금속 배리어막 패턴 및 상기 금속 도전막 패턴을 형성하는 것은:상기 개구부 및 상기 층간 절연막 패턴의 프로파일에 따라 금속 배리어막을 형성하는 것;상기 금속 배리어막을 포함하는 상기 반도체 기판을 덮는 금속 도전막을 형성하는 것; 및상기 층간 절연막 패턴이 노출되도록, 상기 금속 도전막 및 상기 금속 배리어막을 평탄화하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 17항에 있어서,상기 금속 도전막을 형성하는 것은 화학적 기상 증착 방식 또는 무전해 도금 방식을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 18항에 있어서,상기 금속 도전막은 니켈 및 코발트 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 영역 및 제 2 영역을 갖는 반도체 기판;상기 반도체 기판의 상기 제 1 영역 및 상기 제 2 영역 각각에 제공된 제 1 게이트 전극 및 제 2 게이트 전극;상기 반도체 기판과 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 사이 에 개재된 게이트 산화막; 및상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 양 측벽에 제공된 스페이서를 포함하되, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 각각의 금속 실리사이드막 및 금속 도전막을 포함하되, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 다른 두께의 금속 실리사이드막을 갖는 것을 특징으로 하는 반도체 소자.
- 제 20항에 있어서,상기 제 1 영역 및 상기 제 2 영역은 각각 N-모스 영역 및 P-모스 영역인 것을 특징으로 하는 반도체 소자.
- 제 20항에 있어서,상기 금속 실리사이드막은 Ni3Si 및 NiSi2 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 22항에 있어서,상기 N-모스 영역의 상기 금속 실리사이드막은 상대적으로 NiSi2를 많이 포함하는 것을 특징으로 하는 반도체 소자.
- 제 22항에 있어서,상기 P-모스 영역의 상기 금속 실리사이드막은 상대적으로 Ni3Si를 많이 포함하는 것을 특징으로 하는 반도체 소자.
- 제 20항에 있어서,상기 금속 실리사이드막 및 상기 금속 도전막 사이에 제공되는 금속 배리어막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 25항에 있어서,상기 금속 배리어막은 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막 및 몰리브덴 질화막 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 20항에 있어서,상기 금속 도전막은 니켈 및 코발트 중에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 소자.
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