KR20060127270A - 실리사이드화된 게이트 전극을 갖는 반도체 장치를제조하는 방법 및 이 반도체 장치를 포함하는 집적 회로를제조하는 방법 - Google Patents

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샤오펭 유
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텍사스 인스트루먼츠 인코포레이티드
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Abstract

본 발명은 반도체 장치를 제조하는 방법 및 반도체 장치를 포함하는 집적 회로를 제조하는 방법을 제공한다. 반도체 장치(100)를 제조하는 방법은 다른 가능한 단계들 중에서, 기판(110) 위에 폴리실리콘 게이트 전극을 형성하는 단계 및 폴리실리콘 게이트 전극에 가까운 기판(110) 내에 소스/드레인 영역(170)을 형성하는 단계를 포함한다. 이 방법은 금속 실리사이드를 포함하는 차단층(180)을 소스/드레인 영역(170) 위에 형성하는 단계 및 실리사이드화된 게이트 전극(150)을 형성하기 위해 폴리실리콘 게이트 전극을 실리사이드화하는 단계를 더 포함한다.
폴리실리콘 게이트 전극, 차단층, 실리사이드화된 게이트 전극, 보호층, 소스/드레인 영역

Description

실리사이드화된 게이트 전극을 갖는 반도체 장치를 제조하는 방법 및 이 반도체 장치를 포함하는 집적 회로를 제조하는 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE HAVING A SILICIDED GATE ELECTRODE AND A METHOD FOR MANUFACTURING AN INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 일반적으로 반도체 장치를 제조하는 방법에 관한 것으로, 더욱 구체적으로 실리사이드화된(silicided) 게이트 전극을 갖는 반도체 장치를 제조하는 방법 및 이 반도체 장치를 포함하는 집적 회로를 제조하는 방법에 관한 것이다.
금속 게이트 전극은 오늘날 계속 축소되고 변화되는 트랜지스터 장치 내의 폴리실리콘 게이트 전극을 대체하기 위해 현재 연구되고 있다. 본 업계가 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하려고 연구하고 있는 중요한 이유 중의 하나는 장래의 CMPS 장치를 위해 폴리-공핍(poly-depletion) 효과 및 붕소 침투의 문제점을 해결하기 위한 것이다. 종래, 상위 실리사이드(overlying silicide)를 갖는 폴리실리콘 게이트 전극은 CMOS 장치 내의 게이트 전극용으로 사용되었다. 그러나, 장치 모양의 크기가 축소됨에 따라, 폴리 공핍은 폴리실리콘 게이트 전극을 사용할 때 심각한 문제가 된다.
따라서, 금속 게이트가 제안되었다. 그러나, CMOS 장치 내의 임계 전압(Vt)을 최적화하기 위해, 금속 게이트는 2중의 조정가능한 일 함수를 필요로 한다. 예를 들어, 금속 게이트는 현재의 폴리실리콘 게이트 기술과 유사한 NMOS 및 PMOS 장치를 위한 2중의 조정가능한 일 함수를 필요로 하여, 금속 게이트의 일 함수의 범위를 NMOS를 위한 4.1 - 4.4 eV에서부터 PMOS를 위한 4.8 - 5.1 eV까지 정할 필요가 있다(B. Cheng, B. Maiti, S. Samayedam, J. Grant, B. Taylor, P. Tobin, J. Mogab에 의한 IEEE Intl. SOI Conf. Proc, pp. 91-92(2001) 참조).
최근, 실리사이드화된 금속 게이트는 현존하는 자기-정렬 실리사이드(SALICIDE) 기술의 확장에 기초하여 연구되어 왔다. 이 방법에서, 폴리실리콘은 게이트 유전체 위에 증착된다. 금속은 폴리실리콘 위에 증착되고, 폴리실리콘을 완전히 소모하도록 반응되어, 증착된 금속 게이트가 아니라 완전히 실리사이드화된 금속 게이트가 형성된다. 실리사이드화된 금속 게이트는 금속 게이트에 종래의 공정에 대한 최소한의 불안요인을 제공하고, 오염 문제를 방지한다. 게다가, 폴리 도핑은 실리사이드화된 금속 게이트의 일 함수에 영향을 미치는 것으로 밝혀졌다.
실리사이드화된 금속 게이트는 그들의 문제점이 없지 않다. 실리사이드화된 금속 게이트와 관련된 더욱 중요한 문제점 중의 하나는 실리사이드화된 금속 게이트와 실리사이드화된 소스/드레인 영역의 동시 형성의 원인이 된다는 것이다. 동시에 형성될 때, 실리사이드화된 소스/드레인 영역의 깊이는 폴리실리콘 게이트 전극의 두께에 정비례한다. 폴리실리콘 게이트 전극이 현재 약 60 nm에서 약 120 nm 까지의 범위에 있으므로, 실리사이드화된 소스/드레인 영역은 궁극적으로 각각 약 60 nm 내지 약 120 nm까지 실리콘 기판 내로 확장한다. 그렇지만, 깊은 실리사이드화된 소스/드레인 영역은 바람직하지 않다.
본 업계의 여러 회사들이 폴리실리콘 게이트의 실리사이드화와 소스/드레인 영역의 실리사이드화를 분리시키려고 시도해왔다. 이들 회사는 단계들을 분리시키기 위해 화학적 기계적 연마(CMP) 기술을 이용한다. 그러한 통합 방식에서는, 게이트 전극이 이산화 실리콘 층에 의해 마스킹된 다음에, 실리사이드가 소스/드레인 영역 상에 형성된다. 다음에, 블랭킷(blanket) 유전체층은 게이트 스택 및 실리사이드화된 소스/드레인 영역 위에 증착된다. 그 다음, CMP 공정은 실리사이드화를 위해 게이트 전극을 노출시키는데 이용되는 반면, 소스/드레인 영역은 보호 유전체층에 덮이게 된다. 이 방법의 주요 단점은 (디싱(dishing) 등과 같은) 연마와 본질적으로 관련된 웨이퍼 전역의 불균일성으로부터 비롯된다. 또한, 활성 영역 상의 폴리 높이는 설계된 폴리 높이와 다를 수 있다. 결과적으로, 연마 후의 폴리 게이트의 높이는 주목할 만한 변화를 겪을 수 있다. 그러므로, 실리사이드화는 폴리-게이트에서의 두께 변화로 인해 웨이퍼 전역에서, 및/또는 웨이퍼 대 웨이퍼 간에 일관되지 않게 될 수 있다.
따라서, 필요한 것은 종래 방법의 단점을 겪지 않는, 실리사이드화된 소스/드레인 영역으로부터 분리된 실리사이드화된 금속 게이트 구조물을 제조하는 방법이다.
종래 기술의 상술된 결함을 해결하기 위해, 본 발명은 반도체 장치를 제조하는 방법 및 반도체 장치를 포함하는 집적 회로를 제조하는 방법을 제공한다. 반도체 장치를 제조하는 방법은 다른 가능한 단계들 중에서, 기판 위에 폴리실리콘 게이트 전극을 형성하는 단계 및 폴리실리콘 게이트 전극에 가까운 기판 내에 소스/드레인 영역을 형성하는 단계를 포함한다. 이 방법은 금속 실리사이드를 포함하는 차단층을 소스/드레인 영역 위에 형성하는 단계 및 실리사이드화된 게이트 전극을 형성하기 위해 폴리실리콘 게이트 전극을 실리사이드화하는 단계를 더 포함한다.
도 1은 본 발명의 원리에 따라 구성된 반도체 장치의 한 실시예를 도시한 단면도.
도 2는 본 발명의 원리에 따라 제조된 부분 완성 반도체 장치를 도시한 단면도.
도 3은 게이트 측벽 스페이서의 일부분을 형성한 후의 도 2에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 4는 기판 내에 희박하게 도핑된 확장 주입물을 형성한 후의 도 3에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 5는 게이트 측벽 스페이서의 나머지 부분을 형성한 후의 도 4에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 6은 기판의 상부 및 보호층의 상부로부터 캡 산화물을 에칭한 후뿐만 아니라, 기판 내에 농후하게 도핑된 소스/드레인 주입물을 형성한 후의 도 5에 도시 된 부분 완성 반도체 장치를 도시한 단면도.
도 7은 반도체 장치에 표준 소스/드레인 어닐링 처리를 함으로써 소스/드레인 영역을 활성화시킨 후, 및 실리사이드화(silicidation) 금속을 증착시킨 후의 도 6에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 8은 급속 열 어닐(rapid thermal anneal: RTA) 처리를 한 후, 및 비반응 실리사이드화 금속을 제거하기 위한 선택적 습식 에칭 후의 도 7에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 9는 개구부를 형성하기 위해 폴리실리콘 게이트 전극 위로부터 보호층을 제거한 후의 도 8에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 10은 폴리실리콘 게이트 전극의 노출된 부분의 위뿐만 아니라, 반도체 장치의 나머지 부분의 위에 제2 실리사이드화 금속을 증착시킨 후의 도 9에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 11은 폴리실리콘 게이트 전극을 실리사이드화된 게이트 전극으로 변환한 후의 도 10에 도시된 부분 완성 반도체 장치를 도시한 단면도.
도 12는 본 발명의 원리에 따라 구성된 장치를 내장하는 집적 회로(IC)를 도시한 예시적인 단면도.
도 13은 폴리 게이트 전극의 상부 부분이 자기-정렬(self-aligned) 실리사이드 접촉부를 형성하기 위해 실리사이드화된, 본 발명의 원리에 따라 구성된 장치를 내장하는 집적 회로(IC)를 도시한 다른 예시적인 단면도.
먼저 도 1을 참조하면, 본 발명의 원리에 따라 구성된 반도체 장치(100)의 한 실시예의 단면도가 도시되어 있다. 도 1에 도시된 실시예에서, 반도체 장치(100)는 기판(110)을 포함한다. 도 1의 실시예에서 기판(110) 내에 위치한 것은 웰(well) 영역(120)이다. 기판(110) 및 웰 영역(120) 위에 추가로 위치한 것은 게이트 구조물(130)이다.
도 1에 도시된 게이트 구조물(130)은 기판(110) 위에 위치한 게이트 산화물(140)뿐만 아니라, 게이트 산화물(140) 위에 위치한 실리사이드화된 게이트 전극(150)을 포함한다. 실리사이드화된 게이트 전극이 도 1에 완전히 실리사이드화된 게이트 전극으로 도시되었지만, 본 분야에 숙련된 기술자들은 실리사이드화된 게이트 전극(150)이, 전극의 상부 부분만이 실리사이드화된 부분 실리사이드화 게이트 전극도 포함할 수 있다는 것을 알고 있다. 이 실시예는 실리사이드화된 게이트 전극(150)의 접촉 저항을 감소시킬 필요가 있는 경우에 사용될 수 있다.
실리사이드화된 게이트 전극(150)은 다양한 두께를 가질 수 있지만, 약 50 nm에서 약 150 nm까지의 범위에 있는 두께가 전형적이다. 실리사이드화된 게이트 전극(150)은 본 발명의 원리에 따라 구성될 때, 다수의 상이한 재료를 포함할 수 있다. 예를 들어, 도 1에 도시된 예시적인 실시예에서, 실리사이드화된 게이트 전극(150)은 니켈을 포함하지만, 본 발명의 범위 내에서, 코발트, 백금, 티탄, 탄탈, 몰리브덴, 텅스텐 등을 포함할 수 있다는 것이 예상된다.
실리사이드화된 게이트 전극(150)은 또한 그 내부에 도펀트 또는 몇종류의 도펀트의 결합을 포함할 수 있다. 반도체 장치(100)가 PMOS 장치로 동작하는지 NMOS 장치로 동작하는 지의 여부에 기초하여 붕소, 인, 비소 또는 다른 유사한 도펀트와 같은 도펀트는 전자를 페르미 준위에서 진공 준위로 되게 하는데 요구되는 최소 에너지, 또는 소위 일 함수를 조정하도록 구성된다.
게이트 구조물(130)은 실리사이드화된 게이트 전극(150)과 게이트 산화물(140)의 양측에 접하는 게이트 측벽 스페이서(160)를 더 포함한다. 도 1의 실시예에서의 게이트 측벽 스페이서(160)들은 다수의 상이한 층을 각각 포함한다. 예를 들어, 게이트 측벽 스페이서(160)들은 다른 층들 중에서, L자형 질화물 스페이서(163) 및 측벽 산화물(168)을 각각 포함한다. 이 특정 실시예에서, L자형 질화물 스페이서(163)는 탄소를 포함하는 고유한 질화물 층으로 이루어져 있다. 탄소 함량은 넓은 범위에 속할 수 있지만, 약 5%에서 약 10%까지 범위의 탄소 함량이 유리한 것으로 여겨진다. 다른 층들은 다른 재료들 중에서, 산화물과 질화물의 집합을 포함할 수 있다. 게이트 측벽 스페이서(160)는 본 발명의 원리를 벗어나지 않고서 다수의 상이한 유형 및 층들의 수를 포함할 수 있다.
도 1에 도시된 반도체 장치(100)는 또한 기판(110) 내에 위치하고 게이트 산화물(140) 가까이에 있는 종래의 소스/드레인 영역(170)을 포함한다. 소스/드레인 영역(170) 내에 위치해 있는 것은 차단층(180)이다. 도 1의 실시예에서의 차단층(180)은 소스/드레인 접촉 영역뿐만 아니라, 실리사이드화된 게이트 전극(150)을 형성하기 위해 사용된 실리사이드화 재료로부터의 보호제로서 기능한다.
차단층(180)은 본 발명의 원리에 따라 제조될 때, 금속 실리사이드를 포함한다. 한 실시예에서, 차단층(180)은 실리사이드화된 게이트 전극(150)의 금속 실리 사이드와는 다른 금속 실리사이드를 포함하지만, 다른 실시예에서는 실리사이드화된 게이트 전극(150)의 금속 실리사이드와 동일한 금속 실리사이드를 포함한다. 도 1의 실시예에서의 실리사이드화된 게이트 전극(150)이 니켈 실리사이드를 포함하므로, 차단층(180)은 그와 다른 금속 실리사이드를 포함한다. 이 특정 실시예에서, 차단층(180)은 코발트 실리사이드를 포함한다. 그럼에도 불구하고, 그외 다른 실리사이드화 재료들(예를 들어, 니켈, 백금, 티탄, 탄탈, 몰리브덴, 텅스텐 등)이 차단층(180)을 형성하기 위해 사용될 수 있으며, 본 발명의 범위 내에 속한다. 차단층(180)은 그 중에서 특히 약 10 nm에서 약 35 nm까지의 범위에 있는 소스/드레인 영역(170)까지의 깊이를 가질 수 있다. 이 깊이는 실리사이드화된 게이트 전극을 형성하기 위해 사용된 실리사이드화 금속이 소스/드레인 영역(170)에 영향을 미치지 않을 만큼 충분해야 되지만, 본 발명의 설계와 일치될 만큼 작게 될 필요가 있다.
이제 도 2-11을 참조하면, 유리한 실시예에서, 도 1에 도시된 반도체 장치(100)와 유사한 반도체 장치를 제조할 수 있는 방법을 알려주는 상세한 제조 단계의 단면도가 도시되어 있다. 도 2는 본 발명의 원리에 따라 제조된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 도 2의 부분 완성 반도체 장치(200)는 기판(210)을 포함한다. 기판(210)은 예시적인 실시예에서, 웨이퍼 자체 또는 웨이퍼 상에 위치한 층(예를 들어, 에피택셜 층)을 포함하여, 부분 완성 반도체 장치(200) 내에 위치한 임의의 층일 수 있다. 도 2에 도시된 실시예에서, 기판(210)은 P형 기판이지만; 본 분야에 숙련된 기술자는 본 발명의 범위를 벗어나지 않고서 기판(210)이 N형 기판일 수 있다는 것을 알고 있다. 그러한 경우에, 이 명세서의 나머지 부분을 통해 설명된 각각의 도펀트 유형은 반대로 될 것이다. 명확하게 하기 위해, 이 반대 방식에 대해서는 더 이상 설명하지 않겠다.
도 2에 도시된 실시예에서 기판(210) 내에 위치한 것은 웰 영역(220)이다. 웰 영역(220)은 P형 반도체 기판(210)을 고려할 때 아마 N형 도펀트를 포함할 것이다. 예를 들어, 웰 영역(220)은 약 100 keV에서 약 500 keV까지 범위의 에너지에서 약 1E13 atoms/㎠에서 약 1E14 atoms/㎠까지 범위의 N형 도펀트 도즈(dose)로 도핑될 수 있을 것이다. 이것은 웰 영역(220)이 약 5E17 atoms/㎤에서 약 1E19 atoms/㎤까지 범위의 피크 도펀트 농도를 갖게 한다.
도 2의 실시예에서 기판(210) 위에 위치한 것은 게이트 구조물(230)이다. 게이트 구조물(230)은 게이트 산화물(240) 및 폴리실리콘 게이트 전극(250)을 포함한다. 게이트 산화물(240)은 다수의 상이한 재료를 포함할 수 있고, 본 발명의 범위 내에 들 수 있다. 예를 들어, 게이트 산화물(240)은 이산화 실리콘을 포함할 수 있고, 또는 다른 실시예에서 고유전 상수(K) 재료를 포함할 수 있다. 그러나, 도 2의 예시적인 실시예에서, 게이트 산화물(240)은 약 0.5 nm에서 약 5 nm까지 범위의 두께를 갖는 이산화 실리콘 층이다.
다수의 제조 기술 중의 어느 한 기술이 게이트 산화물(240)을 형성하기 위해 사용될 수 있다. 예를 들어, 게이트 산화물(240)은 성장되거나 증착될 수 있다. 부수적으로, 성장 또는 증착 단계는 주목할 만한 수의 상이한 온도, 압력, 가스, 흐름 속도 등을 필요로 할 수 있다.
도 2의 유리한 실시예는 폴리실리콘 게이트 전극(250)이 표준 폴리실리콘을 포함하는 것으로 설명하고 있지만, 폴리실리콘 게이트 전극 또는 최소한 그 일부분이 비정질 폴리실리콘을 포함하는 다른 실시예도 존재한다. 비정질 폴리실리콘 실시예는 폴리실리콘 게이트 전극(250)의 대체로 평면인 상부면이 요구되는 경우에 특히 유용하게 될 수 있다.
폴리실리콘 게이트 전극(250)의 증착 조건은 서로 다를 수 있는데, 폴리실리콘 게이트 전극(250)이 도 2의 경우와 같이 표준 폴리실리콘을 포함하게 되었으면, 폴리실리콘 게이트 전극(250)은 약 100 torr에서 약 300 torr까지 범위의 압력, 약 620 Ec에서 약 700 Ec까지 범위의 온도, 및 약 50 sccm에서 약 150 sccm까지 범위의 SiH4 또는 Si2H6 가스 흐름을 사용하여 증착될 수 있다. 그러나, 비정질 폴리실리콘이 요구되었으면, 비정질 폴리실리콘 게이트 전극은 약 100 torr에서 약 300 torr까지 범위의 압력, 약 450 Ec에서 약 550 Ec까지 범위의 온도, 및 약 100 sccm에서 약 300 sccm까지 범위의 SiH4 또는 Si2H6 가스 흐름을 사용하여 증착될 수 있다. 어떤 경우든, 폴리실리콘 게이트 전극(250)은 바람직하게 약 50 nm에서 약 150 nm까지 범위의 두께를 갖는다.
도 2에 도시된 부분 완성 반도체 장치(200)는 폴리실리콘 게이트 전극(250) 위에 위치한 보호층(260)을 더 포함한다. 다른 재료들 중에서 실리콘 질화물을 포함할 수 있는 보호층(260)은 약 5 nm에서 약 50 nm까지 범위의 두께를 가질 수 있다. 보호층(260)은 도펀트가 그것을 통해 쉽게 관통할 수 있게 할 수 있을 만큼 작은 두께지만, 폴리실리콘 게이트 전극(250)에 충분한 양의 보호를 제공할 수 있을 만큼 큰 두께를 갖는 것이 바람직하다.
보호층(260) 위에 선택적으로 위치한 것은 이산화 실리콘 층(270)이다. 선택적 이산화 실리콘 층(270)은 게이트 산화물(240), 폴리실리콘 게이트 전극(250) 및 보호층(260)의 패터닝을 돕도록 설계된다. 그런 말로 미루어보아, 본 분야에 숙련된 기술자들은 게이트 산화물(240), 폴리실리콘 게이트 전극(250), 보호층(260) 및 선택적 이산화 실리콘 층(270)이 최초에 블랭킷(blanket) 증착되었다는 것을 알 수 있다. 그러한 블랭킷 층들은 나중에 패터닝되어, 도 2에 도시된 게이트 산화물(240), 폴리실리콘 게이트 전극(250), 보호층(260) 및 선택적 이산화 실리콘 층(270)으로 되었다. 한 실시예에서, 폴리실리콘 게이트 전극(250) 및 보호층(260)은 화학적 기상 증착(CVD) 기술을 사용하여 형성된다.
도 3을 간단히 참조하면, 게이트 측벽 스페이서(310)의 부분들의 형성 후의 도 2에 도시된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 도 3에 도시된 게이트 측벽 스페이서(310)의 부분들은 산화물 층(320) 및 오프셋 질화물 스페이서(330)를 포함한다. 산화물 층(320)은 종래에 사용된 유사한 층에 비해, 최소한 부분적으로 증착 공정을 사용하여 형성된다. 예시적인 공정에서, 산화물 층(320)은 처음에 제1 증착 공정을 사용하여 형성된 다음에, 제2 산화 공정을 사용하여 완성된다. 제1 증착 공정은 산화물 층(320)이 보호층(260)의 상부 위 및 측벽을 형성할 수 있게 한다. 대안적인 실시예에서, 전체 산화물 층(320)이 증착된다.
오프셋 질화물 스페이서(330)는 표준 실리콘 질화물 스페이서 또는 그 안에 탄소를 갖고 있는 실리콘 질화물 층을 포함할 수 있다. 오프셋 질화물 스페이서(330)가 탄소를 함유하고 있으면, 탄소는 그 층의 약 5%에서 약 10%까지를 형성할 수 있다. 산화물 층(320) 및 오프셋 질화물 스페이서(330)가 게이트 구조물(230)의 측면을 따라서만 위치한 것으로 도시되지만, 본 분야에 숙련된 기술자들은 층들이 사전에 블랭킷 형성되고, 나중에 이방성 에칭되어, 산화물 층(320) 및 오프셋 질화물 스페이서(330)를 형성한다는 것을 알고 있다.
이제 도 4를 참조하면, 기판(210) 내의 희박하게 도핑된 확장 주입물(410) 형성 후의 도 3에 도시된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 희박하게 도핑된 확장 주입물(410)은 종래 방식으로 형성되고, 일반적으로 약 1E19 atoms/㎤에서 약 2E20 atoms/㎤까지 범위의 피크 도펀트 농도를 갖는다. 본 업계에서 표준인 것처럼, 희박하게 도핑된 확장 주입물(410)은 이들이 그 내부에 위치하고 있는 웰 영역(220)과 반대인 도펀트 타입을 갖는다. 따라서, 희박하게 도핑된 확장 주입물(410)은 도 4에 도시된 예시적인 실시예에서 P형 도펀트로 도핑된다.
이제 도 5를 참조하면, 게이트 측벽 스페이서(310)의 나머지 부분을 형성한 후의 도 4에 도시된 부분 완성 반도체 장치의 단면도가 도시되어 있다. 특히, 캡 산화물(510), L자형 질화물 스페이서(520) 및 측벽 산화물(530)은 게이트 측벽 스페이서(310)를 완성한다. 캡 산화물(510)은 다른 용도들 중에서, L자형 질화물 스페이서(520)가 기판(210)에 직접 닿지 않게 하는 일을 한다. 아마, 캡 산화 물(510)은 산화물 층(320)을 형성하기 위해 사용된 것과 유사한 공정을 사용하여 부분 완성 반도체 장치(200) 위에 증착될 것이다.
L자형 질화물 스페이서(520)는 임의의 유형의 질화물을 포함할 수 있지만, 예시적인 실시예에서, L자형 질화물 스페이서(520)는 탄소를 포함하는 질화물 재료를 포함할 수 있다. L자형 질화물 스페이서(520)의 약 5%에서 약 10%까지의 범위에 있을 수 있는 탄소 함량은 에칭 속도를 변경하기 위해 L자형 질화물 스페이서(520) 내에 포함된다. L자형 질화물 스페이서(520)가 탄소를 포함하는 실시예에서, L자형 질화물 스페이서(520)는 CVD 반응기 내에서 BTBAS(bis t-butylaminosilane) 및 암모니아(NH3) 전구체를 사용하여 증착될 수 있다. 유리하게, 탄소는 L자형 질화물 스페이서(520)가 종래의 질화물층보다 느린 속도로 에칭되게 한다. 예시적인 상황에서, 약 1000 EC에서 약 1100 EC까지 범위의 온도를 사용하여 어닐링된 후, 탄소는 L자형 질화물 스페이서(520)가 종래의 질화물층에 비교했을 때 약 50:1의 에칭 선택성을 갖게 한다.
L자형 질화물 스페이서(520) 위에 위치한 측벽 산화물(530)은 종래 방식이다. 도 5의 주어진 실시예에서, 측벽 산화물(530)은 블랭킷 증착된 다음에, 이방성 에칭 처리를 받았다. 이렇게 얻어진 측벽 산화물(530)은 도 5의 실시예에 도시된 게이트 측벽 스페이서(310)를 완성한다.
이제 도 6을 참조하면, 기판(210)의 상부 및 보호층(260)의 상부로부터 캡 산화물(510)을 에칭한 후뿐만 아니라, 기판(210) 내에 농후하게 도핑된 소스/드레 인 주입물(610)을 형성한 후의 도 5에 도시된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 본 분야에 숙련된 기술자들은 캡 산화물(510)을 에칭하기 위해 사용될 수 있는 종래의 공정을 알고 있다.
농후하게 도핑된 소스/드레인 주입물(610)의 형성도 또한 종래 방식이다. 일반적으로, 농후하게 도핑된 소스/드레인 주입물(610)은 약 1E18 atoms/㎤에서 약 1E21 atoms/㎤까지 범위의 피크 도펀트 농도를 갖는다. 또한, 농후하게 도핑된 소스/드레인 주입물(610)은 전형적으로 이들이 그 내부에 위치한 웰 영역(220)과 반대인 도펀트 타입을 가질 것이다. 따라서, 도 6에 도시된 예시적인 실시예에서, 농후하게 도핑된 소스/드레인 주입물(610)은 P형 도펀트로 도핑된다.
이제 도 7을 참조하면, 반도체 장치(200)에 표준 소스/드레인 어닐링 처리를 함으로써 소스/드레인 영역(710)을 활성화시킨 후의 도 6에 도시된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 약 1000 EC에서 약 1100 EC까지 범위의 온도에서 약 1초에서 약 5초까지 범위의 기간에 행해진 소스/드레인 어닐은 충분할 것으로 여겨진다. 그외 다른 온도, 시간 및 공정이 소스/드레인 영역(710)을 활성화시키는데 사용될 수 있다는 것을 알 수 있을 것이다.
그 밖에 도 7에 도시된 것은 게이트 구조물(230)의 위뿐만 아니라 소스/드레인 영역(710)의 노출된 부분의 위에 있는 실리사이드화 금속(720)의 형성이다. 도 7에 도시된 실시예에서의 실리사이드화 금속(720)은 얇은 코발트 층이긴 하지만, 실리사이드를 형성하기 위해 실리콘과 반응하는 다른 재료들이 용이하게 사용될 수 있다. 예를 들어, 실리사이드화 금속(720)은 또한 본 발명의 범위 내에서 니켈, 백금, 티탄, 탄탈, 몰리브덴, 텅스텐, 다른 유사한 재료, 또는 이들의 임의의 조합을 포함할 수 있다는 것이 공지되어 있다. 도 7의 실시예에서, 실리사이드화 금속(720)은 실리사이드화 금속(1010)(도 10)과 다른 금속을 포함한다. 그렇지만, 이것은 본 발명의 범위 내에 있을 필요는 없다.
실리사이드화 금속(720)은 다수의 상이한 공정을 사용하여 형성될 수 있고, 다수의 상이한 두께로 형성될 수 있다. 본 발명의 한 실시예에서, 실리사이드화 금속(720)은 약 3 nm에서 약 10 nm 범위의 두께로 증착된다. 그러나, 그러한 두께는 실리사이드화 금속(720)이 코발트로 이루어질 때 사용될 수 있다. 그 밖의 다른 여러가지 두께는 실리사이드화 금속(720)이 상술된 상이한 재료들 중의 하나로 이루어지게 된 경우에 사용될 수 있다.
이제 도 8을 참조하면, 급속 열 어닐(RTA) 처리를 받은 후의 도 7에 도시된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 이 RTA는 차단층(810)을 형성하기 위해 실리사이드화 금속(720)을 소스/드레인 영역(710)의 실리콘과 반응시키고자 한다. 실리사이드화 금속(720)이 코발트로 이루어진 경우에, RTA는 코발트 실리사이드를 형성하기 위해 코발트가 실리콘과 반응하게 한다.
RTA는 여러가지 서로 다른 온도 및 시간을 사용하여 행해질 수 있다. 그럼에도 불구하고, RTA는 예시적인 실시예에서, 약 5초에서 약 60초까지 범위의 기간동안 약 400 EC에서 약 600 EC까지 범위의 온도에서 급속 열 처리 기구에서 행해질 것으로 여겨진다. 그러나, 특정 온도 및 기간은 전형적으로, 선택된 실리사이드 재료뿐만 아니라 원하는 깊이로 차단층(810)을 형성하는 능력에 기초한다.
그 다음, 예를 들어 황산(H2SO4), 과산화수소(H2O2) 및 물(H2O)의 혼합물을 사용한 선택적 습식 에칭은 측벽 및 게이트 위에서와 같이, 노출된 실리콘 이외의 영역 위에서 비반응 실리사이드화 금속(720)을 제거하기 위해 사용될 수 있다. 부수적으로, 다른 선택적 RTA 단계는 낮은 저항률 상태의 실리사이드를 형성하기 위해 사용될 수 있다. 코발트 실리사이드화 금속을 사용하는 경우에, 제1 RTA는 CoSi를 형성하는 반면, 선택적 RTA는 더 낮은 저항률을 갖고, 더욱 안정적인 CoSi2를 형성한다. 이 선택적 RTA 단계는 전형적으로 약 5초에서 약 60초까지 범위의 기간동안 약 650 EC에서 약 800 EC까지 범위의 온도를 사용하여 실행된다.
이제 도 9를 참조하면, 개구부(910)를 형성하기 위해 폴리실리콘 게이트 전극(250) 위로부터 보호층(260)을 제거한 후의 도 8에 도시된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 본 발명에 유일하게, 보호층(260)을 제거하기 위해 사용된 부식액(etchant)은 기타 구조물 또는 막에 거의 영향을 미치지 않는다. 더욱 구체적으로, 보호층(260)을 제거하기 위해 사용된 뜨거운 인산은 L자형 질화물 스페이서(520) 및 차단층(810)에 영향을 미치지 않는다. 보호층(260) 및 L자형 질화물 스페이서(520)가 둘다 실리콘 질화물을 포함하지만, L자형 질화물 스페이서(520)의 탄소 함량은 부식액으로부터의 상당한 보호를 제공한다.
이제 도 10을 참조하면, 폴리실리콘 게이트 전극(250)의 노출된 부분의 위뿐만 아니라, 반도체 기판(200)의 나머지 부분의 위에 제2 실리사이드화 금속(1010)을 증착시킨 후의 도 9에 도시된 부분 완성 반도체 장치(200)의 단면도가 도시되어 있다. 양호한 실시예에서, 실리사이드화 금속(1010)은 폴리실리콘 게이트 전극(250)을 완전히 실리사이드화하도록 설계된다. 대략 1.8 nm의 폴리실리콘을 완전히 실리사이드화하기 위해 대략 1 nm의 니켈을 필요로 하므로, 실리사이드화 금속(1010)의 두께는 폴리실리콘 게이트 전극(250) 두께의 최소한 56%가 되어야 한다. 그러나, 충분하게는, 실리사이드화 금속(1010)의 두께는 폴리실리콘 게이트 전극(250) 두께의 최소한 60%가 되어야 한다는 제안이 있다. 그러므로, 상술된 바와 같이, 폴리실리콘 게이트 전극(250)의 두께가 약 50 nm에서 약 150 nm까지의 범위에 있는 경우, 실리사이드화 금속(1010)의 두께는 약 30 nm에서 약 90nm까지의 범위에 있어야 한다. 또한, 실리사이드화 금속(1010)이 본 발명의 범위 내에서 다수의 상이한 금속 또는 금속의 조합을 포함할 수 있다는 것을 알 수 있을 것이다. 예를 들어, 실리사이드화 금속(1010)은 금속 실리사이드를 형성하기 위해 폴리실리콘과 반응하는 것으로 알려진 임의의 금속을 포함할 수 있다.
본 발명의 대안적인 실시예에서, 더 얇은 층의 실리사이드화 금속(1010)이 폴리실리콘 게이트 전극(250)의 노출된 부분의 위뿐만 아니라, 반도체 장치(200)의 나머지 부분의 위에 형성될 수 있다. 이 경우에, 더 얇은 층의 실리사이드화 금속(1010)은 폴리실리콘 게이트 전극(250)의 상부 부분하고만 반응하여, 부분적으로 실리사이드화된 게이트 전극을 형성할 것이다. 더 얇은 층의 실리사이드화 금속(1010)의 두께는 실리사이드화된 게이트 전극을 단지 부분적으로 실리사이드화하기 위해 약 3 nm에서 약 15 nm까지의 범위에 있을 수 있다. 이 실시예는 바로 앞에서 설명된 완전히 실리사이드화된 게이트 전극의 경우에서처럼, 실리사이드-게이 트 산화물 인터페이스보다 오히려, 폴리-게이트 산화물 인터페이스가 사용되는 애플리케이션에 특히 유용하다.
이제 도 11을 참조하면, 폴리실리콘 게이트 전극(250)을 실리사이드화된 게이트 전극(1110)으로 변환시킨 후의 도 10에 도시된 부분 완성 반도체 장치(200)가 도시되어 있다. 본 분야에 숙련된 기술자들은 폴리실리콘 게이트 전극(250) 및 금속 실리사이드 층(1010)에 다른 RTA 처리를 하는 단계를 포함하여, 실리사이드화된 게이트 전극(1110)을 형성하기 위해 필요로 될 수 있는 단계들을 알고 있다. 이 RTA는 폴리실리콘 게이트 전극(250)을 실리사이드화된 게이트 전극(1110)으로 변환시키도록 설계된다. 어닐링 온도는 사용되는 실리사이드 금속에 따라 좌우된다. 예를 들어, RTA는 니켈이 사용될 때 실리사이드화를 달성하기 위해 약 350 EC에서 약 550 EC까지 범위의 온도에서 약 10초에서 약 100초까지 범위의 기간동안 행해질 수 있는 것으로 여겨진다. 다른 금속이 사용된 경우에는 다른 온도, 시간 및 공정이 사용될 수 있다는 것을 알 수 있을 것이다. 양호한 실시예에서, 실리사이드화 금속(1010)은 폴리실리콘 게이트 전극(250)을 완전히 실리사이드화한다. 그러나, 실리사이드는 이때 차단층(810)으로 인해 소스/드레인 영역(710) 위에 형성되지 않는다.
실리사이드화된 게이트 전극(1110)을 완성한 후, 부분적으로 완성된 반도체 장치(200)는 선택적 제거 공정 처리를 받을 수 있다. 예를 들어, 본 발명의 한 실시예에서, 장치는 황산(H2SO4), 과산화수소(H2O2) 및 물(H2O)로 이루어진 에칭법에 따르게 될 수 있다. 이 특정 에칭법은 고도의 선택성을 갖고 있고, 실리사이드화 금속(1010)의 임의의 나머지 부분을 용이하게 제거할 수 있다. 그후, 부분적으로 완성된 반도체 장치(200)의 제조는 종래의 방식으로 계속되어, 적합하게는 도 1에 도시된 반도체 장치(100)와 유사한 장치를 만들어낼 수 있다. 도 2-11과 관련하여 도시된 단계들의 정확한 순서는 공정 흐름에 의존하여 변할 수 있다. 부수적으로, 도 2-11의 설명에 여러 다른 단계들이 추가될 수 있다.
도 2-11과 관련하여 설명된 반도체 장치를 제조하는 방법은 종래 기술의 방법보다 많은 이점을 제공한다. 첫번째로, 그리고 아마도 가장 중요하게는, 실리사이드화된 게이트 전극과 차단층(예를 들어, 실리사이드화된 소스/드레인 접촉 영역)의 형성을 서로 다른 단계로 분리시킨 것이다. 유리하게, 이것은 차단층(예를 들어, 실리사이드화된 소스/드레인 접촉 영역)의 깊이가 실리사이드화된 게이트 전극의 두께에 무관하게 될 수 있게 한다. 이 두 단계의 분리는 소정의 에칭 화학작용에 대한 박막의 화학적 선택성을 활용함으로써 달성된다. 따라서, CMP는 단계들을 분리할 수 있어 종래 기술의 방법에서처럼 필요로 되지 않는다. 그 자체로, 본 발명의 방법은 설계에 의해서든 공정 변화에 의해서든, 상이한 단차 높이를 갖는 장치에 이용할 수 있다. 종래의 CMP 기술은 단차 높이의 그러한 변화를 받아들일 수 없다.
부수적으로, 본 발명의 방법은 차단층이 또한 실리사이드화된 소스/드레인 영역으로서도 기능할 수 있게 한다. 따라서, 본 발명은 종래 기술의 옵션보다 더 적은 공정 단계를 필요로 한다. 더구나, 본 발명의 방법은 반도체 장치가 실리사 이드 게이트 전극 및 차단층(예를 들어, 실리사이드화된 소스/드레인 영역)을 위한 상이한 실리사이드화 금속을 용이하게 선택할 수 있게 한다. 상술된 실시예에서, 실리사이드화된 게이트 전극은 실리사이드화 재료로서 니켈을 사용하여 이익을 얻는다. 니켈은 최소한 코발트에 비해, 실리사이드화된 게이트 전극의 시트 저항이 게이트 길이가 계속 증가함에 따라 작게 유지될 수 있게 한다. 이와 유사하게, 차단층은 실리사이드화 재료로서 코발트를 사용하여 이익을 얻는다. 코발트는 최소한 니켈에 비해, 소스/드레인 영역 내의 파이핑 결함 문제를 감소시킨다. 그러므로, 도 2-11과 관련하여 설명된 방법의 실시예는 니켈과 코발트 둘다 최상으로 사용한다. 그외 다른 재료도 유사한 장점을 가질 수 있을 것으로 여겨진다.
이제 도 12를 참조하면, 본 발명의 원리에 따라 구성된 장치(1210)를 내장하는 집적 회로(IC)(1200)의 예시적인 단면도가 도시되어 있다. IC(1200)는 CMOS 소자, BiCMOS 소자, 바이폴라 소자뿐만 아니라 캐패시터 또는 그외 다른 유형의 소자를 형성하기 위해 사용된 트랜지스터와 같은 장치를 포함할 수 있다. IC(1200)는 인덕터 또는 저항과 같은 수동 소자를 더 포함할 수 있고, 또는 광 소자 또는 광전자 소자를 포함할 수도 있다. 본 분야에 숙련된 기술자들은 이러한 다양한 유형의 소자 및 그 제조에 익숙하다. 도 12에 도시된 특정 실시예에서, IC(1200)는 그 위에 위치한 유전체층(1220)을 갖는 장치(1210)를 포함한다. 부수적으로, 상호접속 구조물(1230)은 유전체층(1220) 내에 위치하여 다양한 장치들을 상호접속시켜서, 동작가능한 집적 회로(1200)를 형성한다.
마지막으로 도 13을 참조하면, 본 발명의 원리에 따라 구성된 장치(1310)를 내장하는 집적 회로(IC)(1300)의 다른 예시적인 단면도가 도시되어 있다. 도 13에 도시된 특정 실시예에서, IC(1300)는 부분적으로만 실리사이드화된 게이트 전극을 갖는 장치(1310)를 포함한다. 부분적으로 실리사이드화된 게이트 전극은 인터페이스에서의 실리사이드 형성없이 폴리-게이트 산화물 인터페이스를 유지하면서 폴리 전극의 접촉 저항을 감소시키는 것이 바람직하다. 장치(1310) 위에 위치한 것은 유전체층(1320)이다. 부수적으로, 상호접속 구조물(1330)은 유전체층(1320) 내에 위치하여 다양한 장치들을 상호접속시켜서, 동작가능한 집적 회로(1300)를 형성한다.

Claims (18)

  1. 반도체 장치를 제조하는 방법으로서,
    기판 위에 폴리실리콘 게이트 전극을 형성하는 단계;
    상기 폴리실리콘 게이트 전극에 가까운 상기 기판 내에 소스/드레인 영역들을 형성하는 단계;
    금속 실리사이드(silicide)를 포함하는 차단층을 상기 소스/드레인 영역들 위에 형성하는 단계; 및
    실리사이드화된 게이트 전극을 형성하기 위해 상기 폴리실리콘 게이트 전극을 실리사이드화하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    차단층을 형성하는 상기 단계는 상기 폴리실리콘 게이트 전극을 실리사이드화하는 상기 단계 이전에 발생하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 차단층은 실리사이드화된 소스/드레인 접촉 영역인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 실리사이드화된 게이트 전극은 상기 차단층과 다른 금속 실리사이드를 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 차단층은 코발트 실리사이드를 포함하고, 상기 실리사이드화된 게이트 전극은 니켈 실리사이드를 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 차단층은 약 10 nm 에서 약 35 nm까지 범위의 두께를 갖는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 영역들 위에 차단층을 형성하는 상기 단계 이전에 상기 폴리실리콘 게이트 전극 위에 보호층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 보호층은 실리콘 질화물 보호층인 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    실리사이드화된 게이트 전극을 형성하기 위해 상기 폴리실리콘 게이트 전극을 실리사이드화하는 단계는 완전히 실리사이드화된 게이트 전극을 형성하기 위해 상기 폴리실리콘 게이트 전극을 완전히 실리사이드화하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 집적 회로를 제조하는 방법에 있어서,
    기판 위에 반도체 장치들을 형성하는 단계로서,
    기판 위에 폴리실리콘 게이트 전극을 형성하는 단계;
    상기 폴리실리콘 게이트 전극에 가까운 상기 기판 내에 소스/드레인 영역들을 형성하는 단계;
    금속 실리사이드를 포함하는 차단층을 상기 소스/드레인 영역들 위에 형성하는 단계;
    실리사이드화된 게이트 전극을 형성하기 위해 상기 폴리실리콘 게이트 전극을 실리사이드화하는 단계를 포함하는 반도체 장치 형성 단계; 및
    상기 반도체 장치들을 전기적으로 접촉시키기 위해 상기 기판 위에 위치한 유전체층들 내에 상호접속부들을 형성하는 단계
    를 포함하는 집적 회로의 제조 방법.
  11. 제10항에 있어서,
    차단층을 형성하는 상기 단계는 상기 폴리실리콘 게이트 전극을 실리사이드화하는 상기 단계 이전에 발생하는 집적 회로의 제조 방법.
  12. 제10항에 있어서,
    상기 차단층은 실리사이드화된 소스/드레인 접촉 영역인 집적 회로의 제조 방법.
  13. 제10항에 있어서,
    상기 실리사이드화된 게이트 전극은 상기 차단층과 다른 금속 실리사이드를 포함하는 집적 회로의 제조 방법.
  14. 제13항에 있어서,
    상기 차단층은 코발트 실리사이드를 포함하고, 상기 실리사이드화된 게이트 전극은 니켈 실리사이드를 포함하는 집적 회로의 제조 방법.
  15. 제10항에 있어서,
    상기 차단층은 약 10 nm 에서 약 35 nm까지 범위의 두께를 갖는 집적 회로의 제조 방법.
  16. 제10항에 있어서,
    상기 소스/드레인 영역들 위에 차단층을 형성하는 상기 단계 이전에 상기 폴리실리콘 게이트 전극 위에 보호층을 형성하는 단계를 더 포함하는 집적 회로의 제조 방법.
  17. 제16항에 있어서,
    상기 보호층은 실리콘 질화물 보호층인 집적 회로의 제조 방법.
  18. 제10항에 있어서,
    실리사이드화된 게이트 전극을 형성하기 위해 상기 폴리실리콘 게이트 전극을 실리사이드화하는 단계는 완전히 실리사이드화된 게이트 전극을 형성하기 위해 상기 폴리실리콘 게이트 전극을 완전히 실리사이드화하는 단계를 포함하는 집적 회로의 제조 방법.
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