KR100938322B1 - Ｍｏｓ 트랜지스터 형성 방법 및 ｍｏｓ 트랜지스터들을 구비한 집적 회로 - Google Patents

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Abstract

MOS 트랜지스터의 소스 및 드레인 영역들(60)에 플루오르 함유 영역들(70)을 형성한다. 상기 소스 및 드레인 영역들(60)과 상기 플루오르 함유 영역들(70) 상에 금속층(90)을 형성한다. 상기 금속층을 밑에 있는 상기 플루오르 함유 영역들과 반응시켜 금속 규화물을 형성한다.
MOS 트랜지스터, 플루오르 함유 영역, 소스 및 드레인 영역, 금속층, 금속 규화물

Description

ＭＯＳ 트랜지스터 형성 방법 및 ＭＯＳ 트랜지스터들을 구비한 집적 회로{INTEGRATED CIRCUIT METAL SILICIDE METHOD}
본 발명은 일반적으로 MOSFET 트랜지스터 분야에 관한 것으로, 더 구체적으로는, 살리사이드(salicide) 필라멘트를 감소시키고 수율을 개선하기 위해서 MOS 집적 회로에 금속 규화물 영역들을 형성하는 방법에 관한 것이다.
종래의 금속 산화물 반도체(MOS) 트랜지스터는 저항을 줄이기 위해서 금속 규화물층을 이용하는 것이 일반적이다. 자기 정렬 규화물화 공정(살리사이드)은 일반적으로 MOS 트랜지스터의 게이트 전극 및 소스-드레인 영역들 상에 티타늄, 코발트 또는 텅스텐 규화물 영역을 형성하는 데 이용된다. 이러한 공정에서는, MOS 트랜지스터 구조체를 포함하는 실리콘 기판 상에 블랭킷 금속막을 증착한다. 그러면, 이 금속이 밑에 있는 실리콘 영역들과 반응하여 낮은 저항의 금속 규화물을 형성한다. 그 다음에, 해당 금속 규화물에 선택적인 금속 에칭 공정을 이용하여 기판 상에 남아 있는 비반응 금속을 제거한다. 이 공정 중에는, 금속 규화물이 소스-드레인 및 게이트 영역들로 제한되는 것이 중요하다. 소스-드레인 영역들의 경우에, 금속 규화물이 트랜지스터 측벽 구조체의 아래에 형성되면, 트랜지스터가 동작 불능 상태로 될 수 있다. 또한, 금속 규화물층은 밑에 있는 소스-드레인 영역과 비교적 평탄한 경계면을 형성해야 한다. 금속 규화물/소스-드레인 경계면의 불균 일은 누설 전류를 증가시키고 브레이크다운 전압을 감소시킬 수 있다.
금속 규화물 영역들과 관련된 저항을 감소시키기 위해서, 특히 물리적 게이트 길이가 40 nm 미만인 트랜지스터 및/또는 매우 얕은 접합(ultra shallow junction)의 MOS 트랜지스터의 경우에, MOS 트랜지스터에 금속 규화물 영역들을 형성함에 있어서 니켈의 이용이 증가되고 있다. 니켈은 실리콘에서의 확산도가 매우 높아, 니켈 규화물 영역들의 형성이 트랜지스터 측벽 구조체의 아래로까지 확장된다. 또한, 기존의 방법을 이용하여 형성한 니켈 규화물 영역들은 밑에 있는 p형 소스-드레인 영역들과 매우 거친 경계면을 형성한다. 전술한 바와 같이, 그 결과로, 트랜지스터는 누설 전류가 더 커지고 브레이크다운 전압이 줄어들게 된다. 따라서, MOS 트랜지스터의 게이트 전극 및 소스-드레인 영역들 상에 금속 규화물을, 밑에 있는 소스-드레인 영역과 평탄한 경계면을 형성하고 트랜지스터 측벽 구조체의 아래로까지 확장되지 않도록, 형성하는 방법이 요구된다.
본 발명은 MOS 트랜지스터 상에 금속 규화물 영역들을 형성하는 방법을 포함한다. 상기 방법은 MOS 트랜지스터의 소스 및 드레인 영역들에 플루오르 함유 영역들을 형성하는 단계를 포함한다. 일 실시예로서, 플루오르 함유 영역들은 1×1017 내지 5×1021 cm-3의 농도로 플루오르를 포함하고, 약 5 내지 300 옹스트롬의 깊이로 형성된다. 플루오르 함유 영역들은 소스 및 드레인 영역들을 플루오르 함유 플라즈마에 노출시키거나, 플루오르 또는 플루오르 함유종을 소스 및 드레인 영역들에 주입하여 형성된다. 소스 및 드레인 영역들과 플루오르 함유 영역들 상에 금속층을 형성한다. 금속층을 밑에 있는 플루오르 함유 영역들과 반응시켜 금속 규화물을 형성한다.
도 1a 내지 도 1d는 본 발명의 실시예를 도시하는 단면도이다.
이들 도면 전반에 걸쳐, 동류 또는 유사한 구성 요소에는 공통의 참조 번호를 이용한다. 이들 도면은 실척이 아니며 단지 예시적인 목적으로 제공하는 것이다.
본 발명에 대해서는 도 1a 내지 도 1d를 중심으로 설명하지만, 대부분의 반도체 장치 구조체에도 본 발명을 활용할 수 있다. 본 발명의 방법은 금속 규화물 영역들을 평탄한 경계면을 형성하고 트랜지스터 측벽 구조체의 아래로까지 확장되지 않도록 형성하는 해법을 제공한다.
이하, 도 1a 내지 도 1d를 참조하여 본 발명의 실시예를 설명한다. 도 1a를 참조하면, 실리콘 기판의 영역(10)이 마련되어 있다. 실리콘 기판의 영역(10) 상에 게이트 유전체(20)를 형성한다. 게이트 유전체(20)는 예컨대 산화물, 열성장 SiO2, 질화물, 산질화물, 또는 이들의 조합을 포함할 수 있으며, 대략 1 내지 20 nm의 두께가 바람직하다. 게이트 유전체층은 또한 유전률이 3.9보다 큰 고 K 유전체 재료를 이용하여 형성할 수도 있다. 고 K 유전체 재료의 예로는 하프늄 산화물, 하프늄 산질화물 등의 하프늄 함유 유전체가 있다. 게이트 유전체(20) 상에 실리콘 함유 재료층(도시 생략, 이후 패턴화 및 에칭되어 게이트 전극 구조체(30)를 형성함)을 형성한다. 이 실리콘 함유 재료는 다결정 실리콘("폴리" 또는 "폴리실리콘")으로 이루어지는 것이 바람직하지만, 비결정 실리콘, 에피택셜 실리콘 또는 어떤 다른 반도체 재료로 이루어질 수도 있다.
도 1a 내지 도 1d에 도시한 실리콘 기판의 영역(10)은 n형 또는 p형일 수 있다. CMOS 집적 회로 형성 시에, 실리콘 기판에 n형 및 p형 웰 영역을 형성한다. 도 1a 내지 도 1d에 도시한 기판의 영역(10)은 실리콘 기판에 n-웰 또는 p-웰 영역을 표현할 수 있다. p-웰 영역의 경우에는, NMOS 트랜지스터를 형성한다. 마찬가지로, n-웰 영역(10)의 경우에는, PMOS 트랜지스터를 형성한다.
표준 포토리소그래피 공정 및 폴리실리콘 에칭을 이용하여 형성한 게이트 전극 구조체(30)에 대하여, 예컨대 우선 약 10-50A의 산화물을 열성장시킨 후 약 150A의 TEOS 산화물을 증착시켜, 스페이서(45)를 형성한다. 다른 실시예로서, 스페이서(45)는 (성장 또는 증착된) 실리콘 질화물 및/또는 실리콘 산화물의 조합을 포함할 수 있다.
영역(10)이 p형 웰의 일부를 포함하는 NMOS 트랜지스터의 경우, 블랭킷 n형 드레인-소스 확장 주입을 행하여 n형 도핑된 영역(40)을 형성한다. n형 도핑된 영역(40)은 흔히 저농도로 도핑된 드레인(LDD) 또는 중간 농도로 도핑된 드레인(MDD) 확장 영역이라고 한다. 드레인-소스 주입 이외에도, 때때로 포켓 주입을 행한다. 도 1a에 도시한 트랜지스터가 NMOS 트랜지스터인 경우에, 포켓 주입은 p형 도펀트 종을 포함한다. 현재의 집적 회로 기술에서, 포켓 주입은 짧은 트랜지스터 게이트 길이가 문턱 전압과 같은 트랜지스터 특성에 미치는 영향을 줄이는 데에 이용되는 주입을 나타낸다. 그러나, 포켓 주입의 영향은 문턱 전압으로 제한되지 않는다. 특정 트랜지스터 타입에 대한 포켓 주입의 결과로, 일반적으로 도핑 프로파일이 트랜지스터의 드레인 확장을 넘어서 확장된다. p형 포켓 주입의 종은 B, BF2, Ga, In, 또는 어떤 다른 적합한 p형 도펀트로 이루어질 수 있다. n형 LDD 주입의 종은 As, P, Sb, 또는 어떤 다른 적합한 n형 도펀트로 이루어질 수 있다. 주입 순서는 다소 임의적이며, 포켓 주입 전에 LDD 주입을 행할 수 있다.
영역(10)이 n형 웰의 일부를 포함하는 PMOS 트랜지스터의 경우, 블랭킷 p형 드레인-소스 확장 주입을 행하여 p형 도핑된 영역(40)을 형성한다. p형 도핑된 영역(40)은 흔히 저농도로 도핑된 드레인(LDD) 또는 중간 농도로 도핑된 드레인(MDD) 확장 영역이라고 한다. 드레인-소스 주입 이외에도, 때때로 포켓 주입을 행한다. 도 1a에 도시한 트랜지스터가 PMOS 트랜지스터인 경우에, 포켓 주입은 n형 도펀트종을 포함한다. 현재의 집적 회로 기술에서, 포켓 주입은 짧은 트랜지스터 게이트 길이가 문턱 전압과 같은 트랜지스터 특성에 미치는 영향을 줄이는 데에 이용되는 주입을 나타낸다. 그러나, 포켓 주입의 영향은 문턱 전압으로 제한되지 않는다. 특정 트랜지스터 타입에 대한 포켓 주입의 결과로, 일반적으로 도핑 프로파일이 트랜지스터의 드레인 확장을 넘어서 확장된다. n형 포켓 주입의 종은 As, P 또는 어떤 다른 적합한 n형 도펀트로 이루어질 수 있다. p형 소스-드레인 확장 주입의 종 은 붕소 또는 어떤 다른 적합한 p형 도펀트로 이루어질 수 있다. 주입 순서는 다소 임의적이며, 소스-드레인 확장 주입 전에 포켓 주입을 행할 수 있다.
소스-드레인 확장 주입 공정(포켓 주입 공정을 행하는 경우에는 그 공정도 포함함)과 임의의 후속 공정의 완료 후에, 도 1a에 도시한 바와 같이 트랜지스터 측벽 구조체(50)를 형성한다. 본 발명의 실시예에 있어서, 측벽 구조체(50)는 복수의 실리콘 산화물 및 실리콘 질화물 유전체층을 포함한다. 측벽 구조체(50)는 우선 적합한 유전체 재료의 블랭킷층들을 증착하여 형성한다. 다음에, 이방성 에칭을 이용하여 측벽 구조체(50)를 형성한다. 측벽 구조체(50)는 실리콘 질화물이나 실리콘 산화물과 같은 단일의 적합한 유전체 재료를 이용하여 형성할 수도 있다.
측벽 구조체(50)를 형성한 다음에는, 소스 및 드레인 영역들(60)을 형성한다. NMOS 트랜지스터의 경우, 측벽 구조체(50)에 인접한 실리콘 기판의 영역(10)에 비소 및/또는 인과 같은 n형 도펀트를 주입한다. PMOS 트랜지스터의 경우, 측벽 구조체(50)에 인접한 실리콘 기판의 영역(10)에 붕소와 같은 p형 도펀트를 주입한다. 따라서, NMOS 트랜지스터의 경우 영역(60)이 n형으로 도핑되고, PMOS 트랜지스터의 경우에는 영역(60)이 p형으로 도핑된다. 소스 및 드레인 영역들(60)을 형성한 다음에는, 고온 소스-드레인 어닐링을 행함으로써, 주입 도펀트를 활성화시켜 이온 주입 공정 중에 실리콘 기판의 영역(10)에 생긴 손상을 제거한다. 소스-드레인 어닐링은 일 초 내지 수 분의 시간 동안 800 ℃ 이상의 온도로 소스 및 드레인 영역들을 어닐링하는 고속 열 어닐링(RTA) 공정을 포함할 수 있다.
도 1b는 도 1a의 구조체에 있어서 소스 및 드레인 영역들(60)에 플루오르 함유 영역들(70)을 형성한 후의 구조체를 도시한다. 주의할 것은 소스-드레인 어닐링 공정들을 모두 완료한 후에 플루오르 함유 영역들(70)을 형성한다는 것이다. 플루오르 함유 영역들은 깊이 x가 약 5 내지 300 옹스트롬이고 플루오르 농도가 1×1017 내지 5×1021 cm- 3 인 표면에 가까운 영역이다. 일 실시예로서, 플루오르 함유 영역들(70)은 소스 및 드레인 영역들(60)을 플루오르 함유 플라즈마에 노출시켜 형성한다. 그러한 공정은 50-100 mtorr의 압력과 75-200 watt의 전력 레벨로 플라즈마 챔버에서 NF3를 1-20 sccm, N2를 0-100 sccm, H2를 0-100 sccm, 및/또는 Ar을 0-100 sccm로 유입하는 것을 포함할 수 있다. 플루오르 함유 영역을 형성하기 위한 플라즈마로 이용 가능한 다른 가스들로는 NF3/H2, NF3/NH3, NF3/N2, NF3/Ar, NF3/N2/H2, CF4/H2/Ar, C2F6/Ar, 및 C2F6/H2가 있다. 본 발명의 플루오르 함유 플라즈마 공정들은 산화물의 에칭 및/또는 다른 종류의 표면 처리에 이용하는 다른 플루오르 함유 플라즈마 공정과는 구별되어야 한다. 이들 공정은 플루오르가 밑에 있는 실리콘 영역에 들어가지 않도록 최적화되며, 사실상 플루오르 함유 찌꺼기(residue)가 남지 않도록 최적화된다. 금속 규화물 영역들의 형성을 제한하는 플루오르의 기능은 본 발명 전에는 알려지지 않았으며, 플라즈마를 이용하여 표면에 가까운 플루오르 영역을 형성하는 것은 현재 반도체 기술에서의 플루오르 함유 플라즈마의 이용에 있어서 직관에 반한 것이다.
본 발명의 다른 실시예로서, 플루오르 함유 영역(70)은 0.2 내지 5 KeV의 에 너지와 1×1011 내지 1×1016 cm- 2 의 주입량(dose)으로 플루오르 및/또는 플루오르 함유종을 소스 및 드레인 영역들(60)에 이온 주입하여 형성할 수 있다. 소스 및 드레인 영역들(60)에 플루오르 함유 영역들(70)을 형성하는 공정 중에, 게이트 전극 구조체(30)에 플루오르 함유 영역(80)을 형성할 수도 있다. 게이트 전극 구조체(30) 내의 플루오르 함유 영역(80)은 다음에 게이트 전극 구조체(30)에 형성할 니켈 규화물층의 형성을 돕는다. 게이트 전극 구조체(30)에 플루오르 함유 영역을 형성하지 않는 경우에는, 차단층 또는 마스크를 이용하여 플루오르 주입 공정 중에 게이트 전극 구조체(30)를 차단시킬 수 있다.
도 1b에 도시한 플루오르 함유 영역들(70)의 형성에 이어서, 도 1c에 도시한 바와 같이 도 1b의 구조체 위에 금속층(90)을 형성한다. 본 발명의 일 실시예로서, 금속층은 니켈을 포함한다. 니켈 이외의 다른 금속으로는 코발트, 몰리브덴, 플래티늄 등이 있다. 금속층(90)의 형성에 니켈을 이용하는 경우, 금속층(90)의 두께 Mt는 30 내지 400 옹스트롬이다. 어떤 경우에는, 플루오르 함유층(70) 및 후속 금속층(90)의 형성을 단일 클러스터 툴의 복수의 챔버 또는 단일 챔버에서 인사이튜(in-situ)로 행할 수 있다.
금속층(90)의 형성에 이어서, 도 1c에 도시한 구조체를 열 어닐링함으로써 위에 있는 금속층(90)을 밑에 있는 실리콘 영역들과 반응시켜 금속 규화물 영역들을 형성한다. 주의할 것은 금속층(90)과 측벽 구조체(50) 간에는 반응이 일어나지 않는다는 것이다. 금속 규화물 영역들의 형성에 이어서, 비반응한 금속을 화학적 으로 제거하여 도 1d에 도시한 금속 규화물 영역들(100, 110)을 형성한다. 금속층(90)의 형성에 니켈을 이용한 경우에는, 250 내지 550 ℃의 온도로 금속층(90)을 어닐링하여 니켈 모노실리사이드(NiSi)(100, 110)를 형성한다. 본 실시예에 있어서, 금속 규화물 형성 공정 중에 플루오르 함유 영역들(70)이 소비되어 NiSi 영역들(100)과 소스 및 드레인 영역들(60)의 경계면(130)에서 플루오르가 쌓이게 된다. 본 발명의 공정 후에는, NiSi 영역들(100)과 밑에 있는 소스 및 드레인 영역들(60) 간의 경계면에서 측정한 플루오르 농도는 대략 1×1017 내지 5×1021 cm-3일 것이다. 소스 및 드레인 영역들(60)에 NiSi 영역들(100)을 형성하는 동안에, 게이트 전극 구조체(30)에 NiSi 영역(110)을 동시에 형성한다.
전술한 금속 규화물 형성 공정은 NMOS 트랜지스터와 PMOS 트랜지스터에 모두 이용 가능하다. NMOS 트랜지스터의 경우, 전술한 공정은 측벽 구조체 아래에의 금속 규화물 영역의 형성을 최소화시켜, 평탄한 금속 규화물/소스-드레인 경계면(130)을 형성하게 된다. PMOS 트랜지스터의 경우에는, 전술한 공정은 금속 규화물/소스-드레인 경계면(130)의 불균일을 최소화시켜, 누설 전류를 감소시키고 브레이크다운 전압을 증가시키게 된다.
본 발명에 대해서는 예시적인 실시예들을 참조하여 설명하였으나, 이러한 설명은 제한적 의미로 해석되어서는 안된다. 본 발명의 예시적인 실시예들의 각종 변형 및 조합뿐만 아니라 다른 실시예들도 상기 설명을 참조한다면 당업자에게는 명백한 것이다. 그러므로, 첨부한 청구의 범위는 그러한 모든 변형례나 실시예들 을 포함하는 것으로 한다.

Claims (20)

  1. 반도체 상에 유전체층을 형성하는 단계;
    상기 유전체층 상에 게이트 전극 구조체를 형성하는 단계;
    실리콘 산화물층 및 실리콘 질화물층을 포함하는 측벽 구조체를 상기 게이트 전극 구조체에 인접하게 형성하는 단계;
    상기 측벽 구조체 및 상기 게이트 전극 구조체에 인접한 상기 반도체에 도펀트종을 주입하여 소스 및 드레인 영역들을 형성하는 단계;
    상기 도펀트종의 상기 주입 후에 상기 소스 및 드레인 영역들을 어닐링하는 단계;
    상기 어닐링하는 단계 후에, 상기 소스 및 드레인 영역들을 플루오르 함유 플라즈마에 노출시킴으로써 상기 소스 및 드레인 영역들에 플루오르 함유 영역들을 형성하는 단계;
    상기 소스 및 드레인 영역들과 상기 플루오르 함유 영역들 상에 금속층을 형성하는 단계; 및
    상기 금속층을 밑에 있는 상기 플루오르 함유 영역들과 반응시켜 상기 소스 및 드레인 영역들에 금속 규화물 영역들을 형성하는 단계
    를 포함하는 MOS 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 유전체층은 1 내지 20 nm의 두께인 MOS 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 플루오르 함유 영역들은 1×1017 내지 5×1021 cm-3의 농도로 플루오르를 포함하는 MOS 트랜지스터 형성 방법.
  4. 제3항에 있어서,
    상기 플루오르 함유 영역들은 5 내지 300 옹스트롬의 깊이로 형성되는 MOS 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 플루오르 함유 플라즈마는 NF3를 포함하는 가스를 이용하여 형성되는 MOS 트랜지스터 형성 방법.
  6. 삭제
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 금속층은 니켈을 포함하는 MOS 트랜지스터 형성 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 플루오르 함유 영역들은 1×1017 내지 5×1021 cm-3의 농도로 플루오르를 포함하고, 상기 플루오르 함유 영역들은 5 내지 300 옹스트롬의 깊이로 형성되며, 상기 금속층은 니켈층인 MOS 트랜지스터 형성 방법.
  17. 삭제
  18. 삭제
  19. 제7항에 기재한 방법에 따라 형성한 MOS 트랜지스터들을 구비하는 집적 회로.
  20. 반도체 상의 유전체층;
    상기 유전체층 상의 게이트 전극 구조체;
    상기 게이트 전극 구조체에 인접하게 형성된, 실리콘 산화물층 및 실리콘 질화물층을 포함하는 측벽 구조체;
    상기 측벽 구조체 및 상기 게이트 전극 구조체에 인접한 상기 반도체에 주입되어 소스 및 드레인 영역들을 형성하는 도펀트종;
    어닐링한 후에, 상기 소스 및 드레인 영역들을 플루오르 함유 플라즈마에 노출시킴으로써 형성된 상기 소스 및 드레인 영역들 내의 플루오르 함유 영역들;
    상기 소스 및 드레인 영역들 상에 금속층을 형성하고, 상기 금속층을 밑에 있는 상기 소스 및 드레인 영역들 내의 플루오르 함유 영역들과 반응시켜 형성되는 상기 소스 및 드레인 영역들 내의 규화물 영역들
    을 포함하고,
    상기 소스 및 드레인 영역들은 상기 도펀트종의 상기 주입 후에 어닐링되는, MOS 트랜지스터들을 구비한 집적 회로.
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