KR100918881B1 - 실리사이드된 영역들을 갖는 반도체 장치 제조 방법 및 집적 회로 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 제조 방법 및 반도체 장치들을 포함하는 집적회로 제조 방법을 제공한다. 반도체 장치(100)를 제조하는 방법은, 우선, 기판(110) 위에 게이트 구조(120)를 형성한 단계 및 게이트 구조(120)에 인접하여 기판(110)에 소스/드레인 영역들(190)을 형성하는 단계를 포함한다. 본 방법은 게이트 구조(120) 및 기판(110)을 건식 에칭 처리하는 단계 및 게이트 구조(120)와 기판(110)을 건식 에칭 처리하는 단계에 후속하여 불소 첨가된 소스/드레인들을 형성하기 위하여 소스/드레인 영역들에 불소를 주입하는 단계를 더 포함한다. 그 후, 본 방법은 불소 첨가된 소스/드레인들 및 게이트 구조(120) 내에 금속 실리사이드 영역들(510, 520)을 형성하는 단계를 포함한다.
게이트 구조, 소스/드레인 영역들, 건식 에칭, 실리사이드 영역들

Description

실리사이드된 영역들을 갖는 반도체 장치 제조 방법 및 집적 회로 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE HAVING SILICIDED REGIONS AND METHOD FOR MANUFACTURING AN INTEGRATED CIRCUIT}
본 발명은 실리사이드된 게이트 전극층 영역들 및 실리사이드된 소스/드레인 영역들을 갖는 반도체 장치를 제조하는 방법, 및 그 반도체 장치를 포함하는 집적회로를 제조하는 방법에 관한 것이다.
종래의 MOS(metal-oxide-semiconductor) 트랜지스터들은 종종 금속 실리사이드층들을 이용하여 저항을 감소시킨다. 자기 정렬 실리사이드화 처리(self-aligned silicidation process)(살리사이드)가 종종 이용되어 MOS 트랜지스터의 소스/드레인 영역들 및 게이트 전극 위에 티타늄, 코발트 또는 텅스텐 실리사이드의 영역을 형성한다. 이 처리에서, MOS 트랜지스터 구조를 포함하는 실리콘 기판 위에는 블랭킷(blanket) 금속막이 피착된다. 금속은 그 후 하부 실리콘 영역들과 반응하여 저저항(low resistance) 금속 실리사이드를 형성한다. 기판 위에 잔존하는 반응하지 않은 금속은 그 후 상기 잔존 금속 실리사이드에 대하여 선택적인 금속 에칭 처리를 이용하여 제거된다.
이 처리 동안 금속 실리사이드가 소스/드레인 및 게이트 영역들에 한정되는 것이 중요하다. 소스/드레인 영역들의 경우, 금속 실리사이드가 트랜지스터 측벽 구조 아래에 형성되면, 트랜지스터들은 동작 불능이 될 수 있다. 더욱이 금속 실리사이드층은 밑에 있는 소스/드레인 영역과 비교적 완만한 계면을 형성해야 한다. 금속 실리사이드 소스/드레인 계면 내의 요철(unevenness)은 누설 전류의 증가와 항복 전압의 감소를 발생시킬 것이다.
금속 실리사이드 영역들과 연관된 저항을 감소시키기 위하여, MOS 트랜지스터들, 특히 40nm 보다 작은 물리적 게이트 길이를 갖는 트랜지스터들 및/또는 극도로 얕은 접합들(ultra-shallow junctions)을 갖는 MOS 트랜지스터들 내에 금속 실리사이드 영역들을 형성하는데 니켈의 사용이 증가되는 것이 발견된다. 니켈은 실리콘 내의 확산도(diffusivity)가 매우 높아서 트랜지스터 측벽 구조들 아래로 연장하는 니켈 실리사이드 영역들의 형성을 발생시킨다. 또한, 기존의 방법들을 이용하여 형성된 니켈 실리사이드 영역들은 밑에 있는 p형 소스/드레인 영역들과 매우 거친 계면을 갖는다. 전술된 바와 같이, 이것은 보다 높은 누설 전류 및 감소된 항복 전압을 갖는 트랜지스터들을 발생시킨다.
따라서, 밑에 있는 소스/드레인 영역과 완만한 계면을 갖고 트랜지스터 측벽 구조들의 아래로 연장하지 않는 금속 실리사이드 영역들을 MOS 트랜지스터의 소스/드레인 영역들 및 게이트 전극 위에 형성하는 방법이 요구된다.
발명의 개요
종래기술의 전술된 결함들을 해결하기 위하여, 본 발명은 반도체 장치를 제조하는 방법, 및 반도체 장치를 포함하는 집적회로를 제조하는 방법을 제공한다. 반도체 장치를 제조하는 방법은, 우선, 기판 위에 게이트 구조를 형성하는 단계 및 게이트 구조에 인접하여 기판에 소스/드레인 영역들을 형성하는 단계를 포함한다. 상기 방법은 게이트 구조 및 기판을 건식 에칭 처리(dry etch process)하는 단계 및 그에 후속하여 불소 첨가된 소스/드레인들(fluorinated source/drains)을 형성하기 위하여 소스/드레인 영역들에 불소를 주입하는 단계를 더 포함한다. 그 후, 상기 방법은 게이트 구조 및 불소 첨가된 소스/드레인들 내에 금속 실리사이드 영역들을 형성하는 단계를 포함한다.
집적회로를 제조하는 방법은, 전술된 것 이외에, 기판 위에 배치된 유전체층들 내에 반도체 장치들에 전기적으로 접촉하기 위한 상호접속들을 형성하는 단계를 더 포함한다. 또한, 상기 방법은 게이트 구조 위에 고성능 커패시터를 형성하는 단계를 포함하며, 이 경우 게이트 구조 내에 형성된 금속 실리사이드 영역은 고성능 커패시터의 하부 전극으로서 이용된다.
상기 설명은 본 발명의 바람직한 및 대안적인 특징들에 대하여 개략적으로 설명하였으므로 당업자는 후속하는 본 발명의 상세한 설명을 더 잘 이해할 수 있다. 이후에 본 발명의 청구범위의 주제를 형성하는 추가적인 특징들이 기술될 것이다. 당업자는 본 발명의 동일 목적들을 이행하기 위하여 다른 구조들을 설계 또는 수정하기 위한 기초로서 개시된 개념 및 특정 실시예를 용이하게 이용할 수 있는 것을 이해하여야 한다. 당업자는 또한 그런 균등한 구성들이 본 발명의 범위로부터 벗어나지 않는 것을 이해해야 한다.
본 발명의 실시예들은 첨부도면들을 참조하여 기술되며,
도 1은 본 발명의 원리들에 따라 제조된 부분적으로 완성된 반도체 장치의 단면도를 도시하고;
도 2는 게이트 구조 및 기판을 건식 에칭 처리한 후의, 도 1에 도시된 부분적으로 완성된 반도체 장치의 단면도를 도시하고;
도 3은 소스/드레인 영역들에 불소를 주입하여 불소 첨가된 소스/드레인들을 형성한 후의, 도 2에 도시된 부분적으로 완성된 반도체 장치의 단면도를 도시하고;
도 4는 소스/드레인 영역들 및 게이트 전극층 위에 금속층을 형성한 후의, 도 3에 도시된 부분적으로 완성된 반도체 장치의 단면도를 도시하고;
도 5는 금속층을 어닐링하여, 금속층이 밑에 있는 실리콘 영역들(underlying silicon regions)과 반응하여 금속 실리사이드 영역들을 형성한 후의, 도 4에 도시된 부분적으로 완성된 반도체 장치의 단면도를 도시하고;
도 6은 본 발명의 원리들에 따라 구성된 반도체 장치를 포함하는 종래 IC(integrated circuit)의 단면도를 도시하며;
도 7은 반도체 장치들의 적어도 하나 위에 배치된 커패시터를 포함하는, 도 6에 도시된 IC의 단면도를 도시한다.
MOS(metal-oxide-semiconductor) 장치들에서 물리적 게이트 길이들이 계속 감소함에 따라(특히, 40nm 레벨보다 작은 것들), 종래의 소스/드레인 영역들을 접촉하기 위한 금속 실리사이드로서 니켈을 계속 사용하기 위하여는 극복되어야 하는 장애들이 있다. 그러한 장애들 중 하나인, 반도체 장치의 측벽 스페이서 아래로 연장하는 파이핑 결함들(piping defects)은 실리콘에서의 니켈의 비교적 용이한 확산의 작용인 것으로 믿어진다. 그러한 장애들 중 다른 것인, p형 도핑된 소스/드레인 영역들 상의 NiSi2(nickel di-silicide) 스파이크 형성들은 부분적으로는 p형 도핑된 실리콘 상의 NiSi2 사이트들에 기인하는 것으로 믿어진다.
이 장애들에 대하여, 본 발명은 니켈 실리사이드가 형성되는 실리콘 영역에 불소 처리를 하는 것은 궁극적으로 사실상 파이핑 결함들을 감소시키고 NiSi2 스파이크 형성을 효과적으로 제거시킬 것임을 인식하였다. 불행히도, 니켈 실리사이드 영역들의 형성 직전의 종래 건식 에칭 사전처리는, 불소 처리의 효과를 감소시킬 것이므로, 수행되지 않을 수 있다. 그렇지만, 종래 건식 에칭 사전 처리가 없다면, 좁은 폴리실리콘 게이트 전극 라인들로 인하여 실질적으로 더 높은 시트 저항(sheet resistance)이 발생한다.
따라서, 본 발명은 불소 처리 이전에 게이트 구조 뿐만 아니라 기판의 표면에서 건식 에칭 사전처리(dry etch pretreatment)가 수행될 수 있다는 것을 고유하게 인식하였다. 이 처리 흐름을 이용하여, 본 발명의 원리들에 따라 제조된 반도체 장치들은 건식 에칭 사전처리 및 불소 처리 모두와 연관된 이점들을 획득할 것이다. 따라서, 본 발명의 방법론은 좁은 폴리실리콘 게이트 전극 라인들에 대하여 양호한 시트 저항을 유지하면서, 파이핑 결함들을 감소시키고 효과적으로 NiSi2 스파이크들을 제거할 수 있다.
이제 도 1-5를 참조하여, 바람직한 일 실시예에서, 본 발명의 원리들에 따라 반도체 장치를 제조하는 방법을 지시하는 상세한 제조 단계들의 단면도들이 도시된다. 도 1의 부분적으로 완성된 반도체 장치(100)는 기판(110)을 포함한다. 일 실시예에서, 기판(110)은, 웨이퍼 자체 또는 웨이퍼 위에 배치된 층(예를 들면, 에피택셜층)을 포함하는, 부분적으로 완성된 반도체 장치(100)에 위치된 임의의 층일 수 있다.
도 1에 도시된 바와 같이, 기판(110) 위에는 게이트 구조(120)가 형성된다. 도시된 실시예에서, 게이트 구조(120)는 게이트 유전체층(123) 및 게이트 전극층(128)을 포함한다. 게이트 유전체층(123)은, 예를 들면, 산화물, 열적으로 성장된 SiO2, 질화물, 산소질화물(oxynitride), 또는 이들의 임의의 조합을 포함할 수 있으며, 바람직하게는 약 1nm 내지 약 20 nm 범위의 두께를 갖는다. 게이트 유전체층(123)은 또한 약 3.9보다 큰 유전율(dielectric constant)을 갖는 높은 K 유전재료를 이용하여 형성될 수 있다. 높은 K 유전재료의 일부 예들은 하프늄 산화물, 하프늄 산소질화물, 등과 같은 유전체들을 포함하는 하프늄을 포함한다.
이전에 나타낸 바와 같이, 게이트 구조(120)는 게이트 전극층(128)을 더 포함한다. 바람직한 일 실시예의 게이트 전극층(128)은 게이트 유전체층(123) 위에 형성된 실리콘 함유 재료의 층을 포함한다. 바람직하게는, 이 실리콘 함유 재료는 다결정 실리콘("폴리" 또는 "폴리실리콘")을 포함하지만, 비결정성 실리콘, 에피택셜 실리콘 또는 임의의 다른 적절한 반도체 재료를 포함할 수 있다.
기판(110) 내에, 격리 영역들(isolation regions, 130) 사이에는 웰 영역(140)이 배치된다. 도 1-5에 도시된 기판(110) 내의 웰 영역(140)은 n형 또는 p형일 수 있다. CMOS 집적 회로들 형성시, 기판(110)에는 n형 및 p형 웰 영역들(140)이 형성된다. p웰 영역의 경우, NMOS 트랜지스터가 형성될 것이다. 유사한 방식으로, n웰 영역에 대하여, PMOS 트랜지스터가 형성될 것이다.
표준 포토리소그래피 처리들 및 폴리실리콘 에칭을 사용하여 한정된 게이트 구조(120)의 경우, 예를 들면, 먼저 약 1nm 내지 약 5nm의 산화물을 열적으로 성장시키고, 후속하여 약 15nm의 TEOS 산화물을 피착함으로써 스페이서(150)가 형성된다. 다른 실시예들에서, 스페이서(150)는 실리콘 질화물 및/또는 실리콘 산화물(성장된 또는 피착된) 층들의 조합을 포함할 수 있다.
웰 영역(140)이 p형 웰의 일부를 포함하는 NMOS 트랜지스터의 경우, 블랭킷 n형으로 낮게 도핑된 임플랜트(blanket n-type lightly doped implant)가 수행되어, 낮게 도핑된 n형 연장 임플랜트들(160)을 발생시킨다. n형으로 낮게 도핑된 연장 임플랜트들(160)은 종종 LDD(lightly doped drain) 또는 MDD(moderately doped drain) 연장 영역들로 지칭된다. n형으로 낮게 도핑된 연장 임플랜트들(160)은 종래 방식으로 형성되며 약 1E19 atoms/㎤ 내지 약 2E20 atoms/㎤ 범위의 피크 도펀트 농도를 갖는 것이 일반적이다.
n형으로 낮게 도핑된 연장 임플랜트들(160) 이외에, 포켓 임플랜트들(도시하지 않음)이 때때로 수행된다. 도 1에 도시된 반도체 장치(100)가 NMOS 트랜지스터인 경우, 포켓 임플랜트들은 p형 도펀트 종들(p-type dopant species)을 포함할 것이다. 현재 집적회로 기술에서, 포켓 임플랜트들은 임계전압과 같은 트랜지스터 특성들에 대한 짧은 트랜지스터 게이트 길이의 영향의 감소를 위해 사용되는 임플랜트를 의미한다. 포켓 임플랜트의 효과는 그러나 임계전압으로 한정되는 것은 아니다. 특정 트랜지스터형에 대한 포켓 임플랜트는 트랜지스터의 드레인 연장을 넘어서 연장하는 도핑 프로파일을 발생시키는 것이 보통이다. p형 포켓 임플랜트의 종들은 B, BF2, Ga, In, 또는 임의의 다른 적절한 p형 도펀트를 포함할 수 있다. 낮게 도핑된 연장 임플랜트들(160)의 종들은 As, P, Sb, 또는 임의의 다른 적절한 n형 도펀트를 포함할 수 있다. 임플랜트들의 순서는 다소 임의적이며 약하게 도핑된 연장 임플랜트들(160)은 포켓 임플랜트 이전에 수행될 수 있을 것이다.
유사하게, 웰 영역(140)이 n형 웰의 일부를 포함하는 PMOS의 경우, 블랭킷 p형으로 낮게 도핑된 임플랜트가 수행되어 p형으로 낮게 도핑된 연장 임플랜트들(160)을 발생시킨다. p형으로 낮게 도핑된 연장 임플랜트들(160)은 또한 종래 방식으로 형성되며 마찬가지로 약 1E19 atoms/㎤ 내지 약 2E20 atoms/㎤ 범위의 피크 도펀트 농도를 갖는 것이 일반적이다. NMOS 트랜지스터와 유사하게, PMOS 트랜지스터에 대하여 p형으로 낮게 도핑된 연장 임플랜트들(160) 이외에 포켓 임플랜트들도 때때로 수행된다. 이 경우, 그러나, 포켓 임플랜트들은 n형 도펀트 종들을 포함한다. n형 포켓 임플랜트의 종들은 As, P, 또는 임의의 다른 적절한 n형 도펀트를 포함할 수 있다. p형으로 낮게 도핑된 연장 임플랜트들(160)의 종들은 붕소(boron) 또는 임의의 다른 적절한 p형 도펀트를 포함할 수 있다. 이미 언급된 바대로, 임플랜트들의 순서는 다소 임의적이며 포켓 임플랜트는 p형으로 낮게 도핑된 연장 임플랜트들(160) 이전 또는 이후 수행될 수 있다.
낮게 도핑된 연장 임플랜트들(160)의(포켓 임플랜트가 수행된다면 그것의) 완료, 및 임의의 후속하는 처리 이후에, 측벽 구조들(170)이, 도 1에 도시된 바와 같이 수행된다. 본 발명의 실시예에서, 측벽 구조들(170)은 복수의 실리콘 산화물 및 실리콘 질화물 유전체층들을 포함한다. 측벽 구조들(170)은 먼저 적절한 유전재료의 블랭킷층들을 피착함으로써 형성된다. 그 후, 이방성 에칭(anisotropic etch)이 사용되어 측벽 구조들(170)을 형성한다. 실리콘 질화물이나 실리콘 산화물과 같은 단일의 적절한 유전재료를 이용하여 측벽 구조들(170)이 형성될 수도 있다.
측벽 구조들(170)의 형성에 후속하여, 높게 도핑된 소스/드레인 임플랜트들(180)이 형성된다. NMOS 트랜지스터에 대하여, 비소(arsenic) 및/또는 인(phosphorous)과 같은 n형 도펀트들이 측벽 구조들(170)에 인접한 기판(110)에 주입되어 높게 도핑된 소스/드레인 임플랜트들(180)을 형성한다. PMOS 트랜지스터의 경우, 붕소(boron)와 같은 p형 도펀트들이 측벽 구조들(170)에 인접한 기판(110)에 주입되어 높게 도핑된 소스/드레인 임플랜트들(180)을 형성한다. 높게 도핑된 소스/드레인 임플랜트들(180)은 종래 방식으로 형성되고 약 1E18 atoms/㎤ 내지 약 1E21 atoms/㎤ 범위의 피크 도펀트 농도를 갖는 것이 일반적이다.
높게 도핑된 소스/드레인 임플랜트들(180)의 형성 이후에, 고온 소스/드레인 어닐링(high temperature source/drain anneal)이 수행되어 임플랜트된 도펀트들을 활성화시키고 이온 주입 처리 동안 발생된 기판(110)의 손상을 제거시킬 수 있다. 결과물은 소스/드레인 영역들(190)이다. 소스/드레인 어닐링은 1초 내지 수분의 시간 동안 800℃ 이상의 온도에서 소스/드레인 영역들(190)이 어닐링되는 RTA(rapid thermal annealing)을 포함할 수 있다.
이제 도 2를 참조하면, 게이트 구조(120) 및 기판(110)을 건식 에칭 처리(210)한 후, 도 1에 도시된 부분적으로 완성된 반도체 장치의 단면도가 도시된다. 일 실시예에서, 건식 에칭 처리(210)는 아르곤 플라즈마 스퍼터 에칭(argon plasma sputter etch)을 포함한다. 본 실시예에서, 아르곤 가스 흐름은 바람직하게는 약 15 sccm 내지 약 100 sccm이다. 또한, 플라즈마 체임버 압력은 바람직하게는 약 0.1 mtorr 내지 약 50 mtorr의 범위이고 전력 레벨은 약 50 와트 내지 약 100 와트의 범위이다. 또한, 바이어스용으로 웨이퍼에 약 150 와트 내지 약 450 와트의 RF 전력이 인가될 수 있다. 다른 가스들, 흐름 속도들(flow rates), 압력들, 및 전력 레벨들이 이용될 수도 있다.
대안의 실시예에서, 건식 에칭 처리(210)는 산화물 건식 에칭 처리를 포함한다. 산화물 건식 에칭은 임의의 종류의 산화물 건식 에칭일 수 있지만, 본 발명의 일 실시예에서 산화물 건식 에칭은 반도체 장치들의 제조에서 사용된 종래의 캡 산화물 에칭에 유사하다. 이 캡 산화물 에칭은 통상적으로는 C 및 F를 포함하는 가스들의 플라즈마를 이용한다. 일 실시예에서, CF4/CHF3/Ar의 플라즈마가 사용된다. 그러한 처리는 약 35 mtorr 내지 약 100 mtorr 범위의 압력 및 약 100 와트 내지 약 300 와트의 범위의 전력 레벨의 플라즈마 체임버에서 CF4를 약 2 sccm 내지 약 10 sccm에서, CHF3를 약 5 sccm 내지 약 25 sccm에서, 그리고 Ar을 약 50 sccm 내지 약 100 sccm에서 흐르게 하는 단계를 포함할 수 있다.
캡 산화물 에칭이 이용되면, 선택적인 산소 애쉬(oxygen ash) 및 습식세정(wet clean)이 수행될 수 있다. 일 실시예에서, 습식세정은 광범위 핫 SCI 세정(extensive hot SCI clean)(예를 들면, 과산화수소(hydrogen peroxide), 수산화 암모늄(ammonium hydroxide) 및 DI 수(water))일 수 있다. 광범위 핫 SCI 세정은 약 2 분 내지 약 15 분의 시간 동안 약 50℃ 내지 약 90℃ 범위의 온도에서 수행될 수 있다. 그러나 다른 애쉬들 및 세정들이 본 발명의 범위 내에 있다.
이제 도 3을 참조하여, 소스/드레인 영역들(190)에 불소(fluorine, 310)를 배치하여 불소 첨가된 소스/드레인들(320)을 형성한 후, 도 2에 도시된 부분적으로 완성된 반도체 장치의 단면도가 도시된다. 모든 소스/드레인 어닐링 처리들이 완료된 후 불소 첨가된 소스/드레인들(320)이 형성되는 것을 주목해야 한다. 약 0.5 nm 내지 약 30 nm의 예시적인 깊이들 및 약 1E17 atoms/㎤ 내지 약 5E21 atoms/㎤ 범위의 불소 농도로, 불소 첨가된 소스/드레인들(320)이 기판(110)의 표면 가까이 배치된다.
일 실시예에서, 불소 첨가된 소스/드레인들(320)은 소스/드레인 영역들(190)을 불소 함유 플라즈마에 노출함으로써 형성된다. 그러한 처리는, 약 50 mtorr 내지 약 100 mtorr 범위의 압력들 및 약 75 와트 내지 약 200 와트 범위의 전력 레벨들의 플라즈마 체임버에서 NF3를 0.2 sccm 내지 약 20 sccm에서, N2를 약 0 sccm 내지 약 100 sccm에서, H2를 약 0 sccm 내지 약 100 sccm에서 및/또는 Ar을 약 0 sccm 내지 약 100 sccm에서 흐르게 하는 단계를 포함할 수 있다. 불소 함유 영역을 형성하기 위하여 플라즈마에서 사용될 수 있는 다른 가스들은 NF3/H2, NF3/NH3, NF3/N2, NF3/Ar, NF3/N2/H2, CF4/H2/Ar, C2F6/Ar, 및 C2F6/H2(이들에 한정되지는 않음)를 포함한다.
본 발명의 불소 함유 플라즈마 처리들은 산화물들을 에칭하고 및/또는 다른 종류의 표면 처리들을 수행하는데 이용된 다른 불소 함유 플라즈마와 구별되어야 한다. 이 처리들은 밑에 있는 실리콘 영역들에 불소를 포함시키지 않도록 최적화되고 실질적으로는 불소 함유 잔존물을 남기지 않도록 최적화된다. 금속 실리사이드 영역들의 형성을 제한하는 불소의 능력은 본 발명 이전에는 알려지지 않았고 플라즈마를 이용한 불소의 인접 표면 영역의 형성은 반도체 업계에서 불소 함유 플라즈마의 현재 사용들에 대하여 직관적이지 않다.
본 발명의 다른 실시예에서, 불소 첨가된 소스/드레인들(320)은 약 0.2 KeV 내지 약 5 KeV 범위의 에너지와 약 1E10 atoms/㎠ 내지 약 1E16 atoms/㎠ 범위의 도우즈(doses)에서 소스/드레인 영역들(190)에 불소 및/또는 불소 함유 종들을 이온주입함으로써 형성될 수 있다. 당업자는 불소 플라즈마 처리와 불소 주입 처리 사이에서의 선택은 제조중인 특정 장치에 대한 분석을 요구할 수 있다는 점을 이해한다.
소스/드레인 영역들(190) 내의 불소 첨가된 소스/드레인들(320)의 형성 처리 동안, 불소 첨가된 게이트 전극 영역(330)이 또한 게이트 전극층(128)에 형성될 수 있다. 게이트 전극층(128)의 불소 첨가된 게이트 전극 영역(330)은 바람직하게는 게이트 전극층(128)에 형성될 니켈 실리사이드층의 후속하는 형성에 도움이 될 것이다. 게이트 전극층(128)에서 불소 첨가된 게이트 전극 영역(330)이 요구되지 않는 경우에, 불소 통합 처리(fluorine incorporation process) 동안 블록킹층 또는 마스크가 사용되어 게이트 전극층(128)을 마스크할 수 있다.
이제 도 4를 참조하여, 소스/드레인 영역들(190) 및 게이트 전극층(128) 위에 금속층(410)을 형성한 후, 도 3에 도시된 부분적으로 완성된 반도체 장치의 단면도가 도시된다. 본 발명의 일 실시예에서, 금속층은 니켈을 포함한다. 니켈 이외에, 다른 금속들은 코발트, 몰리브덴, 플래티늄, 등을 포함한다. 금속층(410)을 형성하는데 니켈이 이용되는 경우, 금속층(410)의 두께는 선택적으로 약 3 nm 내지 약 40 nm이다. TiN과 같은 선택적인 캡층(도시하지 않음)이 이용되어 주위 가스(ambient gas)의 잠재적인 악영향을 방지할 수 있다.
도 5를 참조하면, 금속층(410)을 어닐링하여, 금속층(410)이 밑에 있는 실리콘 영역들과 반응하여 금속 실리사이드 영역들(510, 520)을 형성하도록 한 후, 도 4에 도시된 부분적으로 완성된 반도체 장치의 단면도가 도시된다. 금속층(410)과 측벽 구조들(170) 사이에는 반응이 발생하지 않는 점을 이해하여야 한다. 금속 실리사이드 영역들(510, 520)의 형성에 후속하여, 반응되지 않은 금속이 화학적으로 제거되어 도 5에 도시된 것과 유사한 장치를 만든다.
금속층(410)을 형성하는데 니켈이 이용되는 경우에, 약 250℃ 내지 약 550℃ 범위의 온도에서 니켈 금속층(410)을 어닐링함으로써 NiSi(nickel monosilicide)가 형성된다(510, 520). 본 실시예에서, 불소 첨가된 소스/드레인들(320)은 실리사이드 형성 처리 동안 전체는 아니더라도 적어도 부분적으로 소모될 것이다. 또한, 보통은 금속 실리사이드 영역들(510)과 소스/드레인 영역들(190)의 계면에 불소의 파일업(pile-up)이 존재할 것이다. 본 발명의 처리들에 후속하여, 금속 실리사이드 영역들(510)과 밑에 있는 소스/드레인 영역들(190) 사이의 계면에서 측정된 불소 농도는 바람직하게는 약 1E17 atoms/㎤ 내지 약 5E21 atoms/㎤일 것이다. 소스/드레인 영역들(190) 내의 금속 실리사이드 영역들(510)의 형성 동안, 게이트 전극층(128)에는 금속 실리사이드 영역(520)이 동시에 형성될 수도 있다.
일부 경우에, 게이트 구조(120) 및 기판(110)의 건식 에칭 처리, 불소 첨가된 소스/드레인들(320)의 형성, 및 금속층(410)의 후속 형성은 단일의 체임버 또는 단일의 클러스터 툴의 복수의 체임버들 내에서 인시추(in-situ) 수행될 수 있다. 그러한 클러스터 툴은, Endura Mainframe 이라는 명칭으로, 캘리포니아주 95054 산타클라라, 바우어스 애비뉴 3050 소재의 어플라이드 머티리얼즈를 통해 구매될 수 있다. 본 실시를 위하여는 플라즈마 스퍼터 에칭이 최적의 건식 에칭이라는 점을 주목한다. 또한, 본 실시예에서는 여기에 개시된 선택적인 세정 단계들이 수행될 필요는 없다는 점도 주목한다.
다양한 처리 단계들이 익스-시추(ex-situ) 달성되는 경우에, 불소 처리 이후 및 기판(110)과 게이트 구조(120) 위에 금속층(410)을 형성하기 전에 제2 선택적 세정 단계가 요구될 수 있다. 이 제2 선택적 세정 단계는, 먼저, SCI 및 불산(hydrofluoric acid)으로 표면을 세정하는 단계를 포함할 수 있다. 이 제2 세정 단계는 또한 공기 산화(air oxidation)에 대하여 기판(110)의 표면을 안정화(passivation)시키는 것으로 믿어진다.
전술된 금속 실리사이드 형성 처리는 NMOS 및 PMOS 트랜지스터들 모두에 사용될 수 있다. NMOS 트랜지스터들의 경우, 상기 처리는 채널 영역들로 연장하는 측벽 구조들 아래의 금속 실리사이드 영역들의 형성을 최소화하고, 평탄한(smooth) 금속 실리사이드 영역(510) 대 소스/드레인 영역(190)의 계면을 발생시킨다. PMOS 트랜지스터들의 경우, 전술된 프로세스는 금속 실리사이드 영역(510)과 소스/드레인 영역(190) 계면에서의 요철(unevenness)을 최소화시키고 누설 전류의 감소 및 항복 전압의 증가를 발생시킨다.
이제 도 6을 참조하면, 본 발명의 원리들에 따라 구성된 반도체 장치(610)를 포함하는 종래 집적회로(IC)(600)의 단면도가 도시된다. IC(600)는 CMOS 장치들, BiCMOS 장치들, 바이폴라 장치들, 또는 다른 종류의 장치들을 형성하는데 사용된 트랜지스터들과 같은 장치들을 포함할 수 있다. IC(600)는 인덕터들이나 저항들과 같은 수동 소자들을 더 포함할 수 있거나, 선택적인 장치들 또는 광전자(optoelectronic) 장치들을 포함할 수도 있다. 당업자는 이 다양한 종류의 장치들 및 그 제조에 친숙하다. 도 6에 도시된 특정 실시예에서, IC(600)은 그 위에 배치된 유전체층들(620)을 갖는 반도체 장치들(610)을 포함한다. 또한, 유전층들(620) 내에 다양한 장치들을 상호접속하기 위한 상호접속 구조들(630)이 배치되어, 동작 집적 회로(operational integrated circuit, 600)를 형성한다.
최종적으로 도 7을 참조하면, 도 6에 도시된 IC(600)의 단면도가 도시되지만, 도 7의 IC는 반도체 장치들(610)중 적어도 하나에 배치된 커패시터(710)를 포함한다. 도 7에 도시된 특정 실시예에서, NiSi는 폴리 게이트 전극상에 형성되고 고성능 커패시터(710)의 하부 전극으로서 이용된다. 유전체층(예를 들면, SiO2)은 그 후 NiSi 하부 전극의 위에 피착되며, TiN과 같은 제2 전극이 후속된다. 커패시터 스택은 그 후 원하는 커패시터(710)를 형성하도록 패터닝된다.
본 발명이 상세히 기술되었지만, 당업자는 최광의의 본 발명의 범위로부터 벗어나지 않고 다양한 변화들, 대체(subsituations), 및 변경을 이룰 수 있다는 점을 이해하여야 한다.

Claims (9)

  1. 반도체 장치 제조 방법으로서,
    기판 위에 게이트 구조를 형성하는 단계;
    상기 게이트 구조에 근접하여 상기 기판 내에 소스/드레인 영역들을 형성하는 단계;
    소스/드레인 영역들을 형성한 후에, 상기 게이트 구조 및 기판을 건식 에칭 처리하는 단계;
    상기 게이트 구조 및 기판을 상기 건식 에칭 처리하는 단계에 후속하여 불소 첨가된 소스/드레인들을 형성하기 위하여, 상기 소스/드레인 영역들에 불소를 주입하는 단계; 및
    상기 게이트 구조 및 상기 불소 첨가된 소스/드레인들에 금속 실리사이드 영역들을 형성하는 단계 - 상기 금속 실리사이드 영역들을 형성하는 단계는, 상기 게이트 구조 및 상기 불소 첨가된 소스/드레인들 위에 금속층을 형성하는 단계, 및 상기 금속층을 상기 게이트 구조 및 상기 불소 첨가된 소스/드레인들과 반응시켜 상기 게이트 구조 및 상기 불소 첨가된 소스/드레인들에 상기 금속 실리사이드 영역들을 형성하는 단계를 포함함 -
    를 포함하는 반도체 장치 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 게이트 구조 및 기판을 건식 에칭 처리하는 단계는 상기 게이트 구조 및 기판을 a) 아르곤 플라즈마 스퍼터 에칭하는 단계, 또는 b) 산화물 건식 에칭 처리한 이후 산소 애쉬(oxygen ash) 및 습식 세정하는 단계를 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 불소 첨가된 소스/드레인들은, 50 mtorr 내지 100 mtorr의 압력 및 75 와트 내지 200 와트의 전력 레벨로 플라즈마 체임버 내에서 유속 0.2 sccm 내지 20 sccm인 NF3, 0 sccm 내지 100 sccm인 N2, 및 0 sccm 내지 100 sccm인 H2를 포함하는 불소 함유 플라즈마에 상기 소스/드레인 영역들을 노출시킴으로써 형성되는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 불소 첨가된 소스/드레인들은 0.2 KeV 내지 5 KeV의 에너지들 및 1E10 atoms/㎠ 내지 1E16 atoms/㎠의 도우즈(doses)로 상기 소스/드레인 영역들에 불소 또는 불소 함유 종들(fluorine containing species)을 이온 주입함으로써 형성되는 반도체 장치 제조 방법.
  6. 제1항에 있어서, 상기 금속 실리사이드 영역들은 니켈 실리사이드 영역들인 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 게이트 구조는 폴리실리콘 게이트 전극층을 포함하고 상기 게이트 구조에 금속 실리사이드 영역들을 형성하는 단계는 상기 폴리실리콘 게이트 전극층에 금속 실리사이드 영역들을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  8. 제1항에서와 같이, 기판 위에 반도체 장치들을 생성하는 단계를 포함하는, 집적 회로 제조 방법으로서,
    상기 기판 위에 배치된 유전체층들 내에 상기 반도체 장치들을 전기적으로 접촉하기 위한 상호접속들을 형성하는 단계를 더 포함하는 집적 회로 제조 방법.
  9. 제8항에 있어서, 상기 게이트 구조에 고성능 커패시터를 형성하는 단계를 더 포함하며, 상기 게이트 구조 위에 형성된 상기 금속 실리사이드 영역은 상기 고성능 커패시터의 하부 전극으로서 사용되는 집적 회로 제조 방법.
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