KR20050081587A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

Abstract

금속 실리사이드 게이트 전극의 형성 공정 중 소스/드레인 영역 상에 금속 실리사이드 형성을 방지할 수 있는 반도체 소자의 트랜지스터 제조 방법이 개시되어 있다. 기판의 액티브 영역 상에 폴리실리콘 패턴을 형성한 후, 상기 폴리실리콘 패턴을 포함하는 기판에 식각 저지막을 형성한다. 상기 폴리실리콘 패턴 사이의 식각 저지막 상에 실리시데이션 방지막 패턴을 형성하고 상기 식각 저지막의 노출 부분을 제거한 후, 상기 폴리실리콘 패턴 전부를 금속 실리사이드화 하여 게이트 전극들을 형성한다. 상기 실리시데이션 방지막과 식각 저지막의 잔류 부분을 제거한 후, 상기 게이트 전극들 사이의 기판 표면에 불순물을 이온 주입하여 소스/드레인을 형성한다. 이에 따라 소스/드레인 영역 상에 과도한 금속 실리사이드 형성에 따른 정션 누설 전류를 방지하여 트랜지스터의 특성을 향상시킨다.

Description

반도체 소자의 트랜지스터 제조 방법{method for manufacturing a transistor in a semiconductor device}

본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것이다. 보다 상세하게는, 금속 실리사이드 게이트 전극을 갖는 트랜지스터 제조 방법에 관한 것이다.

반도체 장치가 고집적화 됨에 따라, 반도체 기판 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 게이트 전극 및 비트라인과 같은 배선 재료로 매우 유용한 물질이었으나, 반도체 소자의 패턴들이 점점 작아짐에 따라, 폴리실리콘의 비저항(resistivity)이 너무 커서 반도체 소자의 RC 시간 지연 및 IR 전압 강하 등이 증가하는 문제가 발생하였다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect)를 개선하기 위해 채널에 있어서 도판트(dopant)의 농도를 증가시켜야 하지만, 이로 인해 채널에서의 고농도 도판트는 비이상적인 터널링 전류(tunneling current)를 발생시키는 문제가 있다.

한편, 기존의 게이트 산화막의 두께가 감소함에 따라 고유전율을 갖는 유전체를 게이트 절연막으로 이용하게 되었다. 하지만, 상기 유전체가 폴리리실리콘과 반응하여 폴리실리콘과 유전체 간의 계면에 산화막을 형성함으로써 디펙트(defect)가 발생하는 문제가 있다.

따라서, 게이트 전극을 폴리실리콘 대신에 금속 실리사이드(silicide)로 대체시키는 금속 실리사이드로 형성된 게이트 전극의 형성 방법과, 소스/드레인 영역의 표면에 금속 실리사이드 형성 방법에 관한 연구가 활발히 진행되고 있다.

일반적으로 게이트 및 소오스/드레인 영역의 표면에 실리사이드(silicide)를 형성하여 게이트의 비저항 및 소오스/드레인 영역의 기생 저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정이 새로운 금속화 공정으로 사용되고 있다. 살리사이드 공정이란, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 실리사이드를 형성하는 공정이다.

상기 살리사이드 공정은 폴리실리콘막을 포함하는 기판 상에 금속을 두껍게 증착한 후, 상기 금속을 폴리실리콘 및 소스/드레인 영역의 실리콘과 반응하게 하여 실리시데이션 공정(silicidation process)을 수행하여 금속 실리사이드로 이루어진 게이트 전극 및 소스/드레인 영역을 형성한다. 하지만, 두꺼운 폴리실리콘 전체를 실리시데이션함에 따라 소스/드레인 영역도 동시에 과도하게 실리시데이션됨으로서 정션 누설 전류(junction leakage current)의 문제가 발생한다.

상기 정션 누설 전류 발생을 방지하는 금속 실리사이드 게이트 전극의 일 예로서, 미합중국 특허 제 6,599,831호(issued to Maszara, et al.)에는 소스/드레인 영역의 금속 실리사이드 형성 두께와 게이트 전극 형성용 폴리실리콘의 두께를 동일하게 조절하여 동시에 금속 실리사이드를 형성하는 방법이 개시되어 있다. 하지만, 이는 게이트 전극과 소스/드레인의 액티브 영역과의 쇼트가 발생할 수 있는 문제가 있다.

또한, 미합중국 특허 제 6,562,718호(issued to Xiang, et al.)에는 반응 방지막을 이용하여 소스/드레인의 액티브 영역에 대한 실리시데이션 후에 폴리실리콘의 실리시데이션 하여 소스/드레인의 액티브 영역에 대한 과도한 실리시데이션을 방지하여 정션 누설 전류 발생을 감소시킨다. 하지만, 폴리실리콘의 실리시데이션 공정 중의 어닐링(annealing)시 소스/드레인의 액티브 영역에 있는 불순물이 확산되어 불순물의 도핑 프로파일(doping profile)이 변화하는 열적 버짓(thermal budget)에 의한 상 변이(phase transition)가 발생하게 되며, 문턱 전압(threshold voltage)가 변화하게 되고, 나아가 게이트 전극과 게이트 전극간의 쇼트가 발생할 수 있는 문제가 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 열적 버짓을 최소화하고 소스/드레인의 정션 누설 전류를 감소시킬 수 있는 금속 실리사이드 게이트 전극을 갖는 반도체 소자의 트랜지스터 제조 방법을 제공하는 데 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명은, 기판의 액티브 영역 상에 게이트 절연막과 폴리실리콘막을 순차적으로 형성하는 단계; 상기 폴리실리콘막을 패터닝 하여 폴리실리콘 패턴을 형성하는 단계; 상기 폴리실리콘 패턴을 포함하는 기판에 식각 저지막을 형성하는 단계; 상기 폴리실리콘 패턴 사이의 식각 저지막 상에 실리시데이션 방지막을 형성하는 단계; 상기 식각 저지막의 노출 부분을 제거하는 단계; 상기 패턴닝된 폴리실리콘 전부를 금속 실리사이드화 하여 게이트 전극들을 형성하는 단계; 상기 실리시데이션 방지막과 식각 저지막의 잔류 부분을 제거하는 단계; 및 상기 게이트 전극들 사이의 기판 표면에 불순물을 이온 주입하여 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법을 제공한다.

본 발명에 의하면, 실리시데이션 공정을 통한 금속 실리사이드의 게이트 전극 형성 후에 게이트 전극들 사이에 불순물을 이온 주입하여 소스/드레인을 형성함으로써 소스/드레인 영역의 열적 버짓을 최소화하여 정션 누설 전류를 감소시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도1a 내지 도1h는 본 발명의 실시예에 의한 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.

도1a는 반도체 기판(100) 상에 게이트 절연막(110) 및 폴리실리콘막(120)을 형성하는 단계를 도시하는 단면도이다.

먼저, 반도체 기판(100)을 준비하고 통상의 소자 분리 공정으로 필드 산화막(미도시)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다.

상기 기판(100)의 액티브 영역 상에 게이트 절연막(110)을 형성한다. 상기 게이트 절연막을 산화물로 형성한다. 상기 산화물로 게이트 절연막을 형성하는 방법은 기판(100)의 전면을 산화 분위기에서 노출된 실리콘과 산화제(oxidant)와의 산화(oxidation) 반응에 의해 기판(100)의 표면 상에 산화막을 형성한다. 때문에, 필드 영역 상에는 형성되지 않게 된다.

이후, 상기 게이트 절연막(110) 위에 폴리실리콘을 증착하여 폴리실리콘막(120)을 형성한다. 상기 폴리실리콘막(120)은 n형 또는 p형 불순물로 도핑된 폴리실리콘층(doped polycrystalline silicon)을 화학 기상 증착법(chemical vapor deposition)으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학 기상 증착법으로 증착한 후, 이온 주입을 실시하여 도핑하여 형성한다. 상기 폴리실리콘막(120)은 후속하는 패터닝 공정에 의하여 폴리실리콘 패턴을 형성한 후, 금속 실리사이드로 변하여 게이트 전극을 형성한다.

도1b는 폴리실리콘 패턴(120a)을 형성하는 단계를 도시하는 단면도이다.

도1b를 참조하면, 상기 폴리실리콘막(120) 상에 포토레지스트(photoresist)(미도시)을 도포, 노광 및 현상하여 게이트 전극의 해당 영역에 포토레지스트 패턴(125)을 형성한다. 상기 포토레지스트 패턴(125)을 이용하여 폴리실리콘막(120)을 패터닝하여 폴리실리콘 패턴(120a)을 형성한다. 이후, 도시하지는 않았으나, 상기 포토레지스트 패턴(125)을 애싱 및 스트립 공정으로 제거한다.

도1c는 식각 저지막(130)을 형성하는 단계를 도시하는 단면도이다.

도1c를 참조하면, 상기 폴리실리콘 패턴(120a)의 측면과 상부를 포함하여 기판(100) 전면에 식각 저지막(etch stopper)(130)을 도포한다. 상기 식각 저지막(130)은, 후속하여 식각 저지막(130) 상에 증착되는 실리시데이션 방지막(Silicidation Blocking Layer;SBL 이하 'SBL'이라 한다)간에 식각 선택비를 갖는 물질로 형성한다. 이는, SBL을 식각할 시에 상기 식각 저지막(130)의 하부에 존재하는 폴리실리콘 패턴(120a)을 보호하기 위함이다. 따라서, SBL을 산화물로 형성하는 경우, 상기 식각 저지막(130)은 실리콘 질화물로 형성하는 것이 바람직하다.

도1d는 SBL(140)을 형성하는 단계를 도시하는 단면도이다.

도1d를 참조하면, 상기 식각 저지막(130) 상에 상기 폴리실리콘 패턴의 상부보다 일정 높이로 신장되도록 SBL(140)을 형성한다. 상기 SBL(140)은 질화막 또는 산화막으로 형성할 수 있다. 바람직하게는, SBL(140)은 질화물인 식각 저지막(130)과의 식각 선택비를 갖도록 산화물으로 형성한다. 상기 SBL(140)은, 기판(100) 상에 금속층(150)이 형성되어 있는 경우, 소스/드레인 영역에 도포되어 소스/드레인 영역 상에 금속 실리사이드 형성을 방지하는 역할을 한다.

도1e는 상기 폴리실리콘 패턴(120a) 사이의 식각 저지막(130) 상에만 잔류하는 SBL 패턴(140a)을 형성하는 단계를 도시한 단면도이다.

도1e를 참조하면, 상기 SBL(140)을 식각 저지막(130)의 상부가 노출되도록 에치백(etchback)한다. 상기 에치백 공정으로 화학적 기계적 연마(chemical mechanical polishing)법을 이용할 수 있다. 이후, 에천트(etchant)를 이용하는 습식 식각(wet etch) 남아있는 상기 SBL을 부분적으로 식각하여 SBL 패턴(140a)을 형성한다. 구체적으로, 상기 SBL(140a) 패턴은 상기 폴리실리콘 패턴(120a) 사이에 위치하는 식각 저지막(130) 상에만 잔류한다. ,

상기 SBL 패턴(140a)의 높이는 약 300 내지 500Å인 것이 바람직하다. 이는 상기 높이가 300Å 미만일 경우, 후속하는 식각 저지막(130) 제거 공정에서 SBL 패턴(140a)이 제거될 수 있고, 상기 높이가 500 Å 초과일 경우, 상기 식각 저지막(130)의 측벽에 있는 폴리실리콘과 금속과의 실리시데이션 공정 시간이 길어지는 문제점이 있기 때문이다.

도1f는 식각 저지막(130)의 노출 부분의 제거 및 금속층(150)을 형성하는 단계를 도시한 단면도이다.

도1f를 참조하면, 기판(100)의 식각 저지막(130)의 노출 부분을 인산 등을 이용하여 제거한 후, 기판(100) 상의 미립자를 비롯한 오염물 또는 실리콘 영역의 표면에 생성된 자연 산화막을 제거하기 위한 통상의 습식 세정 공정을 실시한다. 이후, 상기 기판(100)을 RF 스퍼터 설비의 챔버에 넣는다. 기판(100)의 이동 중에 재 생성될 수 있는 자연 산화막 등을 제거하기 위하여 RF 플라즈마 식각을 실시한 후, 인-시튜로 상기 기판(100)의 전면에 금속층(150)을 스퍼터링(sputtering)으로 증착한다.

상기 금속층(150)은 폴리실리콘 패턴(120a)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 금속 실리사이드를 형성할 수 있는 Ti, Ni, W, Mo, Co, Ta 또는 Pt 등의 고융점의 전이 금속으로 형성한다. 본 발명은 상기 전이 금속이 고온의 어닐링 공정에서 폴리실리콘 패턴(120a)으로 확산함으로써 게이트 전극을 형성하므로 상기 금속층(150)은 니켈(Ni)로 형성하는 것이 바람직하다.

도1g는 금속 실리사이드(155)의 게이트 전극(160)을 형성하는 단계를 도시한 단면도이다.

도1g를 참조하면, 상기 기판(100)을 통상적인 고속 가열기의 반응 챔버에 넣은 후, 질소(N₂) 분위기 하에서 약 600내지 900℃의 저온에서 기판(100)을 가열하여 금속층(150)의 금속이 폴리실리콘 패턴(120a)으로 확산하여 금속 실리사이드(155)의 게이트 전극(160)을 형성한다. 그 결과, SBL 패턴(140a)이 형성되지 않은 영역의 폴리실리콘 패턴(120a) 상에 금속 실리사이드(155), 예컨대 니켈 모노실리사이드(NiSi)가 형성되고, SBL 패턴(140a)으로 덮여 있는 영역에는 금속 실리사이드(155)가 형성되지 않는다.

그런데, 상기 금속층(150)은 상기 폴리실리콘 패턴의 상부면 뿐 아니라 측면에까지 증착되어 있다. 때문에, 종래에 상기 폴리실리콘 패턴 상부 표면에만 상기 금속층이 형성되는 것에 비해, 상기 금속이 상기 폴리실리콘 패턴의 내부로 용이하게 확산될 수 있어서 상기 금속 실리사이드를 형성하기 위해 소요되는 시간이 단축되는 효과가 있다.

도1h는 소스/드레인(170)을 형성하는 단계를 도시한 단면도이다.

상기 금속 실리사이드의 게이트 전극(160)을 형성한 후, 반응하지 않은 금속층(150), SBL 패턴(140a) 및 식각 저지막(130)을 제거한다.

상기 미반응 금속층(150)의 제거는 약 100℃의 온도에서 3:1의 황산(H₂SO₄)과 과산화수소(H₂O₃)의 혼합 가스와 탈이온화된 물(H₂O)을 이용하는 습식 화학적 식각(wet chemical etch)에 의해 수행된다. 상기 SBL 패턴(140a)의 제거는 인산(phosphoric acid) 에칭법 등의 통상의 식각 방법에 의해 수행된다. 상기 금속 실리사이드에 대하여 식각 선택비를 가지며, 금속층(150)과 SBL 패턴(140a)을 동시에 식각할 수 있는 식각액에 의한 식각 방법이 적용될 수 있다. 이후, 식각 저지막(130)을 통상의 방법으로 제거한다.

도1h를 참조하면, 상기 게이트 전극(160)들의 사이에 통상의 방법으로 소스/드레인(170)을 형성한다. 바람직하게는 상기 게이트 전극(160)들 사이의 기판(100) 표면에 제1차 저농도로 n형 또는 p형 불순물을 이온 주입한다. 다음에, 상기 게이트 전극 및 기판 표면에 실리콘 질화막을 도포한 후, 이를 이방성 식각하여 게이트 전극(160)의 측벽에 게이트 스페이서(167)를 형성한다. 이후, 게이트 스페이서(167)들을 마스크로 하여 게이트 스페이서(167) 사이의 기판(100) 표면에 제2차 고농도로 n형 또는 p형 불순물을 이온 주입하여 소스/드레인(170)을 형성한다.

본 발명은 실리사이드로 이루어지는 게이트 전극을 형성한 이후에, 소스/드레인을 형성하기 때문에, 게이트 전극 형성 중에 소스/드레인상에 열적 버짓이 발생되지 않는다. 따라서, 상기 소스/드레인의 열적 버짓에 의한 상변화를 최소화할 수 있어 소스/드레인의 누설 전류를 방지하는 효과가 있다.

이후, 상기 소스/드레인(170) 영역 상에 금속층을 형성한 후 열처리하는 통상의 방법으로 소스/드레인(170) 상에 금속 실리사이드를 부가적으로 형성할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 게이트 전극용 실리시데이션 공정 후, 후속하여 이온 주입공정으로 소스/드레인을 형성함으로써, 게이트 전극을 형성하기 위한 실시사이드를 형성하는 공정에 의하여 소스/드레인의 열적 버짓이 발생되지 않는다. 따라서, 상기 소스/드레인의 누설 전류를 방지하는 효과가 있다.

또한, 게이트 전극을 금속 실리사이드로 형성하는 공정 시에, 금속이 상기 폴리실리콘 패턴의 상부면 및 측면부에서 확산되어 실리시데이션되므로 게이트 절연막 바로 윗부분까지 단시간 내에 용이하게 금속 실리사이드를 형성할 수 있는 장점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1a 내지 1h는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 기판 110 : 게이트 절연막

120 : 폴리실리콘막 120a: 폴리실리콘 패턴

125 : 포토레지스트 패턴 130 : 식각 저지막

140 : 실리시데이션 방지막(SBL) 140a: 실리시데이션 방지막 패턴

150 : 금속층 155 : 금속 실리사이드

160 : 게이트 전극 165 : 게이트 마스크 패턴

167 : 게이트 스페이서 170 : 소스/드레인

Claims (7)

1. 기판의 액티브 영역 상에 게이트 절연막과 폴리실리콘막을 순차적으로 형성하는 단계;

   상기 폴리실리콘막을 패터닝 하여 폴리실리콘 패턴을 형성하는 단계;

   상기 폴리실리콘 패턴을 포함하는 기판에 식각 저지막을 형성하는 단계;

   상기 폴리실리콘 패턴 사이에 위치하는 식각 저지막 상에 실리시데이션 방지막 패턴을 형성하는 단계;

   상기 식각 저지막의 노출 부분을 제거하는 단계;

   상기 폴리실리콘 패턴 전부를 금속 실리사이드화 하여 게이트 전극들을 형성하는 단계;

   상기 실리시데이션 방지막과 식각 저지막의 잔류 부분을 제거하는 단계; 및

   상기 게이트 전극들 사이의 기판 표면에 불순물을 이온 주입하여 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
2. 제1항에 있어서, 상기 실리시데이션 방지막 패턴을 형성하는 단계는,

   상기 식각 저지막과 상기 폴리실리콘 패턴의 상부에 실리시데이션 방지막을 형성하는 단계;

   상기 식각 저지막의 상부가 노출되도록 실리시데이션 방지막을 평탄화하는 단계; 및

   상기 실리시데이션 방지막을 부분적으로 제거하여 상기 폴리실리콘 패턴 사이에만 소정의 높이로 잔류하는 실리시데이션 방지막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
3. 제1항에 있어서, 상기 실리시데이션 방지막 패턴은 산화물로 형성된 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
4. 제1항에 있어서, 상기 실리시데이션 방지막 패턴의 높이는 약 300 내지 500 Å 인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
5. 제1항에 있어서, 상기 게이트 전극을 형성하는 단계는,

   상기 실리시데이션 방지막을 포함하는 기판 상에 금속을 적층하는 단계; 및

   상기 패터닝된 폴리실리콘과 금속을 실리사이드화 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법
6. 제 1항에 있어서, 상기 소스/드레인을 형성하는 단계는,

   상기 게이트 전극들 사이의 기판 표면에 제1차 저농도 이온 주입하는 단계;

   상기 게이트 전극들의 측벽에 게이트 스페이서들을 형성하는 단계; 및

   상기 게이트 스페이서들 사이의 기판 표면에 제2차 고농도 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
7. 제 1항에 있어서, 상기 소스/드레인을 형성한 후에 상기 소스/드레인 영역의 기판 상에 실리시데이션하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.