JP2002100764A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002100764A JP2002100764A JP2000290184A JP2000290184A JP2002100764A JP 2002100764 A JP2002100764 A JP 2002100764A JP 2000290184 A JP2000290184 A JP 2000290184A JP 2000290184 A JP2000290184 A JP 2000290184A JP 2002100764 A JP2002100764 A JP 2002100764A
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Abstract
(57)【要約】
【課題】 ０.１５μｍ世代以下のＭＩＳＦＥＴの高信
頼度と高速動作とを同時に実現する。 【解決手段】 基板１の主面上に形成されたゲート電極
９ｎ，９ｐの側壁にサイドウォールスペーサ１４を形成
した後、基板１の露出した表面にシリサイド層１５を形
成し、次いでサイドウォールスペーサ１４を後退させて
サイドウォールスペーサ１４とシリサイド層１５との間
に隙間を設けた後、サイドウォールスペーサ１４の両側
の基板１にソース、ドレイン拡散領域１０ｂ，１２ｂを
形成する。
頼度と高速動作とを同時に実現する。 【解決手段】 基板１の主面上に形成されたゲート電極
９ｎ，９ｐの側壁にサイドウォールスペーサ１４を形成
した後、基板１の露出した表面にシリサイド層１５を形
成し、次いでサイドウォールスペーサ１４を後退させて
サイドウォールスペーサ１４とシリサイド層１５との間
に隙間を設けた後、サイドウォールスペーサ１４の両側
の基板１にソース、ドレイン拡散領域１０ｂ，１２ｂを
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ゲート長が０.１５μｍ以下の世代
のサリサイド（ＳＡＬＩＣＩＤＥ：Self-Aligned-Silic
ide）技術を採用した半導体デバイスを有する半導体装
置に適用して有効な技術に関する。
技術に関し、特に、ゲート長が０.１５μｍ以下の世代
のサリサイド（ＳＡＬＩＣＩＤＥ：Self-Aligned-Silic
ide）技術を採用した半導体デバイスを有する半導体装
置に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進むにつれて、
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field
Effect Transistor）はスケーリング則に従い微細化さ
れるが、ゲートやソース、ドレインの抵抗が増大して、
ＭＩＳＦＥＴを微細化しても高速動作が得られないとい
う問題が生ずる。
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field
Effect Transistor）はスケーリング則に従い微細化さ
れるが、ゲートやソース、ドレインの抵抗が増大して、
ＭＩＳＦＥＴを微細化しても高速動作が得られないとい
う問題が生ずる。
【０００３】そこで、たとえば０.２μｍ以下のゲート
長を有するＭＩＳＦＥＴにおいては、ゲートを構成する
導電膜およびソース、ドレインを構成する半導体領域の
表面に自己整合で低抵抗のシリサイド層、たとえばコバ
ルト（Ｃｏ）シリサイドまたはチタン（Ｔｉ）シリサイ
ドを形成することにより、ゲートやソース、ドレインを
低抵抗化するサリサイド技術が検討されている。
長を有するＭＩＳＦＥＴにおいては、ゲートを構成する
導電膜およびソース、ドレインを構成する半導体領域の
表面に自己整合で低抵抗のシリサイド層、たとえばコバ
ルト（Ｃｏ）シリサイドまたはチタン（Ｔｉ）シリサイ
ドを形成することにより、ゲートやソース、ドレインを
低抵抗化するサリサイド技術が検討されている。
【０００４】なお、サリサイド層を備えたＭＩＳＦＥＴ
については、たとえば特開平９−２３００３号公報また
は特開平５−３２６５５２号公報などに記載されてい
る。
については、たとえば特開平９−２３００３号公報また
は特開平５−３２６５５２号公報などに記載されてい
る。
【０００５】ところで、シリサイド技術には、ソース、
ドレインを構成する半導体領域をシリサイド層が突き抜
けることによってｐｎ接合部にリーク電流（以下、接合
リークと略す）が発生するという問題があり、その接合
リークは、特に０.１５μｍ以下のゲート長を有し、相
対的に浅いソース、ドレインで構成されるＭＩＳＦＥＴ
において顕著となる。そこで、本発明者は、シリサイド
層を備えたソース、ドレインの形成方法を検討し、たと
えば相対的に低いエネルギーでかつ相対的に高いドーズ
量で不純物を基板にイオン注入した後、その不純物を熱
処理によって拡散させてソース、ドレインを構成する半
導体領域の不純物濃度分布を最適化し、その後シリサイ
ド層を形成することにより、接合リークを抑える技術を
提案した。
ドレインを構成する半導体領域をシリサイド層が突き抜
けることによってｐｎ接合部にリーク電流（以下、接合
リークと略す）が発生するという問題があり、その接合
リークは、特に０.１５μｍ以下のゲート長を有し、相
対的に浅いソース、ドレインで構成されるＭＩＳＦＥＴ
において顕著となる。そこで、本発明者は、シリサイド
層を備えたソース、ドレインの形成方法を検討し、たと
えば相対的に低いエネルギーでかつ相対的に高いドーズ
量で不純物を基板にイオン注入した後、その不純物を熱
処理によって拡散させてソース、ドレインを構成する半
導体領域の不純物濃度分布を最適化し、その後シリサイ
ド層を形成することにより、接合リークを抑える技術を
提案した。
【０００６】
【発明が解決しようとする課題】ところが、本発明者が
検討したところ、熱処理による不純物の拡散現象を正確
に予測することがむつかしく、ソース、ドレインを構成
する半導体領域の不純物濃度分布の再現性が乏しいた
め、シリサイド層の突き抜けが完全には抑えられないと
いう問題が生じた。さらに、相対的に高いドーズ量の不
純物が導入された半導体領域ではシリサイド層の成長が
抑制されるため、低抵抗のシリサイド層が得られにくい
ことが考えられた。
検討したところ、熱処理による不純物の拡散現象を正確
に予測することがむつかしく、ソース、ドレインを構成
する半導体領域の不純物濃度分布の再現性が乏しいた
め、シリサイド層の突き抜けが完全には抑えられないと
いう問題が生じた。さらに、相対的に高いドーズ量の不
純物が導入された半導体領域ではシリサイド層の成長が
抑制されるため、低抵抗のシリサイド層が得られにくい
ことが考えられた。
【０００７】本発明の目的は、０.１５μｍ世代以下の
ＭＩＳＦＥＴの高信頼度と高速動作とを同時に実現する
ことのできる技術を提供することにある。
ＭＩＳＦＥＴの高信頼度と高速動作とを同時に実現する
ことのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明の半導体装置の製造方法は、基板の
主面上に形成されたゲート電極の側壁にサイドウォール
スペーサを形成した後、基板の露出した表面にシリサイ
ド層を形成し、次いでサイドウォールスペーサを後退さ
せてサイドウォールスペーサとシリサイド層との間に隙
間を設け、その後サイドウォールスペーサの両側の基板
にソース、ドレイン拡散領域を形成することにより、Ｍ
ＩＳＦＥＴを形成するものである。
主面上に形成されたゲート電極の側壁にサイドウォール
スペーサを形成した後、基板の露出した表面にシリサイ
ド層を形成し、次いでサイドウォールスペーサを後退さ
せてサイドウォールスペーサとシリサイド層との間に隙
間を設け、その後サイドウォールスペーサの両側の基板
にソース、ドレイン拡散領域を形成することにより、Ｍ
ＩＳＦＥＴを形成するものである。
【００１１】上記した手段によれば、シリサイド層を形
成した後にソース、ドレイン拡散領域を形成するので、
シリサイド層の膜厚およびそのばらつきを把握したうえ
でソース、ドレイン拡散領域の形成が可能となり、常に
ソース、ドレイン拡散領域をシリサイド層よりも基板深
くに設けることができて、基板の深さ方向の接合リーク
を防ぐことが可能となる。さらに、サイドウォールスペ
ーサとシリサイド層との間に隙間を設けた後に、ソー
ス、ドレイン拡散領域を形成するので、ソース、ドレイ
ン拡散領域がシリサイド層の端部を覆い、シリサイド層
がソース、ドレイン拡散領域をチャネル方向に突き抜け
るのを防ぐことができて、チャネル方向の接合リークを
防ぐことが可能となる。また、ソース、ドレイン拡散領
域を形成する前にシリサイド層を形成するので、良好な
シリサイド層の成長によって低抵抗のシリサイド層の形
成が可能となる。
成した後にソース、ドレイン拡散領域を形成するので、
シリサイド層の膜厚およびそのばらつきを把握したうえ
でソース、ドレイン拡散領域の形成が可能となり、常に
ソース、ドレイン拡散領域をシリサイド層よりも基板深
くに設けることができて、基板の深さ方向の接合リーク
を防ぐことが可能となる。さらに、サイドウォールスペ
ーサとシリサイド層との間に隙間を設けた後に、ソー
ス、ドレイン拡散領域を形成するので、ソース、ドレイ
ン拡散領域がシリサイド層の端部を覆い、シリサイド層
がソース、ドレイン拡散領域をチャネル方向に突き抜け
るのを防ぐことができて、チャネル方向の接合リークを
防ぐことが可能となる。また、ソース、ドレイン拡散領
域を形成する前にシリサイド層を形成するので、良好な
シリサイド層の成長によって低抵抗のシリサイド層の形
成が可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１３】（実施の形態１）本発明の一実施の形態で
あるＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）デバイスの製造方法を図１〜図１０を用いて説明
する。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐは
ｐチャネル型ＭＩＳＦＥＴである。
あるＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）デバイスの製造方法を図１〜図１０を用いて説明
する。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐは
ｐチャネル型ＭＩＳＦＥＴである。
【００１４】まず、図１に示すように、たとえばｐ型の
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（Chemical Vapor Deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
単結晶シリコンからなる基板１を用意する。次に、この
基板１を熱酸化してその表面に膜厚０.０１μｍ程度の
薄い酸化シリコン膜２を形成し、次いでその上層にＣＶ
Ｄ（Chemical Vapor Deposition）法で膜厚０.１μｍ程
度の窒化シリコン膜３を堆積した後、レジストパターン
をマスクとして窒化シリコン膜３、酸化シリコン膜２お
よび基板１を順次ドライエッチングすることにより、素
子分離領域の基板１に深さ０.３５μｍ程度の素子分離
溝４ａを形成する。
【００１５】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（Chemical Mechanical
Polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
グで窒化シリコン膜３を除去した後、図２に示すよう
に、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂ
をエッチバック、またはＣＭＰ（Chemical Mechanical
Polishing）法で研磨して、素子分離溝４ａの内部に酸
化シリコン膜４ｂを残すことにより素子分離領域を形成
する。続いて、基板１を約１０００℃でアニールするこ
とにより、素子分離溝４ａに埋め込んだ酸化シリコン膜
４ｂをデンシファイ（焼き締め）する。
【００１６】次に、基板１のｎチャネル型ＭＩＳＦＥＴ
Ｑｎの形成領域にｐ型ウェル５を形成するためのボロン
（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ
の形成領域にｎ型ウェル６を形成するためのリン（Ｐ）
をイオン注入する。
Ｑｎの形成領域にｐ型ウェル５を形成するためのボロン
（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ
の形成領域にｎ型ウェル６を形成するためのリン（Ｐ）
をイオン注入する。
【００１７】次に、基板１を熱酸化して、ｐ型ウェル５
およびｎ型ウェル６のそれぞれの表面にゲート絶縁膜７
を４ｎｍ程度の厚さで形成した後、２００ｎｍ程度の厚
さのアモルファスシリコン膜８をＣＶＤ法で基板上に堆
積する。次いで、ｎチャネル型ＭＩＳＦＥＴＱｎの形成
領域のアモルファスシリコン膜８にｎ型不純物、たとえ
ばＰをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの
形成領域のアモルファスシリコン膜８にｐ型不純物、た
とえばＢをイオン注入する。
およびｎ型ウェル６のそれぞれの表面にゲート絶縁膜７
を４ｎｍ程度の厚さで形成した後、２００ｎｍ程度の厚
さのアモルファスシリコン膜８をＣＶＤ法で基板上に堆
積する。次いで、ｎチャネル型ＭＩＳＦＥＴＱｎの形成
領域のアモルファスシリコン膜８にｎ型不純物、たとえ
ばＰをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの
形成領域のアモルファスシリコン膜８にｐ型不純物、た
とえばＢをイオン注入する。
【００１８】この後、基板１に、たとえば９５０℃、６
０秒程度の熱処理を施して、図３に示すように、アモル
ファスシリコン膜８に導入したｎ型不純物およびｐ型不
純物を活性化させ、さらにｎチャネル型ＭＩＳＦＥＴＱ
ｎの形成領域のアモルファスシリコン膜８をｎ型多結晶
シリコン膜８ｎに、ｐチャネル型ＭＩＳＦＥＴＱｐの形
成領域のアモルファスシリコン膜８をｐ型多結晶シリコ
ン膜８ｐに変える。
０秒程度の熱処理を施して、図３に示すように、アモル
ファスシリコン膜８に導入したｎ型不純物およびｐ型不
純物を活性化させ、さらにｎチャネル型ＭＩＳＦＥＴＱ
ｎの形成領域のアモルファスシリコン膜８をｎ型多結晶
シリコン膜８ｎに、ｐチャネル型ＭＩＳＦＥＴＱｐの形
成領域のアモルファスシリコン膜８をｐ型多結晶シリコ
ン膜８ｐに変える。
【００１９】次に、図４に示すように、レジストパター
ンをマスクとしてｎ型多結晶シリコン膜８ｎをエッチン
グし、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｎ型
多結晶シリコン膜８ｎで構成されるゲート長０.１５μ
ｍ以下のゲート電極９ｎを形成する。同時に、レジスト
パターンをマスクとしてｐ型多結晶シリコン膜８ｐをエ
ッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域
にｐ型多結晶シリコン膜８ｐで構成されるゲート長０.
１５μｍ以下のゲート電極９ｐを形成する。この後、基
板１に、たとえば８００℃のドライ酸化処理を施す。
ンをマスクとしてｎ型多結晶シリコン膜８ｎをエッチン
グし、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｎ型
多結晶シリコン膜８ｎで構成されるゲート長０.１５μ
ｍ以下のゲート電極９ｎを形成する。同時に、レジスト
パターンをマスクとしてｐ型多結晶シリコン膜８ｐをエ
ッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域
にｐ型多結晶シリコン膜８ｐで構成されるゲート長０.
１５μｍ以下のゲート電極９ｐを形成する。この後、基
板１に、たとえば８００℃のドライ酸化処理を施す。
【００２０】次に、図５に示すように、ｎ型ウェル６を
レジスト膜（図示せず）で覆った後、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのゲート電極９ｎをマスクとしてｐ型ウェ
ル５にｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入
し、ｎチャネル型ＭＩＳＦＥＴＱｎの相対的に低濃度な
ソース、ドレイン拡張領域１０ａを形成する。続いてｐ
型不純物、たとえばフッ化ボロン（ＢＦ2）をイオン注
入し、パンチスルーストッパとして機能するホール（Ha
le）層１１を上記ソース、ドレイン拡張領域１０ａの下
部に接して形成する。同様に、ｐ型ウェル５をレジスト
膜（図示せず）で覆った後、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極９ｐをマスクとしてｎ型ウェル６にｐ
型不純物、たとえばＢＦ2をイオン注入し、ｐチャネル
型ＭＩＳＦＥＴＱｐの相対的に低濃度なソース、ドレイ
ン拡張領域１２ａを形成する。続いてｎ型不純物、たと
えばＰをイオン注入し、パンチスルーストッパとして機
能するホール層１３を上記ソース、ドレイン拡張領域１
２ａの下部に接して形成する。上記ソース、ドレイン拡
張領域１０ａ，１２ａの深さは、たとえば３０ｎｍ程度
であり、上記ホール層１１，１３の深さは、たとえば６
０ｎｍ程度である。
レジスト膜（図示せず）で覆った後、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのゲート電極９ｎをマスクとしてｐ型ウェ
ル５にｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入
し、ｎチャネル型ＭＩＳＦＥＴＱｎの相対的に低濃度な
ソース、ドレイン拡張領域１０ａを形成する。続いてｐ
型不純物、たとえばフッ化ボロン（ＢＦ2）をイオン注
入し、パンチスルーストッパとして機能するホール（Ha
le）層１１を上記ソース、ドレイン拡張領域１０ａの下
部に接して形成する。同様に、ｐ型ウェル５をレジスト
膜（図示せず）で覆った後、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極９ｐをマスクとしてｎ型ウェル６にｐ
型不純物、たとえばＢＦ2をイオン注入し、ｐチャネル
型ＭＩＳＦＥＴＱｐの相対的に低濃度なソース、ドレイ
ン拡張領域１２ａを形成する。続いてｎ型不純物、たと
えばＰをイオン注入し、パンチスルーストッパとして機
能するホール層１３を上記ソース、ドレイン拡張領域１
２ａの下部に接して形成する。上記ソース、ドレイン拡
張領域１０ａ，１２ａの深さは、たとえば３０ｎｍ程度
であり、上記ホール層１１，１３の深さは、たとえば６
０ｎｍ程度である。
【００２１】次に、図６に示すように、基板１上にＣＶ
Ｄ法で堆積した酸化シリコン膜または窒化シリコン膜を
ＲＩＥ（Reactive Ion Etching）法で異方性エッチング
して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐ
のそれぞれの側壁にサイドウォールスペーサ１４を形成
する。上記サイドウォールスペーサ１４の幅（Ｌ１）
は、たとえば７０ｎｍ程度である。
Ｄ法で堆積した酸化シリコン膜または窒化シリコン膜を
ＲＩＥ（Reactive Ion Etching）法で異方性エッチング
して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎ
およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐ
のそれぞれの側壁にサイドウォールスペーサ１４を形成
する。上記サイドウォールスペーサ１４の幅（Ｌ１）
は、たとえば７０ｎｍ程度である。
【００２２】次に、図示はしないが、たとえば厚さ１０
ｎｍ程度のＣｏ膜をスパッタリング法で基板１上に堆積
する。次いで、図７に示すように、５００〜６００℃程
度の熱処理を６０秒程度基板１に施して、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極９ｎの表面およびソー
ス、ドレイン拡張領域１０ａの表面と、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極９ｐの表面およびソース、
ドレイン拡張領域１２ａの表面とに選択的に厚さ３０ｎ
ｍ程度のシリサイド層１５を形成する。
ｎｍ程度のＣｏ膜をスパッタリング法で基板１上に堆積
する。次いで、図７に示すように、５００〜６００℃程
度の熱処理を６０秒程度基板１に施して、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極９ｎの表面およびソー
ス、ドレイン拡張領域１０ａの表面と、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極９ｐの表面およびソース、
ドレイン拡張領域１２ａの表面とに選択的に厚さ３０ｎ
ｍ程度のシリサイド層１５を形成する。
【００２３】この後、図８に示すように、サイドウォー
ルスペーサ１４を後退させて、サイドウォールスペーサ
１４の幅（Ｌ２）を４０ｎｍ程度とすることで、サイド
ウォールスペーサ１４の端部とシリサイド層１５との間
に３０ｎｍ程度の隙間ａを設ける。なお、サイドウォー
ルスペーサ１４を酸化シリコン膜で構成した場合は、ド
ライエッチングまたはフッ酸（ＨＦ）液を用いたウェッ
トエッチングで加工され、サイドウォールスペーサ１４
を窒化シリコン膜で構成した場合は、ドライエッチング
または熱リン酸を用いたウェットエッチングで加工され
る。
ルスペーサ１４を後退させて、サイドウォールスペーサ
１４の幅（Ｌ２）を４０ｎｍ程度とすることで、サイド
ウォールスペーサ１４の端部とシリサイド層１５との間
に３０ｎｍ程度の隙間ａを設ける。なお、サイドウォー
ルスペーサ１４を酸化シリコン膜で構成した場合は、ド
ライエッチングまたはフッ酸（ＨＦ）液を用いたウェッ
トエッチングで加工され、サイドウォールスペーサ１４
を窒化シリコン膜で構成した場合は、ドライエッチング
または熱リン酸を用いたウェットエッチングで加工され
る。
【００２４】次に、図９に示すように、ｎ型ウェル６を
レジスト膜（図示せず）で覆った後、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのゲート電極９ｎおよびサイドウォールス
ペーサ１４をマスクとしてｐ型ウェル５にｎ型不純物、
たとえばＡｓをイオン注入し、ｎチャネル型ＭＩＳＦＥ
ＴＱｎの相対的に高濃度なソース、ドレイン拡散領域１
０ｂを形成する。同様に、ｐ型ウェル５をレジスト膜
（図示せず）で覆った後、ｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９ｐおよびサイドウォールスペーサ１４
をマスクとしてｎ型ウェル６にｐ型不純物、たとえばＢ
Ｆ2をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの
相対的に高濃度なソース、ドレイン拡散領域１２ｂを形
成する。なお、ソース、ドレイン拡散領域１０ｂ，１２
ｂの底部がシリサイド層１５よりも基板１深くに位置す
るように、ソース、ドレイン拡散領域１０ｂ，１２ｂは
形成される。たとえば、ソース、ドレイン拡散領域１０
ｂ，１２ｂの基板１の表面からの深さは、シリサイド層
１５が形成されている領域では４０ｎｍ程度、シリサイ
ド層１５が形成されていない領域では５０ｎｍ程度であ
る。
レジスト膜（図示せず）で覆った後、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのゲート電極９ｎおよびサイドウォールス
ペーサ１４をマスクとしてｐ型ウェル５にｎ型不純物、
たとえばＡｓをイオン注入し、ｎチャネル型ＭＩＳＦＥ
ＴＱｎの相対的に高濃度なソース、ドレイン拡散領域１
０ｂを形成する。同様に、ｐ型ウェル５をレジスト膜
（図示せず）で覆った後、ｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９ｐおよびサイドウォールスペーサ１４
をマスクとしてｎ型ウェル６にｐ型不純物、たとえばＢ
Ｆ2をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの
相対的に高濃度なソース、ドレイン拡散領域１２ｂを形
成する。なお、ソース、ドレイン拡散領域１０ｂ，１２
ｂの底部がシリサイド層１５よりも基板１深くに位置す
るように、ソース、ドレイン拡散領域１０ｂ，１２ｂは
形成される。たとえば、ソース、ドレイン拡散領域１０
ｂ，１２ｂの基板１の表面からの深さは、シリサイド層
１５が形成されている領域では４０ｎｍ程度、シリサイ
ド層１５が形成されていない領域では５０ｎｍ程度であ
る。
【００２５】この後、基板１に７００〜８００℃程度の
熱処理を９０秒程度施して、シリサイド層１５の低抵抗
化および基板１に注入したｎ型不純物およびｐ型不純物
の活性化を行う。
熱処理を９０秒程度施して、シリサイド層１５の低抵抗
化および基板１に注入したｎ型不純物およびｐ型不純物
の活性化を行う。
【００２６】次に、図１０に示すように、基板１上に層
間絶縁膜１６を形成した後、レジストパターンをマスク
として層間絶縁膜１６をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのシリサイド層１５に達するコンタクト
ホール１７ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐの
シリサイド層１５に達するコンタクトホール１７ｐを開
孔する。
間絶縁膜１６を形成した後、レジストパターンをマスク
として層間絶縁膜１６をエッチングし、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのシリサイド層１５に達するコンタクト
ホール１７ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐの
シリサイド層１５に達するコンタクトホール１７ｐを開
孔する。
【００２７】次いで、層間絶縁膜１６の上層に金属膜、
たとえばタングステン（Ｗ）膜を堆積し、たとえばＣＭ
Ｐ法でこの金属膜の表面を平坦化することによって上記
コンタクトホール１７ｎ，１７ｐの内部に金属膜を埋め
込みプラグ１８を形成する。その後、層間絶縁膜１６の
上層に堆積した金属膜をエッチングして配線層１９を形
成することにより、ＣＭＯＳデバイスが略完成する。
たとえばタングステン（Ｗ）膜を堆積し、たとえばＣＭ
Ｐ法でこの金属膜の表面を平坦化することによって上記
コンタクトホール１７ｎ，１７ｐの内部に金属膜を埋め
込みプラグ１８を形成する。その後、層間絶縁膜１６の
上層に堆積した金属膜をエッチングして配線層１９を形
成することにより、ＣＭＯＳデバイスが略完成する。
【００２８】このように、本実施の形態１によれば、シ
リサイド層１５を形成した後にソース、ドレイン拡散領
域１０ｂ，１２ｂを形成するので、シリサイド層１５の
膜厚およびそのばらつきを把握したうえでのソース、ド
レイン拡散領域１０ｂ，１２ｂの形成が可能となり、た
とえばイオン注入でのエネルギーを制御することによっ
て、常にソース、ドレイン拡散領域１０ｂ，１２ｂをシ
リサイド層１５よりも基板１深くに設けることができ
る。これにより、基板１の深さ方向の接合リークを防ぐ
ことが可能となる。さらに、サイドウォールスペーサ１
４を後退させることでサイドウォールスペーサ１４とシ
リサイド層１５との間に３０ｎｍ程度の隙間ａを設けた
後、この部分にソース、ドレイン拡散領域１０ｂ，１２
ｂを形成するので、シリサイド層１５の端部がソース、
ドレイン拡散領域１０ｂ，１２ｂに覆われて、シリサイ
ド層１５がソース、ドレイン拡散領域１０ｂ，１２ｂを
チャネル方向に突き抜けるのを防ぐことができる。これ
により、チャネル方向の接合リークを防ぐことが可能と
なる。また、相対的に低濃度なソース、ドレイン拡張領
域１０ａ，１２ａが形成された基板１の表面にシリサイ
ド層１５を形成するので、シリサイド層１５の良好な成
長が可能となり、低抵抗のシリサイド層１５の形成が期
待できる。
リサイド層１５を形成した後にソース、ドレイン拡散領
域１０ｂ，１２ｂを形成するので、シリサイド層１５の
膜厚およびそのばらつきを把握したうえでのソース、ド
レイン拡散領域１０ｂ，１２ｂの形成が可能となり、た
とえばイオン注入でのエネルギーを制御することによっ
て、常にソース、ドレイン拡散領域１０ｂ，１２ｂをシ
リサイド層１５よりも基板１深くに設けることができ
る。これにより、基板１の深さ方向の接合リークを防ぐ
ことが可能となる。さらに、サイドウォールスペーサ１
４を後退させることでサイドウォールスペーサ１４とシ
リサイド層１５との間に３０ｎｍ程度の隙間ａを設けた
後、この部分にソース、ドレイン拡散領域１０ｂ，１２
ｂを形成するので、シリサイド層１５の端部がソース、
ドレイン拡散領域１０ｂ，１２ｂに覆われて、シリサイ
ド層１５がソース、ドレイン拡散領域１０ｂ，１２ｂを
チャネル方向に突き抜けるのを防ぐことができる。これ
により、チャネル方向の接合リークを防ぐことが可能と
なる。また、相対的に低濃度なソース、ドレイン拡張領
域１０ａ，１２ａが形成された基板１の表面にシリサイ
ド層１５を形成するので、シリサイド層１５の良好な成
長が可能となり、低抵抗のシリサイド層１５の形成が期
待できる。
【００２９】（実施の形態２）本発明の他の実施の形態
であるＣＭＯＳデバイスの製造方法を図１１〜図１４を
用いて説明する。
であるＣＭＯＳデバイスの製造方法を図１１〜図１４を
用いて説明する。
【００３０】まず、前記実施の形態１において前記図１
〜図６を用いて説明した製造方法と同様に、ｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９ｎ，９ｐ、ソース、ドレイン拡張領域
１０ａ，１２ａ、ホール層１１，１３およびサイドウォ
ールスペーサ１４を形成する。
〜図６を用いて説明した製造方法と同様に、ｎチャネル
型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱ
ｐのゲート電極９ｎ，９ｐ、ソース、ドレイン拡張領域
１０ａ，１２ａ、ホール層１１，１３およびサイドウォ
ールスペーサ１４を形成する。
【００３１】次に、図１１に示すように、ｎ型ウェル６
をレジスト膜（図示せず）で覆った後、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極９ｎおよびサイドウォール
スペーサ１４をマスクとしてｐ型ウェル５にｎ型不純
物、たとえばＡｓをイオン注入し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎの第１のソース、ドレイン拡散領域１０ｂ1
を形成する。同様に、ｐ型ウェル５をレジスト膜（図示
せず）で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲ
ート電極９ｐおよびサイドウォールスペーサ１４をマス
クとしてｎ型ウェル６にｐ型不純物、たとえばＢＦ2を
イオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの第１の
ソース、ドレイン拡散領域１２ｂ1を形成する。なお、
ソース、ドレイン拡散領域１０ｂ1，１２ｂ1の底部が後
の工程で形成されるシリサイド層１５よりも基板１深く
に位置するように、ソース、ドレイン拡散領域１０
ｂ1，１２ｂ1は形成される。たとえば上記ソース、ドレ
イン拡散領域１０ｂ1，１２ｂ1の基板１の表面からの深
さは、４０ｎｍ程度である。
をレジスト膜（図示せず）で覆った後、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極９ｎおよびサイドウォール
スペーサ１４をマスクとしてｐ型ウェル５にｎ型不純
物、たとえばＡｓをイオン注入し、ｎチャネル型ＭＩＳ
ＦＥＴＱｎの第１のソース、ドレイン拡散領域１０ｂ1
を形成する。同様に、ｐ型ウェル５をレジスト膜（図示
せず）で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲ
ート電極９ｐおよびサイドウォールスペーサ１４をマス
クとしてｎ型ウェル６にｐ型不純物、たとえばＢＦ2を
イオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの第１の
ソース、ドレイン拡散領域１２ｂ1を形成する。なお、
ソース、ドレイン拡散領域１０ｂ1，１２ｂ1の底部が後
の工程で形成されるシリサイド層１５よりも基板１深く
に位置するように、ソース、ドレイン拡散領域１０
ｂ1，１２ｂ1は形成される。たとえば上記ソース、ドレ
イン拡散領域１０ｂ1，１２ｂ1の基板１の表面からの深
さは、４０ｎｍ程度である。
【００３２】次に、図示はしないが、たとえば厚さ１０
ｎｍ程度のＣｏ膜をスパッタリング法で基板１上に堆積
する。次いで、図１２に示すように、５００〜６００℃
程度の熱処理を６０秒程度基板１に施して、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎの表面およびソー
ス、ドレイン拡散領域１０ｂ1の表面と、ｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極９ｐの表面およびソー
ス、ドレイン拡散領域１２ｂ1の表面とに選択的に厚さ
３０ｎｍ程度のシリサイド層１５を形成する。
ｎｍ程度のＣｏ膜をスパッタリング法で基板１上に堆積
する。次いで、図１２に示すように、５００〜６００℃
程度の熱処理を６０秒程度基板１に施して、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎの表面およびソー
ス、ドレイン拡散領域１０ｂ1の表面と、ｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極９ｐの表面およびソー
ス、ドレイン拡散領域１２ｂ1の表面とに選択的に厚さ
３０ｎｍ程度のシリサイド層１５を形成する。
【００３３】この後、図１３に示すように、サイドウォ
ールスペーサ１４を後退させて、サイドウォールスペー
サ１４の幅（Ｌ２）を４０ｎｍ程度とすることで、サイ
ドウォールスペーサ１４とシリサイド層１５との間に３
０ｎｍ程度の隙間ａを設ける。
ールスペーサ１４を後退させて、サイドウォールスペー
サ１４の幅（Ｌ２）を４０ｎｍ程度とすることで、サイ
ドウォールスペーサ１４とシリサイド層１５との間に３
０ｎｍ程度の隙間ａを設ける。
【００３４】次に、図１４に示すように、ｎ型ウェル６
をレジスト膜（図示せず）で覆った後、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極９ｎおよびサイドウォール
スペーサ１４をマスクとして、主にサイドウォールスペ
ーサ１４とシリサイド層１５との間の隙間ａにｐ型ウェ
ル５にｎ型不純物、たとえばＡｓをイオン注入し、第２
のソース、ドレイン拡散領域１０ｂ2を形成する。上記
第１のソース、ドレイン拡散領域１０ｂ1と上記第２の
ソース、ドレイン拡散領域１０ｂ2とでｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１０ｂを構
成する。同様に、ｐ型ウェル５をレジスト膜（図示せ
ず）で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極９ｐおよびサイドウォールスペーサ１４をマスク
として、主にサイドウォールスペーサ１４とシリサイド
層１５との間の隙間ａにｎ型ウェル６にｐ型不純物、た
とえばＢＦ2をイオン注入し、ｐチャネル型ＭＩＳＦＥ
ＴＱｐの第２のソース、ドレイン拡散領域１２ｂ2を形
成する。上記第１のソース、ドレイン拡散領域１２ｂ1
と上記第２のソース、ドレイン拡散領域１２ｂ2とでｐ
チャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領
域１２ｂを構成する。なお、第２のソース、ドレイン拡
散領域１０ｂ2，１２ｂ2をシリサイド層１５の下部に設
けてもよい。
をレジスト膜（図示せず）で覆った後、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極９ｎおよびサイドウォール
スペーサ１４をマスクとして、主にサイドウォールスペ
ーサ１４とシリサイド層１５との間の隙間ａにｐ型ウェ
ル５にｎ型不純物、たとえばＡｓをイオン注入し、第２
のソース、ドレイン拡散領域１０ｂ2を形成する。上記
第１のソース、ドレイン拡散領域１０ｂ1と上記第２の
ソース、ドレイン拡散領域１０ｂ2とでｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース、ドレイン拡散領域１０ｂを構
成する。同様に、ｐ型ウェル５をレジスト膜（図示せ
ず）で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲー
ト電極９ｐおよびサイドウォールスペーサ１４をマスク
として、主にサイドウォールスペーサ１４とシリサイド
層１５との間の隙間ａにｎ型ウェル６にｐ型不純物、た
とえばＢＦ2をイオン注入し、ｐチャネル型ＭＩＳＦＥ
ＴＱｐの第２のソース、ドレイン拡散領域１２ｂ2を形
成する。上記第１のソース、ドレイン拡散領域１２ｂ1
と上記第２のソース、ドレイン拡散領域１２ｂ2とでｐ
チャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領
域１２ｂを構成する。なお、第２のソース、ドレイン拡
散領域１０ｂ2，１２ｂ2をシリサイド層１５の下部に設
けてもよい。
【００３５】次いで、基板１に７００〜８００℃程度の
熱処理を９０秒程度施して、シリサイド層１５の低抵抗
化および基板１に注入したｎ型不純物およびｐ型不純物
の活性化を行う。
熱処理を９０秒程度施して、シリサイド層１５の低抵抗
化および基板１に注入したｎ型不純物およびｐ型不純物
の活性化を行う。
【００３６】この後、図示はしないが、基板１上を層間
絶縁膜で覆い、配線層を形成することにより、ＣＭＯＳ
デバイスが略完成する。
絶縁膜で覆い、配線層を形成することにより、ＣＭＯＳ
デバイスが略完成する。
【００３７】このように、本実施の形態２によれば、シ
リサイド層１５の下部に位置するソース、ドレイン拡散
領域１０ｂ1，１２ｂ1の形成と、シリサイド層１５のチ
ャネル方向の端部に位置するソース、ドレイン拡散領域
１０ｂ2，１２ｂ2の形成とを異なる工程で行うことによ
り、シリサイド層１５の突き抜けに対して余裕のある最
適な不純物濃度分布を有するソース、ドレイン拡散領域
１０ｂ，１２ｂを得ることができる。これにより、シリ
サイド層１５による接合リークを防ぐことが可能とな
る。
リサイド層１５の下部に位置するソース、ドレイン拡散
領域１０ｂ1，１２ｂ1の形成と、シリサイド層１５のチ
ャネル方向の端部に位置するソース、ドレイン拡散領域
１０ｂ2，１２ｂ2の形成とを異なる工程で行うことによ
り、シリサイド層１５の突き抜けに対して余裕のある最
適な不純物濃度分布を有するソース、ドレイン拡散領域
１０ｂ，１２ｂを得ることができる。これにより、シリ
サイド層１５による接合リークを防ぐことが可能とな
る。
【００３８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３９】たとえば、前記実施の形態では、ＣＭＯＳ
デバイスの製造方法に適用したが、シリサイド層を有す
るいかなるデバイスの製造方法にも適用可能である。
デバイスの製造方法に適用したが、シリサイド層を有す
るいかなるデバイスの製造方法にも適用可能である。
【００４０】また、前記実施の形態では、シリサイド層
をＣｏシリサイドで構成したが、Ｔｉシリサイドで構成
してもよい。
をＣｏシリサイドで構成したが、Ｔｉシリサイドで構成
してもよい。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４２】本発明によれば、ゲート長が０.１５μｍ
以下のＭＩＳＦＥＴにおいてソース、ドレインの接合リ
ークを防ぐことができ、またソース、ドレインの抵抗を
低減できる。これにより、０.１５μｍ世代以下のＭＩ
ＳＦＥＴの高信頼度と高速動作とを同時に実現すること
ができる。
以下のＭＩＳＦＥＴにおいてソース、ドレインの接合リ
ークを防ぐことができ、またソース、ドレインの抵抗を
低減できる。これにより、０.１５μｍ世代以下のＭＩ
ＳＦＥＴの高信頼度と高速動作とを同時に実現すること
ができる。
【図１】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図２】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図８】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図９】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
の製造方法を工程順に示す半導体基板の要部断面図であ
る。
【図１０】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を工程順に示す半導体基板の要部断面図で
ある。
スの製造方法を工程順に示す半導体基板の要部断面図で
ある。
【図１１】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
【図１２】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
【図１３】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
【図１４】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
イスの製造方法を工程順に示す半導体基板の要部断面図
である。
１ 基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ａ 素子分離溝 ４ｂ 酸化シリコン膜 ５ ｐ型ウェル ６ ｎ型ウェル ７ ゲート絶縁膜 ８ アモルファスシリコン膜 ８ｎ ｎ型多結晶シリコン膜 ８ｐ ｐ型多結晶シリコン膜 ９ｎ ゲート電極 ９ｐ ゲート電極 １０ａ ソース、ドレイン拡張領域 １０ｂ ソース、ドレイン拡散領域 １０ｂ1 第１のソース、ドレイン拡散領域 １０ｂ2 第２のソース、ドレイン拡散領域 １１ ホール層 １２ａ ソース、ドレイン拡張領域 １２ｂ ソース、ドレイン拡散領域 １２ｂ1 第１のソース、ドレイン拡散領域 １２ｂ2 第２のソース、ドレイン拡散領域 １３ ホール層 １４ サイドウォールスペーサ １５ シリサイド層 １６ 層間絶縁膜 １７ｎ コンタクトホール １７ｐ コンタクトホール １８ プラグ １９ 配線層 ａ 隙間 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ３０１Ｌ Ｆターム(参考） 4M104 AA01 BB01 BB20 BB40 CC05 DD04 DD26 DD37 DD43 DD79 DD84 FF13 FF14 FF21 GG09 GG10 HH16 HH20 5F040 DA01 DA10 DB03 DC01 EC01 EC07 EC13 EF02 EH02 EK05 EM01 EM03 FA05 FA07 FB02 FB04 FC19 5F048 AA00 AA07 AC03 BA01 BB06 BB07 BB08 BB12 BC01 BC05 BC06 BD04 BE03 BF06 BG14 DA25 DA27
Claims (5)
- 【請求項１】（ａ）基板の主面上に形成されたゲート電
極の側壁にサイドウォールスペーサを形成する工程と、
（ｂ）前記基板の露出した表面にシリサイド層を形成す
る工程と、（ｃ）前記サイドウォールスペーサを後退さ
せた後、そのサイドウォールスペーサの両側の前記基板
にソース、ドレイン拡散領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】（ａ）基板の主面上に形成されたゲート電
極の側壁にサイドウォールスペーサを形成する工程と、
（ｂ）前記サイドウォールスペーサの両側の前記基板に
第１のソース、ドレイン拡散領域を形成する工程と、
（ｃ）前記基板の露出した表面にシリサイド層を形成す
る工程と、（ｄ）前記サイドウォールスペーサを後退さ
せた後、そのサイドウォールスペーサの両側の前記基板
に第２のソース、ドレイン拡散領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３】（ａ）基板の主面上に形成されたゲート電
極の両側の前記基板にソース、ドレイン拡張領域を形成
する工程と、（ｂ）前記ゲート電極の側壁にサイドウォ
ールスペーサを形成する工程と、（ｃ）前記基板の露出
した表面にシリサイド層を形成する工程と、（ｄ）前記
サイドウォールスペーサを後退させた後、そのサイドウ
ォールスペーサの両側の前記基板にソース、ドレイン拡
散領域を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項４】（ａ）基板の主面上に形成されたゲート電
極の側壁にサイドウォールスペーサを形成する工程と、
（ｂ）前記基板の露出した表面にシリサイド層を形成す
る工程と、（ｃ）前記サイドウォールスペーサを後退さ
せた後、そのサイドウォールスペーサの両側の前記基板
にソース、ドレイン拡散領域を形成する工程とを有し、 前記シリサイド層が形成されていない領域の前記ソー
ス、ドレイン拡散領域の深さが、前記シリサイド層が形
成された領域の前記ソース、ドレイン拡散領域の深さよ
りも相対的に深いことを特徴とする半導体装置の製造方
法。 - 【請求項５】（ａ）基板の主面上に形成されたゲート電
極の側壁にサイドウォールスペーサを形成する工程と、
（ｂ）前記基板の露出した表面にシリサイド層を形成す
る工程と、（ｃ）前記サイドウォールスペーサを後退さ
せた後、そのサイドウォールスペーサの両側の前記基板
にソース、ドレイン拡散領域を形成する工程とを有し、 後退した前記サイドウォールスペーサと前記シリサイド
層との間の隙間が３０ｎｍ程度であることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290184A JP2002100764A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290184A JP2002100764A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002100764A true JP2002100764A (ja) | 2002-04-05 |
Family
ID=18773451
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000290184A Pending JP2002100764A (ja) | 2000-09-25 | 2000-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002100764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8343870B2 (en) | 2006-06-21 | 2013-01-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
2000
- 2000-09-25 JP JP2000290184A patent/JP2002100764A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8343870B2 (en) | 2006-06-21 | 2013-01-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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