JP2006140290A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】本発明は、シリサイドプロセスを適用したMOSFETにおいて、シリサイド膜をより大きく形成できるようにする。
【解決手段】たとえば、シリコン基板11の表面上に設けられたゲート電極16の側面には、それぞれ、内側ゲート側壁膜18および外側ゲート側壁膜21が形成されている。一方、ゲート電極16の形成位置を除く、シリコン基板11の表面部には、浅い低濃度拡散層17、および、二段構造の浅い高濃度拡散層19と深い高濃度拡散層22とが形成されている。そして、浅い高濃度拡散層19および深い高濃度拡散層22に対応するシリコン基板11の表面部には、それぞれの高濃度拡散層19,22の深さに応じて厚さの異なる二段構造のシリサイド膜23が形成されている。
【選択図】 図1
【解決手段】たとえば、シリコン基板11の表面上に設けられたゲート電極16の側面には、それぞれ、内側ゲート側壁膜18および外側ゲート側壁膜21が形成されている。一方、ゲート電極16の形成位置を除く、シリコン基板11の表面部には、浅い低濃度拡散層17、および、二段構造の浅い高濃度拡散層19と深い高濃度拡散層22とが形成されている。そして、浅い高濃度拡散層19および深い高濃度拡散層22に対応するシリコン基板11の表面部には、それぞれの高濃度拡散層19,22の深さに応じて厚さの異なる二段構造のシリサイド膜23が形成されている。
【選択図】 図1
Description
本発明は、半導体装置およびその製造方法に関するもので、特に、シリサイドプロセスを適用したMIS(Metal Insulator Semiconductor)型構造の電界効果トランジスタに関する。
通常、シリサイドプロセスを適用したMOSFET(Metal Oxide Semiconductor Field Effect Transistor)は、サイズのスケーリングにともない、シリサイド膜が形成される領域もスケーリングされる。そのため、シリサイド領域のスケーリングにともなった寄生抵抗の上昇が問題となっている。この問題は、ソース・ドレイン領域が狭いMOSFETの場合に特に顕著となり、世代が進むにつれて深刻化している。
一方、近年のMOSFETにおいては、デバイス設計のし易さなどから、ゲート側壁膜を二段構造(二重の側壁構造)とし、かつ、深さの異なる高濃度拡散層を二段に形成することが考えられている(たとえば、特許文献1参照)。
一般に、このタイプのMOSFETの場合、まず、薄いゲート側壁膜を形成した状態で、その薄いゲート側壁膜をマスクに、基板の表面部に浅めの高濃度拡散層を形成する。そして、厚いゲート側壁膜を形成した後に、その厚いゲート側壁膜をマスクに、浅めの高濃度拡散層が形成された基板の表面部に、深めの高濃度拡散層を形成する。こうすることにより、高濃度拡散層の設計の容易化が図られている。しかしながら、このMOSFETにおいて、シリサイド膜が形成されるのは深めの高濃度拡散層の表面部分のみであり、浅めの高濃度拡散層の表面部分にはシリサイド膜は形成されない。そのため、シリサイド領域の寄生抵抗を十分に低減できないという問題があった。
上記したように、浅めの高濃度拡散層の表面部分にシリサイド膜を形成することは、デバイス的にも問題がない。それにもかかわらず、浅めの高濃度拡散層の表面部分には厚いゲート側壁膜があるため、この厚いゲート側壁膜の直下の、浅めの高濃度拡散層の表面部分にはシリサイド膜を形成できない。それ故、シリサイド領域の寄生抵抗を十分に低減できないという問題があった。
特開平8−255903号公報
本発明は、上記の問題点を解決すべくなされたもので、シリサイド領域の寄生抵抗を低減でき、回路動作の高速化が可能な半導体装置およびその製造方法を提供することを目的としている。
本願発明の一態様によれば、半導体基板と、前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に、前記ゲート電極の端部から所定の距離だけ離間して設けられた第1の高濃度拡散層領域と、前記半導体基板の表面領域の、前記第1の高濃度拡散層領域の前記ゲート電極と反対側の端部に設けられた、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域と、前記第1,第2の高濃度拡散層領域がそれぞれ形成された前記半導体基板の表面領域に設けられた、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜とを具備したことを特徴とする半導体装置が提供される。
また、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第1の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第1の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第1の高濃度拡散層領域を形成する工程と、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入する工程と、前記ゲート電極の側面部に形成された前記第1の側壁絶縁膜の外側に、第2の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第1,第2の側壁絶縁膜が形成された領域を除く、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域を形成する工程と、前記第2の側壁絶縁膜に対応する、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第2の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
また、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第1の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第1の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第1の高濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に形成された前記第1の側壁絶縁膜の外側に、第2の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第1,第2の側壁絶縁膜が形成された領域を除く、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域を形成する工程と、前記第2の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入して、第1のアモルファス領域を形成する工程と、前記第2の側壁絶縁膜を除去する工程と、前記第2の側壁絶縁膜が除去された、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入し、前記第1のアモルファス領域よりも浅い第2のアモルファス領域を形成する工程と、前記第1,第2のアモルファス領域が形成された前記半導体基板の表面領域に、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
さらに、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第1の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第1の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第1の高濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に形成された前記第1の側壁絶縁膜の外側に、第2の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第1,第2の側壁絶縁膜が形成された領域を除く、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域を形成する工程と、前記第2の側壁絶縁膜を除去する工程と、前記第2の側壁絶縁膜が除去された、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第2の高濃度拡散層領域が形成された前記半導体基板の表面領域に、それぞれイオン種を注入してアモルファス領域を形成する工程と、前記第1の側壁絶縁膜の外側に第3の側壁絶縁膜を形成する工程と、前記アモルファス領域が形成された前記半導体基板の表面領域に、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
上記の構成により、シリサイド膜が形成される領域を増やすことが可能となる結果、シリサイド領域の寄生抵抗を低減でき、回路動作の高速化が可能な半導体装置およびその製造方法を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。
[第1の実施形態]
図1は、この発明の第1の実施形態にしたがった、MIS型構造の電界効果トランジスタ(以下、MOSFET)の基本構成を示すものである。ここでは、二段構造のゲート側壁膜(二重の側壁構造)を有し、かつ、深さの異なる高濃度拡散層を二段に形成してなる二段拡散構造のMOSFETを例に説明する。
図1は、この発明の第1の実施形態にしたがった、MIS型構造の電界効果トランジスタ(以下、MOSFET)の基本構成を示すものである。ここでは、二段構造のゲート側壁膜(二重の側壁構造)を有し、かつ、深さの異なる高濃度拡散層を二段に形成してなる二段拡散構造のMOSFETを例に説明する。
図1において、p型あるいはn型のシリコン基板11の表面部には、埋め込み素子分離法により、素子分離用絶縁膜12が選択的に形成されている。その素子分離用絶縁膜12によって画定される能動素子部に対応する、上記シリコン基板11の表面部には、ウェル領域13およびチャネル領域14が形成されている。通常、pチャネルMOSFET(以下、pMOSFET)の場合、上記シリコン基板11の表面部には、n型のウェル領域13およびp型のチャネル領域14が形成される。一方、nチャネルMOSFET(以下、nMOSFET)の場合、上記シリコン基板11の表面部には、p型のウェル領域13およびn型のチャネル領域14が形成される。
上記能動素子部に対応する、上記シリコン基板11の表面上には、ゲート絶縁膜15を介して、ゲート電極16が形成されている。ゲート電極16の側面部には、それぞれ、内側ゲート側壁膜(第1の側壁絶縁膜)18および外側ゲート側壁膜(第2の側壁絶縁膜)21が形成されている。
上記ゲート電極16および上記素子分離用絶縁膜12が形成された領域を除く、上記シリコン基板11の表面部には、浅い低濃度拡散層17が形成されている。また、上記ゲート電極16、上記素子分離用絶縁膜12および上記内側ゲート側壁膜18が形成された領域を除く、上記シリコン基板11の表面部には、上記浅い低濃度拡散層17よりも深い、浅い高濃度拡散層(第1の高濃度拡散層領域)19が形成されている。さらに、上記ゲート電極16、上記素子分離用絶縁膜12、上記内側ゲート側壁膜18および上記外側ゲート側壁膜21が形成された領域を除く、上記シリコン基板11の表面部には、上記浅い高濃度拡散層19よりも深い、深い高濃度拡散層(第2の高濃度拡散層領域)22が形成されている。これら拡散層17,19,22によって、MOSFETのソースまたはドレイン領域が形成されている。
また、上記外側ゲート側壁膜21の直下に対応する、上記浅い高濃度拡散層19が形成された上記シリコン基板11の表面部、および、上記深い高濃度拡散層22が形成された上記シリコン基板11の表面部には、それぞれの拡散層19,22の深さに応じて厚さの異なる二段構造のシリサイド膜23が形成されている。つまり、上記浅い高濃度拡散層19が形成された上記シリコン基板11の表面部で薄く、上記深い高濃度拡散層22が形成された上記シリコン基板11の表面部で厚くなるように、上記シリサイド膜23は形成されている。
ここで、シリサイド膜23は、上記ゲート電極16から所定の距離、たとえば上記内側ゲート側壁膜18のほぼ厚さの分だけ離間して設けられている。すなわち、シリサイド膜23は、上記外側ゲート側壁膜21の直下を含む、上記素子分離用絶縁膜12までの間の、上記シリコン基板11の表面部(シリサイド領域)に設けられている。これにより、上記外側ゲート側壁膜21の厚さの分だけ、シリサイド膜23の形成される領域を増やすことができるため、シリサイド領域の寄生抵抗を余計に低減することが可能となる。特に、上記外側ゲート側壁膜21の直下に対応する、上記浅い高濃度拡散層19が形成された上記シリコン基板11の表面部において、上記シリサイド膜23は、その厚さが他の部分よりも薄くなるように形成されている。これにより、シリサイド膜23に起因する接合リークも抑制できる。なお、本実施形態の場合、上記シリサイド膜23は、上記ゲート電極16の上面部にも形成されるようになっている。
上記シリコン基板11の表面上には、全面に、絶縁膜24を介して、層間膜25が形成されている。また、上記シリコン基板11の表面上には、上記層間膜25および上記絶縁膜24を貫通し、上記シリサイド膜23につながるコンタクト層28が形成されている。このコンタクト層28は、コンタクトホール26内に、バリアメタル27を介して、配線材料を埋め込んでなる構成となっている。さらに、上記層間膜25の上面部には、上記コンタクト層28につながる配線29が形成されて、本実施形態のMOSFETが構成されている。
図2〜図8は、上記した構成のMOSFETの製造方法を示すものである。なお、ここでは、内側ゲート側壁膜18の形成後に、浅い高濃度拡散層19中にゲルマニウム(Ge)をイオン注入しておくことで、外側ゲート側壁膜21の形成後のシリサイドプロセスにおいて、外側ゲート側壁膜21の直下の部分にもシリサイド膜23が形成されるようにした場合について説明する。なお、イオン種はシリコン(Si)などでもよい。
まず、p型あるいはn型シリコン基板11の表面部に、たとえば埋め込み素子分離法により、深さ200ナノメータ(以下、nm)〜350nm程度の素子分離用絶縁膜12を形成する。一方、能動素子部に対応する上記シリコン基板11の表面部に対しては、20nm以下の膜厚の酸化膜(図示していない)を形成した後に、ウェル領域13およびチャネル領域14を形成するためのイオン注入と活性化(RTA)処理とを行う。ここでの形成の条件(典型的なイオン注入の条件)としては、たとえば、n型のウェル領域の場合にはリン(P)を500keV,3.0×1013cm-2で注入し、そのチャネル領域の形成にはボロン(B)を10keV,1.5×1013cm-2で注入する。また、たとえば、p型のウェル領域の場合にはBを260keV,2.0×1013cm-2で注入し、そのチャネル領域の形成には砒素(As)を80keV,1.0×1013cm-2で注入する。
その後、上記シリコン基板11の表面上に、たとえば、LPCVD(Low Pressure Chemical Vapor Deposition)法あるいは熱酸化法によって、0.5nm〜6nm厚程度のゲート絶縁膜15を形成するための、ゲート絶縁材料(たとえば、シリコン酸化膜(以下、SiO2 膜))を形成する。また、このゲート絶縁材料上に、さらに、50nm〜200nm厚程度の、ポリシリコンあるいはポリシリコン・ゲルマニウムなどのゲート電極材料を堆積させる。そして、そのゲート電極材料および上記ゲート絶縁材料を、たとえば、光リソグラフィー法、X線リソグラフィー法、あるいは、電子ビームリソグラフィー法によってパターニングするとともに、反応性イオンエッチング(RIE)法によってエッチング処理する。これにより、ゲート絶縁膜15およびゲート電極16を形成する。なお、上記ゲート絶縁材料としては、SiO2 膜ばかりでなく、SiON膜、シリコン窒化膜(以下、SiN膜)、さらに高誘電体膜であるHfSiONやTa2 O5 膜なども利用できる。
次に、後酸化膜として、熱酸化法によって後酸化SiO2 膜(図示していない)を1nm〜6nm程度の厚さで形成した後、上記ゲート電極16をマスクに、浅い低濃度拡散層17の形成を行う。上記浅い低濃度拡散層17を形成する際の条件の一例として、たとえば、n型の拡散層の場合にはAsを1〜5keV,5.0×1014cm-2〜1.5×1015cm-2で注入し、p型の拡散層の場合にはBF2 あるいはBを0.5〜3keV,5.0×1014cm-2〜1.5×1015cm-2で注入し、その後、活性化のためのRTA処理を行う。
次に、上記シリコン基板11の表面上に、たとえば、SiO2 膜を堆積させた後、ゲート側壁膜のRIE工程を行って、上記ゲート電極16の側面部に内側ゲート側壁膜18を形成する。内側ゲート側壁膜18としては、上記SiO2 膜の代わりに、SiN膜で形成することも可能であるし、SiO2 膜とSiN膜との積層膜を用いることも可能である。
次に、上記内側ゲート側壁膜18をマスクに、上記浅い低濃度拡散層17が形成された上記シリコン基板11の表面部に、浅い高濃度拡散層19を形成する。そして、その浅い高濃度拡散層19が形成された上記シリコン基板11の表面部に、たとえばGeのイオン注入領域20を形成する(以上、たとえば図2参照)。上記浅い高濃度拡散層19の典型的な形成の条件として、たとえば、n型の拡散層の場合には、Asを5〜15keV,1.0×1015cm-2〜2.0×1015cm-2で注入し、p型の拡散層の場合には、Bを1〜2keV,5.0×1014cm-2〜1.0×1015cm-2で注入する。また、Geのイオン注入領域20は、たとえば、Geを5〜20keV,5.0×1014cm-2〜2.0×1015cm-2で注入し、その後、活性化のためのRTA処理を行うことにより形成される。
ここで、CMOS(Complementary MOS)構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、nMOSFETのみにGeのイオン注入領域20の形成を行うことも、あるいは、pMOSFETのみにGeのイオン注入領域20の形成を行うことも可能である。しかしながら、nMOSFETの場合は、n型の高濃度拡散層を、AsとPとを用いて形成することが考えられる。一般に、Pの場合は拡散係数が大きく、Asの場合は小さいことが知られている。そのため、nMOSFETに対するGeのイオン注入領域20の形成は、拡散係数の高いPによって深い高濃度拡散層22を形成し、原子番号の大きいAsによって浅い高濃度拡散層17を形成するようにした場合に、特に有効なプロセスとなる。一方、pMOSFETの場合は、シリサイド膜23に起因する寄生抵抗が、nMOSFETの場合よりも大きい。したがって、pMOSFETに対するGeのイオン注入領域20の形成は、シリサイド膜23を形成する領域を多くすることが必要な場合に有効なプロセスとなる。
続いて、全面にTEOS(Tetra Ethoxy Silane)膜の堆積を行った後に、そのTEOS膜のエッチング処理を行って、外側ゲート側壁膜21を形成する(たとえば、図3参照)。これにより、上記Geのイオン注入領域20は、外側ゲート側壁膜21の直下の部分に形成される。また、若干ではあるものの、Geの横方向への拡散によって内側ゲート側壁膜18の下にも形成される場合もある。なお、上記外側ゲート側壁膜21は、シリコン窒化膜(TEOS膜)の代わりに、SiO2 膜で形成することも可能であるし、あるいは、SiO2 膜とSiN膜との積層膜を用いることも可能である。
次に、上記外側ゲート側壁膜21をマスクに、深い高濃度拡散層22の形成を行う(たとえば、図4参照)。ここでの典型的な形成の条件は、n型の拡散層の場合には、たとえば、Asを10〜25keV,2.0×1015cm-2〜4.0×1015cm-2で注入(場合によっては、Pを組み合わせることも考えられる)し、その後、活性化のためのRTA処理を行う。また、p型の拡散層の場合には、たとえば、Bを2〜4keV,1.0×1015cm-2〜4.0×1015cm-2で注入し、その後、活性化のためのRTA処理を行う。
次に、弗酸処理を行って自然酸化膜を除去した後、たとえば、ニッケル(Ni)からなるシリサイド層23の形成を行う(図5参照)。本実施形態の場合、Geをイオン注入している領域20では、欠陥の発生によって、シリサイドへの相転移温度が低くなる。そのため、シリサイデーションが容易に進み、外側ゲート側壁膜21の直下の部分にも薄いシリサイド膜23が形成される。つまり、外側ゲート側壁膜21の外側の、深い高濃度拡散層22が形成されたシリコン基板11の表面部には厚く、外側ゲート側壁膜21の直下の、浅い高濃度拡散層19が形成されたシリコン基板11の表面部には、それよりも薄いシリサイド膜23が形成される。なお、Geが横方向に拡散している場合には、その分だけ、上記シリサイド膜23は内側ゲート側壁膜18の下にも形成される。
ここで、上記シリサイド膜23の形成は、Niをスパッタリングした後、シリサイデーションのためのRTA処理を行う。その際、たとえば400℃〜500℃の温度でRTA処理を行ってシリサイド膜23の形成を行った後、硫酸と過酸化水素水の混合溶液でエッチング処理する。これにより、Niサリサイドプロセスは完了する。
なお、Niのスパッタ後に、チタンナイトライド(TiN)膜を堆積することも可能である。また、250℃〜400℃の低温度でのRTA処理を行った後に、硫酸と過酸化水素水の混合溶液でエッチング処理し、再度、低シート抵抗化のために400℃〜500℃程度の温度でのRTA処理を行うプロセス(2step anneal)の採用も考えられる。さらには、高濃度拡散層の形成の前後において、シリコン選択エピタキシャル成長あるいはシリコン・ゲルマニウムを選択成長させるプロセスを適用することも考えられる。また、シリサイド種としては、上記Ni以外に、コバルト(Co)、イルビウム(Er)、プラチナ(Pt)、パラジウム(Pd)などを採用することも可能である。
続いて、全面に、絶縁膜24を介して、層間膜25を堆積させた後、平坦化のためのCMP(Chemical Mechanical Polishing)処理を行う(たとえば、図6参照)。上記絶縁膜24には、後のコンタクトホールの形成のためのRIE処理によってシリサイド膜23が掘れ、接合リークが劣化するのを防ぐために、上記層間膜25に対するRIEの選択比の高い材料が用いられる。上記層間膜25としては、TEOS、BPSG(Boron−doped Phospho−Silicate Glass)、または、SiNなどが用いられる。
次に、コンタクトホール26の形成のための露光工程を行う。そして、レジストマスク(図示していない)にしたがって、RIE処理を行うことにより、上記シリサイド膜23に達するコンタクトホール26を形成する(たとえば、図7参照)。
次に、全面に、バリアメタル27としての、たとえば、チタン(Ti)またはTiNを堆積させる。さらに、上記バリアメタル27を介して、タングステン(W)を選択成長法により形成あるいはブランケットに形成する(たとえば、図8参照)。
その後、CMP処理を行って、コンタクト層28を形成する。最後に、配線29となる金属などの配線材料を堆積した後、配線の露光工程を行うことにより、図1に示した構成のMOSFETが形成される。
上記したように、寄生抵抗の低減とシリサイドに起因した接合リークの抑制のために、二重の側壁構造を有し、かつ、浅い高濃度拡散層および深い高濃度拡散層が設けられてなるMOSFETにおいて、外側ゲート側壁膜の直下の、浅い高濃度拡散層の表面部にまで達するようにしてシリサイド膜を形成するようにしている。これにより、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となる。したがって、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。
特に、浅い高濃度拡散層の表面部には、薄いシリサイド膜を形成するようにしている。つまり、高濃度拡散層の深さに応じて厚さが異なる、二段構造によりシリサイド膜を形成するようにしている。よって、接合リークの問題もない。
なお、本実施形態においては、二段構造のシリサイド膜を制御性よく形成できるようにするために、Geのイオン注入領域を形成するようにした場合を例に説明したが、イオン種によらず、アモルファス領域は形成される。
[第2の実施形態]
図9〜図12は、この発明の第2の実施形態にしたがった、MOSFETの製造方法を示すものである。ここでは、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、Geのイオン注入領域を形成する以外、深い高濃度拡散層の形成までは第1の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
図9〜図12は、この発明の第2の実施形態にしたがった、MOSFETの製造方法を示すものである。ここでは、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、Geのイオン注入領域を形成する以外、深い高濃度拡散層の形成までは第1の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
すなわち、深い高濃度拡散層22の活性化のためのRTA処理を行った後(たとえば、図9参照)、Geのイオン注入を行う。ここでの典型的な形成の条件は、たとえば、Geを10〜20keV,1.0×1015cm-2〜2.0×1015cm-2で注入する。このGeのイオン注入によって、深い高濃度拡散層22が形成されたシリコン基板11の表面部に、20nm〜30nm厚程度のアモルファス領域31が形成される(たとえば、図10参照)。なお、CMOS構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、nMOSFETのみにGeのイオン注入を行うことも、あるいは、pMOSFETのみにGeのイオン注入を行うことも可能である。
次に、外側ゲート側壁膜21のエッチング処理を行って、一旦、上記外側ゲート側壁膜21を除去する。上記外側ゲート側壁膜21がTEOS膜の場合には希弗酸を用い、SiN膜の場合には160℃に加熱された燐酸を用いる。この後、再度、Geのイオン注入を行って、外側ゲート側壁膜21が除去された部分、つまり、浅い高濃度拡散層19が形成されているシリコン基板11の表面部に、10nm〜20nm厚程度の、薄いアモルファス領域31を形成する(たとえば、図11参照)。
ここで、外側ゲート側壁膜21の直下に形成される浅い高濃度拡散層19の深さを考慮しつつ、接合リークを抑制するために、浅い高濃度拡散層19の表面部分には浅いシリサイド膜23を形成する必要がある。そこで、浅い高濃度拡散層19の表面部分に形成されるアモルファス領域31が、深い高濃度拡散層22の表面部分に形成されるアモルファス領域31よりも薄くなるように形成する。その典型的な形成の条件は、たとえば、Geを5〜15keV,5.0×1014cm-2〜2.0×1015cm-2で注入する。
この後、シリサイド膜23の形成を行う(たとえば、図12参照)。本実施形態の場合、アモルファス領域31では欠陥の発生によりシリサイデーション速度が速くなることから、浅い高濃度拡散層19が形成されているシリコン基板11の表面部には薄く、深い高濃度拡散層22が形成されているシリコン基板11の表面部には、それよりも厚いシリサイド膜23を形成することができる。
これ以降、第1の実施形態に示したのと同様の工程(たとえば、図6〜図8参照)が行われて、図1に示した構成とほぼ同一の構成を有するMOSFETが形成される。
このような構成とした場合にも、上述した第1の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
なお、本実施形態においては、一度は外側ゲート側壁膜21を除去したが、内側ゲート側壁膜18の外側にさらにゲート側壁膜(図示していない)を形成してもよい。また、二段構造のシリサイド膜を制御性よく形成できるようにするために、高濃度拡散層19,22の表面に、Geのアモルファス領域を形成するようにした場合を例に説明したが、アモルファス領域の形成は深い高濃度拡散層22の表面上のみに形成し、浅い高濃度拡散層19の表面には形成しなくてもよい。アモルファス領域が形成された深い高濃度拡散層22の表面はシリサイデーション速度が速くなるので、深い高濃度拡散層22の表面のシリサイド層は厚く形成することができる。また、イオン種によらず、アモルファス領域は形成される。
[第3の実施形態]
図13〜図17は、この発明の第3の実施形態にしたがった、MOSFETの製造方法を示すものである。ここでは、図1に示した構成のMOSFETにおいて、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第2の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
図13〜図17は、この発明の第3の実施形態にしたがった、MOSFETの製造方法を示すものである。ここでは、図1に示した構成のMOSFETにおいて、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第2の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
すなわち、深い高濃度拡散層22の活性化のためのRTA処理を行った後(たとえば、図13参照)、外側ゲート側壁膜21のエッチング処理を行って、一旦、上記外側ゲート側壁膜21を除去する(たとえば、図14参照)。上記外側ゲート側壁膜21がTEOS膜の場合には希弗酸を用い、SiN膜の場合には160℃に加熱された燐酸を用いる。この後、Geのイオン注入を行う。ここでの典型的な形成の条件は、たとえば、Geを5〜15keV,5.0×1014cm-2〜2.0×1015cm-2で注入する。このGeのイオン注入によって、浅い高濃度拡散層19および深い高濃度拡散層22が形成されたシリコン基板11の表面部に、10nm〜20nm厚程度のアモルファス領域31を形成する(たとえば、図15参照)。なお、CMOS構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、nMOSFETのみにGeのイオン注入を行うことも、あるいは、pMOSFETのみにGeのイオン注入を行うことも可能である。
次に、全面にTEOS膜の堆積を行った後に、そのTEOS膜のエッチング処理を行って、再度、外側ゲート側壁膜21の形成を行う(たとえば、図16参照)。なお、上記外側ゲート側壁膜21は、シリコン窒化膜(TEOS膜)の代わりに、SiO2 膜で形成することも可能であるし、あるいは、SiO2 膜とSiN膜との積層膜を用いることも可能である。いずれの場合においても、アモルファス領域31を維持するため、それぞれの膜の堆積は500℃以下の低温で行われる。
この後、シリサイド膜23の形成を行う(たとえば、図17参照)。本実施形態の場合、アモルファス領域31では欠陥の発生によりシリサイデーション速度が速くなることから、浅い高濃度拡散層19が形成されているシリコン基板11の表面部には薄く、深い高濃度拡散層22が形成されているシリコン基板11の表面部には、それよりも厚いシリサイド膜23を形成することができる。
これ以降、第1の実施形態に示したのと同様の工程(たとえば、図6〜図8参照)が行われて、図1に示した構成と同一の構成を有するMOSFETが形成される。
このような構成とした場合にも、上述した第1または第2の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
なお、二段構造のシリサイド膜を制御性よく形成できるようにするために、Geのアモルファス領域を形成するようにした場合を例に説明したが、イオン種によらず、アモルファス領域は形成される。
[第4の実施形態]
図18〜図22は、この発明の第4の実施形態にしたがった、MOSFETの製造方法を示すものである。ここでは、図1に示した構成のMOSFETにおいて、2度のシリサイドプロセスによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第2の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
図18〜図22は、この発明の第4の実施形態にしたがった、MOSFETの製造方法を示すものである。ここでは、図1に示した構成のMOSFETにおいて、2度のシリサイドプロセスによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第2の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
すなわち、深い高濃度拡散層22の活性化のためのRTA処理を行った後(たとえば、図18参照)、外側ゲート側壁膜21のエッチング処理を行って、一旦、上記外側ゲート側壁膜21を除去する(たとえば、図19参照)。上記外側ゲート側壁膜21がTEOS膜の場合には希弗酸を用い、SiN膜の場合には160℃に加熱された燐酸を用いる。
この後、浅い高濃度拡散層19の深さを考慮して、薄いシリサイド膜23の形成を行う(たとえば、図20参照)。この場合、薄いシリサイド膜23は、浅い高濃度拡散層19および深い高濃度拡散層22が形成されたシリコン基板11の表面部に形成される。つまり、薄いシリサイド膜23は、内側ゲート側壁膜18の外側から素子分離用絶縁膜12までの間の、シリコン基板11の表面部に形成される。
次に、全面にTEOS膜の堆積を行った後に、そのTEOS膜のエッチング処理を行って、再度、外側ゲート側壁膜21の形成を行う(たとえば、図21参照)。なお、上記外側ゲート側壁膜21は、シリコン窒化膜(TEOS膜)の代わりに、SiO2 膜で形成することも可能であるし、あるいは、SiO2 膜とSiN膜との積層膜を用いることも可能である。いずれの場合においても、薄いシリサイド膜23が高抵抗にならない温度で形成することが重要である。たとえば、シリサイド膜23にNiを用いる場合には、それぞれの膜の堆積は400℃以下の低温で行われる。
この後、さらに厚いシリサイド膜23の形成を行う(たとえば、図22参照)。これにより、深い高濃度拡散層22が形成されているシリコン基板11の表面部には厚く、浅い高濃度拡散層19が形成されているシリコン基板11の表面部には、それよりも薄いシリサイド膜23が形成される。なお、CMOS構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、nMOSFETのみにシリサイド膜の形成を行うことも、あるいは、pMOSFETのみにシリサイド膜の形成を行うことも可能である。また、外側ゲート側壁膜21の除去前に厚いシリサイド膜23を形成し、外側ゲート側壁膜21を除去した後に、薄いシリサイド膜23を形成することも考えられる。
これ以降、第1の実施形態に示したのと同様の工程(たとえば、図6〜図8参照)が行われて、図1に示した構成と同一の構成を有するMOSFETが形成される。
このような構成とした場合にも、上述した第1,第2または第3の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
その他、本願発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも1つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも1つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
11…シリコン基板、12…素子分離用絶縁膜、13…ウェル領域、14…チャネル領域、15…ゲート絶縁膜、16…ゲート電極、17…浅い低濃度拡散層、18…内側ゲート側壁膜、19…浅い高濃度拡散層、20…イオン注入領域(Ge)、21…外側ゲート側壁膜、22…深い高濃度拡散層、23…シリサイド膜、24…絶縁膜、25…層間膜、26…コンタクトホール、27…バリアメタル、28…コンタクト層、29…配線、31…アモルファス領域。
Claims (5)
- 半導体基板と、
前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に、前記ゲート電極の端部から所定の距離だけ離間して設けられた第1の高濃度拡散層領域と、
前記半導体基板の表面領域の、前記第1の高濃度拡散層領域の前記ゲート電極と反対側の端部に設けられた、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域と、
前記第1,第2の高濃度拡散層領域がそれぞれ形成された前記半導体基板の表面領域に設けられた、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜と
を具備したことを特徴とする半導体装置。 - 前記二段構造のシリサイド膜のうち、厚さの薄いシリサイド膜は、前記ゲート電極の側面に形成された側壁絶縁膜の下に形成されることを特徴とする請求項1に記載の半導体装置。
- 半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第1の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第1の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第1の高濃度拡散層領域を形成する工程と、
前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入する工程と、
前記ゲート電極の側面部に形成された前記第1の側壁絶縁膜の外側に、第2の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第1,第2の側壁絶縁膜が形成された領域を除く、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域を形成する工程と、
前記第2の側壁絶縁膜に対応する、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第2の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第1の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第1の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第1の高濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に形成された前記第1の側壁絶縁膜の外側に、第2の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第1,第2の側壁絶縁膜が形成された領域を除く、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域を形成する工程と、
前記第2の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入して、第1のアモルファス領域を形成する工程と、
前記第2の側壁絶縁膜を除去する工程と、
前記第2の側壁絶縁膜が除去された、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入し、前記第1のアモルファス領域よりも浅い第2のアモルファス領域を形成する工程と、
前記第1,第2のアモルファス領域が形成された前記半導体基板の表面領域に、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第1の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第1の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第1の高濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に形成された前記第1の側壁絶縁膜の外側に、第2の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第1,第2の側壁絶縁膜が形成された領域を除く、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第1の高濃度拡散層領域よりも深い第2の高濃度拡散層領域を形成する工程と、
前記第2の側壁絶縁膜を除去する工程と、
前記第2の側壁絶縁膜が除去された、前記第1の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第2の高濃度拡散層領域が形成された前記半導体基板の表面領域に、それぞれイオン種を注入してアモルファス領域を形成する工程と、
前記第1の側壁絶縁膜の外側に第3の側壁絶縁膜を形成する工程と、
前記アモルファス領域が形成された前記半導体基板の表面領域に、前記第1,第2の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004328034A JP2006140290A (ja) | 2004-11-11 | 2004-11-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004328034A JP2006140290A (ja) | 2004-11-11 | 2004-11-11 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
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JP2006140290A true JP2006140290A (ja) | 2006-06-01 |
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Country | Link |
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JP (1) | JP2006140290A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008081753A1 (ja) * | 2007-01-05 | 2008-07-10 | Nec Corporation | Mis型電界効果トランジスタおよびその製造方法 |
WO2008156182A1 (ja) * | 2007-06-18 | 2008-12-24 | Nec Corporation | 半導体装置及びその製造方法 |
WO2014174716A1 (ja) * | 2013-04-26 | 2014-10-30 | 独立行政法人産業技術総合研究所 | 電界効果型半導体装置及びその製造方法 |
-
2004
- 2004-11-11 JP JP2004328034A patent/JP2006140290A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2008081753A1 (ja) * | 2007-01-05 | 2008-07-10 | Nec Corporation | Mis型電界効果トランジスタおよびその製造方法 |
WO2008156182A1 (ja) * | 2007-06-18 | 2008-12-24 | Nec Corporation | 半導体装置及びその製造方法 |
WO2014174716A1 (ja) * | 2013-04-26 | 2014-10-30 | 独立行政法人産業技術総合研究所 | 電界効果型半導体装置及びその製造方法 |
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