KR100407985B1 - 반도체 소자의 디램 제조방법 - Google Patents

반도체 소자의 디램 제조방법 Download PDF

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Abstract

본 발명은 실리사이드 공정에서 발생될 수 있는 보이드를 방지하기 위한 반도체 소자의 디램 제조방법에 관한 것으로, 반도체 기판의 표면내에 p형 웰과 n형 웰을 각각 형성하는 단계와, 상기 p형 웰과 n형 웰이 형성된 반도체 기판상에 각각 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 양측하방의 p형 웰에 n형 저농도 불순물 영역을 형성하고 제 2 게이트 전극 양측하방의 n형 웰에 할로 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 제 1 절연측벽을 형성하는 단계와, 상기 제 2 게이트 전극 양측면에 형성된 제 1 절연측벽 양측하방의 n형 웰에 p형 고농도 불순물 영역을 형성하는 단계와, 상기 제 1 절연측벽의 양측면에 제 2 절연측벽을 형성하는 단계와, 상기 제 1 게이트 전극 양측면에 형성된 제 2 절연측벽 양측하방의 p형 웰에 n형 고농도 불순물 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 고융점 금속막을 형성하고 열처리하여 노출되어 있는 p형 고농도 불순물 영역과 n형 고농도 불순물 영역상에 고융점 실리사이드막을 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 디램 제조방법{Method for Fabricating Semiconductor Device of Dynamic Random Access Memory}
본 발명은 반도체 소자에 관한 것으로 특히, 실리사이드 공정에서 발생되는 보이드(Void)를 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 디램 제조방법에 관한 것이다.
일반적으로 고속의 동작(High speed operation)을 요구하는 로직(Logic)을 형성함에 있어서 기생적인 저항성분(Parasitic resistance) 및 졍션 리퀴지(Junction leakage)가 발생되며 이를 감소시키기 위하여 실리사이드 공정을 실시하고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 디램 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 디램 제조공정 단면도이고, 도 2는 종래의 반도체 소자의 디램의 피모스의 게이트 하부의 반도체 기판과 실리사이드층의 계면 부근을 촬영한 사진이다.
도 1a에 도시된 바와 같이, 반도체 기판(101)의 필드 영역에 소정깊이를 갖는 트랜치를 형성하고 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막이 잔류하도록 하여 STI(Shallow Trench Isolation)구조의 필드 산화막(104)을 형성한다.
그리고, 상기 필드 산화막(104)사이 상기 반도체 기판(101)내에 소정 깊이로 p웰(102)을 형성하고 상기 p웰(102)이 형성되지 않은 상기 반도체 기판(101)내에 소정 깊이로 n웰(103)을 형성한다.
이어, 상기 필드 산화막(104)을 포함한 상기 반도체 기판(101)의 전면에 게이트 산화막(105)을 형성하고 상기 게이트 산화막(105)상에 게이트 전극용 폴리 실리콘과 캡 절연막(107)을 차례로 증착한다.
그리고, 포토 및 식각 공정으로 상기 캡 절연막(107)과 폴리 실리콘과 게이트 산화막(105)을 선택적으로 제거하여 p웰(102)과 n웰(103)의 소정 영역에 게이트 전극(106)을 형성한다.
그리고, 반도체 기판(101)의 전면에 제 1 포토레지스트(108)를 도포한 후 노광 및 현상 공정으로 상기 p웰(102)의 표면이 노출되도록 상기 제 1 포토레지트(108)를 패터닝한다.
그리고, 상기 패터닝된 제 1 포토레지스트(108)를 마스크로 이용한 저농도 n형 불순물 이온 주입으로 상기 p웰(102)의 게이트 전극(106) 양측의 반도체 기판(101)의 표면내에 저농도 n형 불순물 영역(109)을 형성한다.
도 1b에 도시된 바와 같이, 상기 제 1 포토레지스트(108)를 제거하고 상기 반도체 기판(101)의 전면에 제 2 포토레지스트(110)를 도포한 후 노광 및 현상 공정으로 상기 n웰(103)의 표면이 노출되도록 상기 제 2 포토레지스트(110)를 패터닝한다.
그리고, 상기 패터닝된 제 2 포토레지스트(110)를 마스크로 이용하여 저농도 p형 불순물 이온을 주입하여 상기 n웰(103)의 게이트 전극(106) 양측 상기 반도체 기판(101)의 표면내에 저농도 p형 불순물 영역(111)을 형성한다.
그리고, 상기 제 2 포토레지스트(110)를 마스크로 이용하여 높은 에너지의 할로 이온을 주입하여 상기 저농도 p형 불순물 영역(111)이 형성된 반도체 기판(101)의 표면내에 상기 저농도 p형 불순물 영역(111)보다 깊게 할로 영역(112)을 형성한다.
도 1c에 도시된 바와 같이, 상기 제 2 포토레지스트(110)를 제거하고 상기 반도체 기판(101)의 전면에 절연막을 증착한다.
이어 상기 게이트 캡 절연막(107) 및 게이트 전극(106)의 양측면에 남도록 상기 절연막을 에치백하여 절연측벽(113)을 형성한다.
그리고, 상기 반도체 기판(101)의 전면에 제 3 포토레지스트(114)를 도포하고 노광 및 현상 공정으로 상기 p웰(102)의 표면이 노출되도록 상기 제 3 포토레지스트(114)를 패터닝한 후 이를 마스크로 이용하여 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(101)의 표면내에 상기 저농도 n형 불순물 영역(109)과 연결되는 고농도 n형 불순물 영역(115)을 형성한다.
도 1d에 도시된 바와 같이, 상기 제 3 포토레지스트(114)를 제거하고 상기 반도체 기판(101)의 전면에 제 4 포토레지스트(116)를 도포한다.
이후, 노광 및 현상 공정으로 상기 n웰(103)의 표면이 노출되도록 상기 제 4 포토레지스트(116)를 패터닝하고 이를 마스크로 이용한 고농도 p형 불순물 이온 주입하여 상기 반도체 기판(101)의 표면내에 상기 저농도 p형 불순물 영역(111)에 연결되는 고농도 p형 불순물 영역(117)을 형성한다.
도 1e에 도시된 바와 같이, 상기 반도체 기판(101)의 전면에 코발트(Cobalt)층(118)을 증착한다.
상기 코발트층(118)의 대신에 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)등을 포함하는 고융점 금속 중 하나를 사용할 수 있다.
그리고, 어닐링(Annealing)공정으로 도 1f에 도시된 바와 같이, 상기 고농도 n형 불순물 영역(115)과 상기 고농도 p형 불순물 영역(117)의 표면에 실리사이드층(119)을 형성한다.
여기에서 상기 실리사이드층(119)은 상기 고농도 n형 불순물 영역(115) 및 상기 고농도 p형 불순물 영역(117)의 상기 반도체 기판(101)의 Si이온과 상기 코발트층(118)의 Co이온의 반응으로 생성된다.
그리고, 상기 어닐링 공정은 실리사이드층(119)이 변형을 가져오지 않는 온도 범위인 250∼950℃로 실시한다.
이후, 상기 공정에서 반응하지 않고 남아 있는 코발트(Co)층(118)을 산성 습식각(Acid Wet Each) 혹은 건식각(Dry Each)을 통하여 제거하여 종래의 반도체 소자의 디램을 완성한다.
도 2는 상기의 공정으로 완성된 디램의 피모스의 절연측벽(113) 하부의 반도체 기판(101)과 실리사이드층(119)의 계면 부근의 사진으로, 상기 절연측벽(113)하부의 반도체 기판(101)에 보이드(Void)가 형성되었음을 나타낸다.
그러나 상기와 같은 종래의 반도체 소자의 디램 제조방법은 실리사이드의 형성시에 할로 영역과 접하는 실리사이드층의 사이에 보이드가 발생되어 반도체 소자의 특성을 크게 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 실리사이드 공정에서 발생되는 보이드를 방지하여 소자의 특성을 향상시키도록 한 반도체 소자의 디램 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 디램 제조공정 단면도
도 2는 종래 반도체 소자의 디램의 피모스의 실리사이드층 부근의 사진
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 디램 제조공정 단면도
도 4는 본 발명의 실시예에 따른 반도체 소자의 디램의 피모스의 실리사이드층 부근의 사진
도면의 주요 부분에 대한 부호설명
301 : 반도체 기판 302 : p웰
303 : n웰 304 : 필드 산화막
305 : 게이트 산화막 306 : 게이트 전극
307 : 캡 절연막 308 : 저농도 n형 불순물 영역
308a : 할로 영역 309 : 제 1 절연측벽
310 : 제 1 포토레지스트 311 : 고농도 p형 불순물 영역
312 : 제 2 절연측벽 313 : 제 2 포토레지스트
314 : 고농도 n형 불순물 영역 315 : 코발트층
316 : 실리사이드층
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 디램 제조방법은 반도체 기판의 표면내에 p형 웰과 n형 웰을 각각 형성하는 단계와, 상기 p형 웰과 n형 웰이 형성된 반도체 기판상에 각각 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 양측하방의 p형 웰에 n형 저농도 불순물 영역을 형성하고 제 2 게이트 전극 양측하방의 n형 웰에 할로 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 제 1 절연측벽을 형성하는 단계와, 상기 제 2 게이트 전극 양측면에 형성된 제 1 절연측벽 양측하방의 n형 웰에 p형 고농도 불순물 영역을 형성하는 단계와, 상기 제 1 절연측벽의 양측면에 제 2 절연측벽을 형성하는 단계와, 상기 제 1 게이트 전극 양측면에 형성된 제 2 절연측벽 양측하방의 p형 웰에 n형 고농도 불순물 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 고융점 금속막을 형성하고 열처리하여 노출되어 있는 p형 고농도 불순물 영역과 n형 고농도 불순물 영역상에 고융점 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 디램 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 디램 제조공정 단면도이고, 도 4는 본 발명의 실시예에 따른 반도체 소자의 디램의 피모스의 게이트 하부의 반도체 기판과 실리사이드층의 계면 부근의 사진이다.
도 3a에 도시된 바와 같이, 반도체 기판(301)의 필드 영역에 소정깊이를 갖는 트랜치를 형성하고 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막이 잔류하도록 하여 STI(Shallow Trench Isolation)구조의 필드 산화막(304)을 형성한다.
상기 필드 산화막(304)사이 상기 반도체 기판(301)내에 소정 깊이로 p웰(302)을 형성하고 상기 p웰(302)이 형성되지 않은 상기 반도체 기판(301)내에 소정 깊이로 n웰(303)을 형성한다.
이어, 상기 필드 산화막(304)을 포함한 상기 반도체 기판(301)의 전면에 게이트 산화막(305)을 형성하고 상기 게이트 산화막(305)상에 게이트 전극용 폴리 실리콘과 캡 절연막(307)을 차례로 증착한다.
그리고, 포토 및 식각 공정으로 상기 캡 절연막(307)과 폴리 실리콘과 게이트 산화막(305)을 선택적으로 제거하여 p웰(302)과 n웰(303)의 소정 영역에 게이트 전극(306)을 형성한다.
그리고, 상기 반도체 기판(301)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 p웰(302)의 게이트 전극(306) 양측 상기 반도체 기판(301)의 표면내에 저농도 n형 불순물 영역(308)을 형성함과 동시에 상기 n웰(303)의 게이트 전극(306) 양측 상기 반도체 기판(301)내에 소정 깊이로 할로(halo) 영역(308a)을 형성한다.
도 3b에 도시된 바와 같이, 상기 게이트 전극(306)을 포함한 상기 반도체 기판(301) 전면에 절연막을 증착하고 상기 게이트 전극(306)의 양측면에 남도록 상기 절연막을 에치백하여 제 1 절연측벽(309)을 형성한다.
여기에서 상기 제 1 절연측벽(309)은 50∼1500Å의 두께를 갖는 나이트 라이드막으로 구성된다.
그리고, 상기 반도체 기판(301) 전면에 제 1 포토레지스트(310)를 도포한 후 노광 및 현상 공정으로 상기 n웰(303)의 표면이 노출되도록 상기 제 1 포토레지트(310)를 패터닝한 후 이를 마스크로 이용하여 고농도 p형 불순물 이온을 주입하여 게이트 전극(306) 양측 상기 반도체 기판(301)의 표면내에 고농도 p형 불순물 영역(311)을 형성한다.
도 3c에 도시된 바와 같이, 상기 제 1 포토레지스트(310)를 제거하고 상기 제 1 절연측벽(309)을 포함한 상기 반도체 기판(301)의 전면에 절연막을 증착한 후 상기 제 1 절연측벽(309)의 측면에 남도록 상기 절연막을 에치백하여 제 2 절연측벽(312)을 형성한다.
여기에서 상기 제 2 절연측벽(312)은 50∼1500Å의 두께를 갖는 옥사이드로 구성된다.
그리고, 상기 반도체 기판(301)의 전면에 제 2 포토레지스트(313)를 도포한 후 노광 및 현상 공정으로 상기 p웰(302)의 표면이 노출되도록 상기 제 2 포토레지스트(313)를 패터닝한다.
이어 상기 패터닝된 제 2 포토레지스트(313)를 마스크로 이용한 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(301)의 표면내에 상기 저농도 n형 불순물 영역(308)과 연결되는 고농도 n형 불순물 영역(314)을 형성한다.
도 3d에 도시된 바와 같이, 상기 제 2 포토레지스트(313)를 제거하고 상기 반도체 기판(301)의 전면에 코발트(Co)층(315)을 증착한다.
상기 코발트층(315)의 대신에 티타늄(Ti), 텅스텐(W)등 이에 준하는 고융점 금속 중 하나로 사용할 수 있다.
그리고 어닐링 공정을 실시하여 도 3e에 도시된 바와 같이 상기 고농도 n형 불순물 영역(314)과 상기 고농도 p형 불순물 영역(311)의 표면에 실리사이드층(316)을 형성한다.
여기에서 상기 실리사이드층(316)은 상기 고농도 n형 불순물 영역(314)과 고농도 p형 불순물 영역(311)이 형성된 상기 반도체 기판(301)의 Si이온과 상기 코발트층(315)의 Co이온이 반응하여 형성된다.
또한 상기 어닐링 공정은 상기 실리사이드층(316)이 변형되지 않을 정도의 온도 범위인 250∼950℃에서 실시한다.
이후, 상기 공정에서 반응하지 않고 남아있는 상기 코발트층(315)을 산성 습식각(Acid wet each) 혹은 건식각(Dry each)으로 제거하여 본 발명의 실시예에 따른 반도체 소자의 디램을 완성한다.
상기와 같은 공정으로 완성된 본 발명의 실시예에 따른 반도체 소자는 도 4의 사진에 나타난 바와 같이, 디램의 피모스의 게이트 전극(306) 하부의 반도체 기판(301)과 실리사이드층(316)의 계면 부근 반도체 기판(301)에서 보이드가 방지된다.
상기와 같은 본 발명의 반도체 소자의 디램 제조방법은 다음과 같은 효과가 있다.
첫째, 피모스 저농도 불순물 이온 주입 공정을 하지 않으므로 공정을 단순화 할 수 있다.
둘째, 엔모스와 피모스에 게이트 전극 양측에 서로 식각비가 다른 2중의 절연측벽을 형성하므로써 소자의 마진을 증가시킬 수 있다.
셋째, 이중 절연측벽을 형성하여 피모스의 보이드의 원인을 제공하는 할로 이온과의 격리 구조를 형성하므로써 보이드의 생성을 방지 할 수 있으므로 소자의 특성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판의 표면내에 p형 웰과 n형 웰을 각각 형성하는 단계;
    상기 p형 웰과 n형 웰이 형성된 반도체 기판상에 각각 제 1, 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 양측하방의 p형 웰에 n형 저농도 불순물 영역을 형성하고 제 2 게이트 전극 양측하방의 n형 웰에 할로 영역을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극의 양측면에 제 1 절연측벽을 형성하는 단계;
    상기 제 2 게이트 전극 양측면에 형성된 제 1 절연측벽 양측하방의 n형 웰에 p형 고농도 불순물 영역을 형성하는 단계;
    상기 제 1 절연측벽의 양측면에 제 2 절연측벽을 형성하는 단계;
    상기 제 1 게이트 전극 양측면에 형성된 제 2 절연측벽 양측하방의 p형 웰에 n형 고농도 불순물 영역을 형성하는 단계; 그리고,
    상기 반도체 기판의 전면에 고융점 금속막을 형성하고 열처리하여 노출되어 있는 p형 고농도 불순물 영역과 n형 고농도 불순물 영역상에 고융점 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 디램 제조방법.
  2. 제 1항에 있어서, 상기 제 1 절연측벽은 50∼1500Å의 두께의 나이트 라이드로 형성함을 특징으로 하는 반도체 소자의 디램 제조방법.
  3. 제 1항에 있어서, 상기 제 2 절연측벽은 50∼1500Å의 두께의 옥사이드로 형성함을 특징으로 하는 반도체 소자의 디램 제조방법.
  4. 제 1항에 있어서, 상기 고융점 금속은 코발트(Co), 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo) 중 어느 하나로 형성함을 특징으로 하는 반도체 소자의 디램 제조방법.
  5. 제 1항에 있어서, 상기 열처리는 250∼950℃에서 실시함을 특징으로 하는 반도체 소자의 디램 제조방법.
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