JP2001298186A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 従来の金属／反応防止膜／多結晶シリコンの
構造では、反応防止膜／多結晶シリコン間の接触抵抗が
大きく、ゲート抵抗が高くなる。これによって、ＭＯＳ
トランジスタの回路遅延時間が増大する。 【解決手段】 反応防止膜／多結晶シリコン間に金属珪
化物を挟み、理想的な金属／半導体接触を形成する。 【効果】 反応防止膜／金属珪化物／多結晶シリコン間
の接触抵抗が低減される。これにより、ＭＯＳトランジ
スタの回路遅延時間を短縮する
構造では、反応防止膜／多結晶シリコン間の接触抵抗が
大きく、ゲート抵抗が高くなる。これによって、ＭＯＳ
トランジスタの回路遅延時間が増大する。 【解決手段】 反応防止膜／多結晶シリコン間に金属珪
化物を挟み、理想的な金属／半導体接触を形成する。 【効果】 反応防止膜／金属珪化物／多結晶シリコン間
の接触抵抗が低減される。これにより、ＭＯＳトランジ
スタの回路遅延時間を短縮する
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特に、ＭＩＳ型トランジスタを
有する半導体装置およびその製造方法に関する。
その製造方法に係わり、特に、ＭＩＳ型トランジスタを
有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、デバイスの高性能化および高集積
化を目的として、デバイスの微細化が進んでいる。微細
化の進行に伴い、電極材料に低抵抗材料を導入する必要
が生じており、従って、ＭＯＳトランジスタのゲート電
極にも金属を導入することが望ましい。
化を目的として、デバイスの微細化が進んでいる。微細
化の進行に伴い、電極材料に低抵抗材料を導入する必要
が生じており、従って、ＭＯＳトランジスタのゲート電
極にも金属を導入することが望ましい。
【０００３】一方、高速ＣＭＯＳデバイスにおいて高性
能化および高集積化を同時に達成するためには、しきい
値電圧が低くかつゲート抵抗が小さいだけでは不十分で
あり、ゲート／コンタクト間のレイアウトピッチを縮小
することが要求される。これらの要求を解決する技術と
して従来用いられているのは、ゲートの多結晶シリコン
とソース／ドレイン領域を自己整合的にシリサイド化す
るサリサイド技術や、多結晶シリコンとシリサイドの積
層構造をゲートに用いるポリサイド構造を用いた技術、
あるいは多結晶シリコンと高融点金属の積層構造をゲー
ト電極として用いる技術などがある。
能化および高集積化を同時に達成するためには、しきい
値電圧が低くかつゲート抵抗が小さいだけでは不十分で
あり、ゲート／コンタクト間のレイアウトピッチを縮小
することが要求される。これらの要求を解決する技術と
して従来用いられているのは、ゲートの多結晶シリコン
とソース／ドレイン領域を自己整合的にシリサイド化す
るサリサイド技術や、多結晶シリコンとシリサイドの積
層構造をゲートに用いるポリサイド構造を用いた技術、
あるいは多結晶シリコンと高融点金属の積層構造をゲー
ト電極として用いる技術などがある。
【０００４】しかし、サリサイド技術は自己整合コンタ
クト技術と併用することが困難なため、レイアウトピッ
チを縮小することが難しい。また、ポリサイド構造で
は、シート抵抗が高くなるために十分低抵抗なゲート抵
抗を得ることが難しいという問題点がある。このため、
前記要求を満たすゲート電極の構造としては、金属と多
結晶シリコンの積層構造が望ましい。
クト技術と併用することが困難なため、レイアウトピッ
チを縮小することが難しい。また、ポリサイド構造で
は、シート抵抗が高くなるために十分低抵抗なゲート抵
抗を得ることが難しいという問題点がある。このため、
前記要求を満たすゲート電極の構造としては、金属と多
結晶シリコンの積層構造が望ましい。
【０００５】ところが、この構造は熱による安定性が低
く、たとえば金属として高融点金属であるタングステン
を用いた場合でも、６５０℃程度の熱工程を経る間に金
属とシリコンが反応し、抵抗の上昇や膜の表面形状の悪
化、さらにはゲート絶縁膜破壊などの問題が生じる。こ
のような問題を解決するために、金属と多結晶シリコン
の間に反応防止膜となる金属窒化物を挟む構造（金属／
反応防止膜／多結晶シリコン積層構造）が提案されてい
る（例えば‘９８ ＩＥＤＭ テクニカルダイジェスト
ｐ.３９７−ｐ.４００に記載。）。
く、たとえば金属として高融点金属であるタングステン
を用いた場合でも、６５０℃程度の熱工程を経る間に金
属とシリコンが反応し、抵抗の上昇や膜の表面形状の悪
化、さらにはゲート絶縁膜破壊などの問題が生じる。こ
のような問題を解決するために、金属と多結晶シリコン
の間に反応防止膜となる金属窒化物を挟む構造（金属／
反応防止膜／多結晶シリコン積層構造）が提案されてい
る（例えば‘９８ ＩＥＤＭ テクニカルダイジェスト
ｐ.３９７−ｐ.４００に記載。）。
【０００６】
【発明が解決しようとする課題】前述のように、反応防
止膜に窒化タングステンを用いた場合には、 （１）窒化タングステン／多結晶シリコン間の接触抵抗
が、〜２×１０-5Ω・ｃｍ2と非常に高いこと （２）高接触抵抗が原因でデバイスの回路性能が向上し
ないこと などの問題点がある。
止膜に窒化タングステンを用いた場合には、 （１）窒化タングステン／多結晶シリコン間の接触抵抗
が、〜２×１０-5Ω・ｃｍ2と非常に高いこと （２）高接触抵抗が原因でデバイスの回路性能が向上し
ないこと などの問題点がある。
【０００７】本発明の目的は、金属／反応防止膜／多結
晶シリコン積層構造の反応防止膜−多結晶シリコン間接
触抵抗を低減した半導体装置及びその製造方法を提供す
ることにある。
晶シリコン積層構造の反応防止膜−多結晶シリコン間接
触抵抗を低減した半導体装置及びその製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】反応防止膜−多結晶シリ
コン間の接触抵抗を低減するために、金属／反応防止膜
／金属珪化物／多結晶シリコンの積層構造をゲート電極
として適用する。
コン間の接触抵抗を低減するために、金属／反応防止膜
／金属珪化物／多結晶シリコンの積層構造をゲート電極
として適用する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態の例を
図面を用いて説明する。
図面を用いて説明する。
【００１０】図１（ａ）〜（ｅ）は、本発明の第１の実
施例に係わるゲート電極の形成方法を示す工程断面図で
ある。
施例に係わるゲート電極の形成方法を示す工程断面図で
ある。
【００１１】まず、半導体基板１０１の表面上に熱酸化
法等によりゲート絶縁膜１０２を形成し、続いて、多結
晶シリコン膜１０３をＣＶＤ法等により堆積する（図１
（ａ））。
法等によりゲート絶縁膜１０２を形成し、続いて、多結
晶シリコン膜１０３をＣＶＤ法等により堆積する（図１
（ａ））。
【００１２】この多結晶シリコン１０３中に任意の導電
型の不純物（例えば、リンやボロン）をイオン打ち込み
法にて注入し、９５０〜１０００℃の活性化アニールを
行った後に、スパッタ法等により金属１０４（例えば、
タングステン）を５ｎｍ程度堆積する。このとき、多結
晶シリコン膜１０３の表面に残る自然酸化膜等を除去す
るため、フッ酸等による前洗浄を行う。続いて、反応防
止膜としての金属窒化物１０５（例えば、窒化タングス
テン）および金属１０６（例えば、タングステン）を、
それぞれ膜厚５ｎｍ〜１０ｎｍ程度および５０ｎｍ程度
スパッタ法等により堆積する（図１（ｂ））。
型の不純物（例えば、リンやボロン）をイオン打ち込み
法にて注入し、９５０〜１０００℃の活性化アニールを
行った後に、スパッタ法等により金属１０４（例えば、
タングステン）を５ｎｍ程度堆積する。このとき、多結
晶シリコン膜１０３の表面に残る自然酸化膜等を除去す
るため、フッ酸等による前洗浄を行う。続いて、反応防
止膜としての金属窒化物１０５（例えば、窒化タングス
テン）および金属１０６（例えば、タングステン）を、
それぞれ膜厚５ｎｍ〜１０ｎｍ程度および５０ｎｍ程度
スパッタ法等により堆積する（図１（ｂ））。
【００１３】なお、これらの金属１０４，１０６あるい
は金属窒化物１０５の堆積は、大気中にさらさないよう
連続して行うことが望ましい。さらに、金属１０６上に
シリコン酸化膜１０７をプラズマＣＶＤ法等により堆積
する（図１（ｃ））。
は金属窒化物１０５の堆積は、大気中にさらさないよう
連続して行うことが望ましい。さらに、金属１０６上に
シリコン酸化膜１０７をプラズマＣＶＤ法等により堆積
する（図１（ｃ））。
【００１４】これら堆積された膜を、レジストを用いた
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する（図１（ｄ））。
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する（図１（ｄ））。
【００１５】この後、ＣＭＯＳデバイスを形成する過程
で加えられる６５０℃以上の熱工程によって、金属１０
４と多結晶シリコン１０３が反応して、金属珪化物１０
８（例えば、タングステンシリサイド）が、堆積した金
属１０４の膜厚の２倍程度の膜厚だけ形成される（図１
（ｅ））。
で加えられる６５０℃以上の熱工程によって、金属１０
４と多結晶シリコン１０３が反応して、金属珪化物１０
８（例えば、タングステンシリサイド）が、堆積した金
属１０４の膜厚の２倍程度の膜厚だけ形成される（図１
（ｅ））。
【００１６】このようにして形成したゲート電極は、金
属珪化物１０８と多結晶シリコン１０３の間に、理想的
な金属−半導体接触が形成されるため、従来の金属珪化
物を挟まない構造に比べて、１０分の１〜４０分の１程
度小さい接触抵抗を得ることができる。
属珪化物１０８と多結晶シリコン１０３の間に、理想的
な金属−半導体接触が形成されるため、従来の金属珪化
物を挟まない構造に比べて、１０分の１〜４０分の１程
度小さい接触抵抗を得ることができる。
【００１７】図２（ａ）〜（ｄ）は、本発明の第２の実
施例に係わるゲート電極の形成方法を示す工程断面図で
ある。
施例に係わるゲート電極の形成方法を示す工程断面図で
ある。
【００１８】図２（ａ），（ｂ）の形成工程は、第１の
実施例と同一工程である。本実施例では、シリコン基板
１０１上に、ゲート絶縁膜１０２，多結晶シリコン１０
３，金属１０４（例えば、タングステン），金属窒化物
１０５（例えば、窒化タングステン）および金属１０６
（例えば、タングステン）を堆積した段階で（図２
（ｂ））、６５０℃以上の熱工程を加えることにより、
金属１０４と多結晶シリコン１０３が反応して、金属珪
化物１０８（例えばタングステンシリサイド）が、堆積
した金属１０４の膜厚の２倍程度の膜厚だけ形成される
（図２（ｃ））。
実施例と同一工程である。本実施例では、シリコン基板
１０１上に、ゲート絶縁膜１０２，多結晶シリコン１０
３，金属１０４（例えば、タングステン），金属窒化物
１０５（例えば、窒化タングステン）および金属１０６
（例えば、タングステン）を堆積した段階で（図２
（ｂ））、６５０℃以上の熱工程を加えることにより、
金属１０４と多結晶シリコン１０３が反応して、金属珪
化物１０８（例えばタングステンシリサイド）が、堆積
した金属１０４の膜厚の２倍程度の膜厚だけ形成される
（図２（ｃ））。
【００１９】その後、これらの積層された膜を、レジス
トを用いたリソグラフィ工程および異方性ドライエッチ
ング技術等を用いて、加工してゲート電極を形成する
（図２（ｄ））。
トを用いたリソグラフィ工程および異方性ドライエッチ
ング技術等を用いて、加工してゲート電極を形成する
（図２（ｄ））。
【００２０】このようにして形成したゲート電極は、金
属珪化物１０８と多結晶シリコン１０３の間に、理想的
な金属−半導体接触が形成されるため、従来の金属珪化
物を挟まない構造に比べて、１０分の１〜４０分の１程
度小さい接触抵抗を得ることができる。
属珪化物１０８と多結晶シリコン１０３の間に、理想的
な金属−半導体接触が形成されるため、従来の金属珪化
物を挟まない構造に比べて、１０分の１〜４０分の１程
度小さい接触抵抗を得ることができる。
【００２１】図３（ａ）〜（ｄ）は、本発明の第３の実
施例に係わるゲート電極の形成方法を示す工程断面図で
ある。
施例に係わるゲート電極の形成方法を示す工程断面図で
ある。
【００２２】まず、半導体基板１０１の表面上に熱酸化
法等によりゲート絶縁膜１０２を形成し、続いて、多結
晶シリコン膜１０３をＣＶＤ法等により堆積する（図３
（ａ））。
法等によりゲート絶縁膜１０２を形成し、続いて、多結
晶シリコン膜１０３をＣＶＤ法等により堆積する（図３
（ａ））。
【００２３】この多結晶シリコン１０３中に任意の導電
型の不純物（例えば、リンやボロン）をイオン打ち込み
法にて注入し、９５０〜１０００℃の活性化アニールを
行った後に、スパッタ法もしくはＣＶＤ法等により金属
珪化物１０９（例えば、タングステンシリサイド）を５
〜２０ｎｍ程度堆積する。このとき、多結晶シリコン膜
１０３の表面に残る自然酸化膜等を除去するため、フッ
酸等による前洗浄を行う。続いて、反応防止膜としての
金属窒化物１０５（例えば、窒化タングステン）および
金属１０６（例えばタングステン）を、それぞれ膜厚５
〜１０ｎｍ程度および５０ｎｍ程度スパッタ法等により
堆積する（図３（ｂ））。
型の不純物（例えば、リンやボロン）をイオン打ち込み
法にて注入し、９５０〜１０００℃の活性化アニールを
行った後に、スパッタ法もしくはＣＶＤ法等により金属
珪化物１０９（例えば、タングステンシリサイド）を５
〜２０ｎｍ程度堆積する。このとき、多結晶シリコン膜
１０３の表面に残る自然酸化膜等を除去するため、フッ
酸等による前洗浄を行う。続いて、反応防止膜としての
金属窒化物１０５（例えば、窒化タングステン）および
金属１０６（例えばタングステン）を、それぞれ膜厚５
〜１０ｎｍ程度および５０ｎｍ程度スパッタ法等により
堆積する（図３（ｂ））。
【００２４】なお、これらの金属珪化物１０９，金属１
０６あるいは金属窒化物１０５の堆積は、大気中にさら
さないよう連続して行うことが望ましい。さらに、金属
１０６上にシリコン酸化膜１０７をプラズマＣＶＤ法等
により堆積する（図３（ｃ））。
０６あるいは金属窒化物１０５の堆積は、大気中にさら
さないよう連続して行うことが望ましい。さらに、金属
１０６上にシリコン酸化膜１０７をプラズマＣＶＤ法等
により堆積する（図３（ｃ））。
【００２５】これら堆積された膜を、レジストを用いた
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する（図３（ｄ））。
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する（図３（ｄ））。
【００２６】このようにして形成したゲート電極は、金
属珪化物１０９と多結晶シリコン１０３の間に、理想的
な金属−半導体接触が形成されるため、従来の、金属珪
化物を挟まない構造に比べて、１０分の１〜４０分の１
程度小さい接触抵抗を得ることができる。
属珪化物１０９と多結晶シリコン１０３の間に、理想的
な金属−半導体接触が形成されるため、従来の、金属珪
化物を挟まない構造に比べて、１０分の１〜４０分の１
程度小さい接触抵抗を得ることができる。
【００２７】図４（ａ）〜（ｃ）及び図５（ａ）〜
（ｃ）は、本発明の第４の実施例に係わるＣＭＯＳトラ
ンジスタの形成方法を示す工程断面図である。
（ｃ）は、本発明の第４の実施例に係わるＣＭＯＳトラ
ンジスタの形成方法を示す工程断面図である。
【００２８】シリコン基板３０１の表面を熱酸化法等を
用いて１０ｎｍ程度酸化して得られた酸化膜３０２上
に、熱ＣＶＤ法等を用いてシリコン窒化膜３０３を１５
０ｎｍ程度堆積する。次に、ホトリソグラフィ工程およ
びドライエッチング工程により、深さ０．３μｍ程度の
溝をシリコン基板３０１の素子間分離領域となる部分に
形成後、溝の内側表面を１０ｎｍ程度熱酸化する（図４
（ａ））。
用いて１０ｎｍ程度酸化して得られた酸化膜３０２上
に、熱ＣＶＤ法等を用いてシリコン窒化膜３０３を１５
０ｎｍ程度堆積する。次に、ホトリソグラフィ工程およ
びドライエッチング工程により、深さ０．３μｍ程度の
溝をシリコン基板３０１の素子間分離領域となる部分に
形成後、溝の内側表面を１０ｎｍ程度熱酸化する（図４
（ａ））。
【００２９】次に、上記溝内が埋め込まれるようにＣＶ
Ｄ法等によりシリコン酸化膜３０４を堆積した後、シリ
コン窒化膜３０５を熱ＣＶＤ法等により堆積する。その
シリコン窒化膜３０５をホトリソグラフィ工程およびド
ライエッチング工程により、図４（ｂ）に示すごとくデ
バイス活性領域の表面のシリコン窒化膜のみ除去した
後、ＣＭＰ法（Chemical Mechanical Plishing）により
平坦化を行う。このとき、シリコン窒化膜３０３，３０
５の研磨レートが、シリコン酸化膜３０４の研磨レート
に比べて遅いため、シリコン窒化膜３０３，３０５のと
ころで研磨を止めることができる。その後、シリコン窒
化膜３０３および３０５とシリコン酸化膜３０２を、ウ
エット洗浄技術で除去する（図４（ｃ））。
Ｄ法等によりシリコン酸化膜３０４を堆積した後、シリ
コン窒化膜３０５を熱ＣＶＤ法等により堆積する。その
シリコン窒化膜３０５をホトリソグラフィ工程およびド
ライエッチング工程により、図４（ｂ）に示すごとくデ
バイス活性領域の表面のシリコン窒化膜のみ除去した
後、ＣＭＰ法（Chemical Mechanical Plishing）により
平坦化を行う。このとき、シリコン窒化膜３０３，３０
５の研磨レートが、シリコン酸化膜３０４の研磨レート
に比べて遅いため、シリコン窒化膜３０３，３０５のと
ころで研磨を止めることができる。その後、シリコン窒
化膜３０３および３０５とシリコン酸化膜３０２を、ウ
エット洗浄技術で除去する（図４（ｃ））。
【００３０】次に、半導体基板３０１の表面上に熱酸化
法等によりゲート絶縁膜３１０を形成し、続いて、多結
晶シリコン膜をＣＶＤ法等により堆積する。この多結晶
シリコン中にｎ型の不純物（例えば、リン）およびｐ型
の不純物（例えば、ボロン）をイオン打ち込み法にて注
入する。これにより、ＮＭＯＳのゲート電極としてｎ型
の多結晶シリコン３１１と、ＰＭＯＳのゲート電極とし
てｐ型の多結晶シリコン３１２が形成される。
法等によりゲート絶縁膜３１０を形成し、続いて、多結
晶シリコン膜をＣＶＤ法等により堆積する。この多結晶
シリコン中にｎ型の不純物（例えば、リン）およびｐ型
の不純物（例えば、ボロン）をイオン打ち込み法にて注
入する。これにより、ＮＭＯＳのゲート電極としてｎ型
の多結晶シリコン３１１と、ＰＭＯＳのゲート電極とし
てｐ型の多結晶シリコン３１２が形成される。
【００３１】次に、９５０℃の活性化アニールを行った
後に、スパッタ法等により金属３０９（例えば、タング
ステン）を５ｎｍ程度堆積する。このとき、多結晶シリ
コン膜３１１，３１２の表面に残る自然酸化膜等を除去
するため、フッ酸等により前洗浄を行う。続いて、反応
防止膜としての金属窒化物３０８（例えば、窒化タング
ステン）および金属３０７（例えば、タングステン）
を、それぞれ膜厚５〜１０ｎｍ程度および５０ｎｍ程度
スパッタ法等により堆積する。なお、これらの金属３０
９，３０７あるいは金属窒化物３０８の堆積は、大気中
にさらさないよう連続して行うことが望ましい。さら
に、金属３０７上にシリコン酸化膜３０６をプラズマＣ
ＶＤ法等により堆積する。
後に、スパッタ法等により金属３０９（例えば、タング
ステン）を５ｎｍ程度堆積する。このとき、多結晶シリ
コン膜３１１，３１２の表面に残る自然酸化膜等を除去
するため、フッ酸等により前洗浄を行う。続いて、反応
防止膜としての金属窒化物３０８（例えば、窒化タング
ステン）および金属３０７（例えば、タングステン）
を、それぞれ膜厚５〜１０ｎｍ程度および５０ｎｍ程度
スパッタ法等により堆積する。なお、これらの金属３０
９，３０７あるいは金属窒化物３０８の堆積は、大気中
にさらさないよう連続して行うことが望ましい。さら
に、金属３０７上にシリコン酸化膜３０６をプラズマＣ
ＶＤ法等により堆積する。
【００３２】これら堆積された膜を、レジストを用いた
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する。
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する。
【００３３】次に、ホトリソグラフィ工程およびイオン
打ち込み法により、ＮＭＯＳの拡散層領域３１４および
パンチスルーストッパ領域３１５、ＰＭＯＳの拡散層領
域３１６およびパンチスルーストッパ領域３１７を形成
する（図５（ａ））。
打ち込み法により、ＮＭＯＳの拡散層領域３１４および
パンチスルーストッパ領域３１５、ＰＭＯＳの拡散層領
域３１６およびパンチスルーストッパ領域３１７を形成
する（図５（ａ））。
【００３４】さらに、プラズマＣＶＤ法等を用いてシリ
コン酸化膜を堆積した後、堆積した膜厚分、等方性ドラ
イエッチングにより除去することにより、ゲート電極の
側面にシリコン酸化膜からなるサイドウォール３１３を
形成する。その後、ホトリソグラフィ工程とイオン打ち
込み技術により、ＮＭＯＳおよびＰＭＯＳの深い拡散層
領域３１８，３１９を形成する（図５（ｂ））。
コン酸化膜を堆積した後、堆積した膜厚分、等方性ドラ
イエッチングにより除去することにより、ゲート電極の
側面にシリコン酸化膜からなるサイドウォール３１３を
形成する。その後、ホトリソグラフィ工程とイオン打ち
込み技術により、ＮＭＯＳおよびＰＭＯＳの深い拡散層
領域３１８，３１９を形成する（図５（ｂ））。
【００３５】この後、トランジスタの活性化アニール
（例えば、９５０℃，１０秒のＲＴＡ（Rapid Thermal
Annealing）によって、金属３０９と多結晶シリコン３
１１，３１２が反応して、金属珪化物３２０（例えば、
タングステンシリサイド）が、堆積した金属３０９の膜
厚の２倍程度の膜厚だけ形成される（図５（ｃ））。
（例えば、９５０℃，１０秒のＲＴＡ（Rapid Thermal
Annealing）によって、金属３０９と多結晶シリコン３
１１，３１２が反応して、金属珪化物３２０（例えば、
タングステンシリサイド）が、堆積した金属３０９の膜
厚の２倍程度の膜厚だけ形成される（図５（ｃ））。
【００３６】このようにして形成したゲート電極は、金
属珪化物３２０と多結晶シリコン３１０，３１２の間
に、理想的な金属−半導体接触が形成されるため、従来
の金属珪化物を挟まない構造に比べて、１０分の１〜４
０分の１程度小さい接触抵抗を得ることができる。ま
た、これらの効果により、デバイスの回路性能（無負荷
のＣＭＯＳデバイスの伝播遅延時間）は、約２８ｐｓか
ら約１２ｐｓへと向上する（ゲート長０．１０μｍ世代
のＣＭＯＳデバイス）。
属珪化物３２０と多結晶シリコン３１０，３１２の間
に、理想的な金属−半導体接触が形成されるため、従来
の金属珪化物を挟まない構造に比べて、１０分の１〜４
０分の１程度小さい接触抵抗を得ることができる。ま
た、これらの効果により、デバイスの回路性能（無負荷
のＣＭＯＳデバイスの伝播遅延時間）は、約２８ｐｓか
ら約１２ｐｓへと向上する（ゲート長０．１０μｍ世代
のＣＭＯＳデバイス）。
【００３７】図６（ａ）〜（ｃ）及び図７（ａ）〜
（ｃ）は、本発明の第５の実施例に係わるＣＭＯＳトラ
ンジスタの形成方法を示す工程断面図である。
（ｃ）は、本発明の第５の実施例に係わるＣＭＯＳトラ
ンジスタの形成方法を示す工程断面図である。
【００３８】シリコン基板３０１の表面を熱酸化法等を
用いて１０ｎｍ程度酸化して得られた酸化膜３０２上
に、熱ＣＶＤ法等を用いてシリコン窒化膜３０３を１５
０ｎｍ程度堆積する。次に、ホトリソグラフィ工程およ
びドライエッチング工程により、深さ０．３μｍ程度の
溝をシリコン基板３０１の素子間分離領域となる部分に
形成後、溝の内側表面を１０ｎｍ程度熱酸化する（図６
（ａ））。
用いて１０ｎｍ程度酸化して得られた酸化膜３０２上
に、熱ＣＶＤ法等を用いてシリコン窒化膜３０３を１５
０ｎｍ程度堆積する。次に、ホトリソグラフィ工程およ
びドライエッチング工程により、深さ０．３μｍ程度の
溝をシリコン基板３０１の素子間分離領域となる部分に
形成後、溝の内側表面を１０ｎｍ程度熱酸化する（図６
（ａ））。
【００３９】次に、上記溝内が埋め込まれるようにＣＶ
Ｄ法等によりシリコン酸化膜３０４を堆積した後、シリ
コン窒化膜３０５を熱ＣＶＤ法等により堆積する。その
シリコン窒化膜３０５をホトリソグラフィ工程およびド
ライエッチング工程により、図６（ｂ）に示すごとくデ
バイス活性領域の表面のシリコン窒化膜のみ除去した
後、ＣＭＰ法（Chemikal Mechanical Plishing）により
平坦化を行う。このとき、シリコン窒化膜３０３，３０
５の研磨レートが、シリコン酸化膜３０４の研磨レート
に比べて遅いため、シリコン窒化膜３０３，３０５のと
ころで研磨を止めることができる。その後、シリコン窒
化膜３０３および３０５とシリコン酸化膜３０２を、ウ
エット洗浄技術で除去する（図６（ｃ））。
Ｄ法等によりシリコン酸化膜３０４を堆積した後、シリ
コン窒化膜３０５を熱ＣＶＤ法等により堆積する。その
シリコン窒化膜３０５をホトリソグラフィ工程およびド
ライエッチング工程により、図６（ｂ）に示すごとくデ
バイス活性領域の表面のシリコン窒化膜のみ除去した
後、ＣＭＰ法（Chemikal Mechanical Plishing）により
平坦化を行う。このとき、シリコン窒化膜３０３，３０
５の研磨レートが、シリコン酸化膜３０４の研磨レート
に比べて遅いため、シリコン窒化膜３０３，３０５のと
ころで研磨を止めることができる。その後、シリコン窒
化膜３０３および３０５とシリコン酸化膜３０２を、ウ
エット洗浄技術で除去する（図６（ｃ））。
【００４０】次に、半導体基板３０１の表面上に熱酸化
法等によりゲート絶縁膜３１０を形成し、続いて、多結
晶シリコン膜をＣＶＤ法等により堆積する。この多結晶
シリコン中にｎ型の不純物（例えば、リン）およびｐ型
の不純物（例えば、ボロン）をイオン打ち込み法にて注
入する。これにより、ＮＭＯＳのゲート電極としてｎ型
の多結晶シリコン３１１と、ＰＭＯＳのゲート電極とし
てｐ型の多結晶シリコン３１２が形成される。
法等によりゲート絶縁膜３１０を形成し、続いて、多結
晶シリコン膜をＣＶＤ法等により堆積する。この多結晶
シリコン中にｎ型の不純物（例えば、リン）およびｐ型
の不純物（例えば、ボロン）をイオン打ち込み法にて注
入する。これにより、ＮＭＯＳのゲート電極としてｎ型
の多結晶シリコン３１１と、ＰＭＯＳのゲート電極とし
てｐ型の多結晶シリコン３１２が形成される。
【００４１】次に、９５０℃の活性化アニールを行った
後に、スパッタ法等により金属３０９（例えば、タング
ステン）を５ｎｍ程度堆積する。このとき、多結晶シリ
コン膜３１１，３１２の表面に残る自然酸化膜等を除去
するため、フッ酸等により前洗浄を行う。続いて、反応
防止膜としての金属窒化物３０８（例えば、窒化タング
ステン）および金属３０７（例えば、タングステン）
を、それぞれ膜厚５〜１０ｎｍ程度および５０ｎｍ程度
スパッタ法等により堆積する。なお、これらの金属３０
９，３０７あるいは金属窒化物３０８の堆積は、大気中
にさらさないよう連続して行うことが望ましい。さら
に、金属３０７上にシリコン酸化膜３０６をプラズマＣ
ＶＤ法等により堆積する（図７（ａ））。
後に、スパッタ法等により金属３０９（例えば、タング
ステン）を５ｎｍ程度堆積する。このとき、多結晶シリ
コン膜３１１，３１２の表面に残る自然酸化膜等を除去
するため、フッ酸等により前洗浄を行う。続いて、反応
防止膜としての金属窒化物３０８（例えば、窒化タング
ステン）および金属３０７（例えば、タングステン）
を、それぞれ膜厚５〜１０ｎｍ程度および５０ｎｍ程度
スパッタ法等により堆積する。なお、これらの金属３０
９，３０７あるいは金属窒化物３０８の堆積は、大気中
にさらさないよう連続して行うことが望ましい。さら
に、金属３０７上にシリコン酸化膜３０６をプラズマＣ
ＶＤ法等により堆積する（図７（ａ））。
【００４２】本実施例では、この段階で６５０℃以上の
熱工程を加えることにより、金属３０９と多結晶シリコ
ン３１１，３１２が反応して、金属珪化物３２０（例え
ば、タングステンシリサイド）が、堆積した金属３０９
の膜厚の２倍程度の膜厚だけ形成される（図７
（ｂ））。
熱工程を加えることにより、金属３０９と多結晶シリコ
ン３１１，３１２が反応して、金属珪化物３２０（例え
ば、タングステンシリサイド）が、堆積した金属３０９
の膜厚の２倍程度の膜厚だけ形成される（図７
（ｂ））。
【００４３】これら堆積された膜を、レジストを用いた
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する。
リソグラフィ工程および異方性ドライエッチング技術等
を用いて、ゲート電極として加工する。
【００４４】次に、ホトリソグラフィ工程およびイオン
打ち込み法により、ＮＭＯＳの拡散層領域３１４および
パンチスルーストッパ領域３１５、ＰＭＯＳの拡散層領
域３１６およびパンチスルーストッパ領域３１７を形成
し、さらに、プラズマＣＶＤ法等を用いてシリコン酸化
膜を堆積した後、堆積した膜厚分、等方性ドライエッチ
ングにより除去することにより、ゲート電極の側面にシ
リコン酸化膜からなるサイドウォール３１３を形成す
る。その後、ホトリソグラフィ工程とイオン打ち込み技
術により、ＮＭＯＳおよびＰＭＯＳの深い拡散層領域３
１８，３１９を形成する（図７（ｃ））。
打ち込み法により、ＮＭＯＳの拡散層領域３１４および
パンチスルーストッパ領域３１５、ＰＭＯＳの拡散層領
域３１６およびパンチスルーストッパ領域３１７を形成
し、さらに、プラズマＣＶＤ法等を用いてシリコン酸化
膜を堆積した後、堆積した膜厚分、等方性ドライエッチ
ングにより除去することにより、ゲート電極の側面にシ
リコン酸化膜からなるサイドウォール３１３を形成す
る。その後、ホトリソグラフィ工程とイオン打ち込み技
術により、ＮＭＯＳおよびＰＭＯＳの深い拡散層領域３
１８，３１９を形成する（図７（ｃ））。
【００４５】このようにして形成したゲート電極は、金
属珪化物３２０と多結晶シリコン３１０，３１２の間
に、理想的な金属−半導体接触が形成されるため、従来
の金属珪化物を挟まない構造に比べて、１０分の１〜４
０分の１程度小さい接触抵抗を得ることができる。ま
た、これらの効果により、デバイスの回路性能（無負荷
のＣＭＯＳデバイスの伝播遅延時間）は、約２８ｐｓか
ら約１２ｐｓへと向上する（ゲート長０．１０μｍ世代
のＣＭＯＳデバイス）。
属珪化物３２０と多結晶シリコン３１０，３１２の間
に、理想的な金属−半導体接触が形成されるため、従来
の金属珪化物を挟まない構造に比べて、１０分の１〜４
０分の１程度小さい接触抵抗を得ることができる。ま
た、これらの効果により、デバイスの回路性能（無負荷
のＣＭＯＳデバイスの伝播遅延時間）は、約２８ｐｓか
ら約１２ｐｓへと向上する（ゲート長０．１０μｍ世代
のＣＭＯＳデバイス）。
【００４６】
【発明の効果】従来の窒化タングステン／多結晶シリコ
ン界面の接触抵抗では、ｎ／ｐ型双方の多結晶シリコン
のいずれの場合においても１０-5Ω・ｃｍ2オーダーで
あり、オーミック特性を得られる理想的な金属／半導体
界面が形成できなかったのに対して、本発明によれば、
窒化タングステン／タングステンシリサイド／多結晶シ
リコン構造にすることで、ほぼ理想的な金属／半導体界
面を得ることができ、オーミックな特性を示す低接触抵
抗の界面を得ることができる。また、本構造をＭＯＳト
ランジスタのゲート電極として用いた場合は、ゲート抵
抗の低減の効果により、回路性能を向上することができ
る。
ン界面の接触抵抗では、ｎ／ｐ型双方の多結晶シリコン
のいずれの場合においても１０-5Ω・ｃｍ2オーダーで
あり、オーミック特性を得られる理想的な金属／半導体
界面が形成できなかったのに対して、本発明によれば、
窒化タングステン／タングステンシリサイド／多結晶シ
リコン構造にすることで、ほぼ理想的な金属／半導体界
面を得ることができ、オーミックな特性を示す低接触抵
抗の界面を得ることができる。また、本構造をＭＯＳト
ランジスタのゲート電極として用いた場合は、ゲート抵
抗の低減の効果により、回路性能を向上することができ
る。
【図１】本発明の第１の実施例の製造工程を示す工程断
面図。
面図。
【図２】本発明の第２の実施例の製造工程を示す工程断
面図。
面図。
【図３】本発明の第３の実施例の製造工程を示す工程断
面図。
面図。
【図４】本発明の第４の実施例の製造工程の一部を示す
工程断面図。
工程断面図。
【図５】本発明の第４の実施例の製造工程の一部を示す
工程断面図。
工程断面図。
【図６】本発明の第５の実施例の製造工程の一部を示す
工程断面図。
工程断面図。
【図７】本発明の第５の実施例の製造工程の一部を示す
工程断面図。
工程断面図。
１０１，３０１…半導体基板、１０２，３１０…ゲート
酸化膜、１０３…多結晶シリコン膜、１０４，３０９…
金属膜、１０５，３０８…金属窒化物、１０６，３０７
…金属、１０７，３０６…シリコン酸化膜、１０８，３
２０…金属珪化物、１０９…金属珪化物、３０２…シリ
コン酸化膜、３０３，３０５…シリコン窒化膜、３０４
…シリコン酸化膜、３１１…ｎ型多結晶シリコン膜、３
１２…ｐ型多結晶シリコン膜、３１３…シリコン酸化
膜、３１５，３１７…パンチスルーストッパ、３１４，
３１６…拡散層、３１８，３１９…深い拡散層。
酸化膜、１０３…多結晶シリコン膜、１０４，３０９…
金属膜、１０５，３０８…金属窒化物、１０６，３０７
…金属、１０７，３０６…シリコン酸化膜、１０８，３
２０…金属珪化物、１０９…金属珪化物、３０２…シリ
コン酸化膜、３０３，３０５…シリコン窒化膜、３０４
…シリコン酸化膜、３１１…ｎ型多結晶シリコン膜、３
１２…ｐ型多結晶シリコン膜、３１３…シリコン酸化
膜、３１５，３１７…パンチスルーストッパ、３１４，
３１６…拡散層、３１８，３１９…深い拡散層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 DD23 DD37 DD43 DD55 DD66 DD78 DD84 EE05 EE15 FF14 GG09 GG10 HH16 5F040 DA01 DB03 EC02 EC04 EC07 EC13 EF02 EK05 FA05 FA12 FA16 FB02 FC19 FC22
Claims (17)
- 【請求項１】ＭＯＳトランジスタを有する半導体装置に
おいて、 上記ＭＯＳトランジスタのゲート電極が、下からシリコ
ン膜，金属珪化膜，金属窒化膜及び金属膜の積層膜から
なることを特徴とする半導体装置。 - 【請求項２】前記シリコン膜中に、任意の導電型の不純
物が注入されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】前記金属珪化膜の膜厚が、５〜２０ｎｍで
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】前記金属珪化膜がタングステンシリサイド
であり、前記金属窒化膜が窒化タングステンであり、前
記金属膜がタングステンであることを特徴とする請求項
１に記載の半導体装置。 - 【請求項５】ゲート電極がシリコン膜と該シリコン膜の
上方に積層された金属膜とから構成されたＭＯＳトラン
ジスタを有する半導体装置において、 上記シリコン膜と上記金属膜の間の、上記シリコン膜側
に金属珪化膜を備え、上記金属膜側に金属窒化膜を備え
たことを特徴とする半導体装置。 - 【請求項６】前記シリコン膜中に、任意の導電型の不純
物が注入されていることを特徴とする請求項５に記載の
半導体装置。 - 【請求項７】前記金属珪化膜の膜厚が、５〜２０ｎｍで
あることを特徴とする請求項５に記載の半導体装置。 - 【請求項８】前記金属珪化膜がタングステンシリサイド
であり、前記金属窒化膜が窒化タングステンであり、前
記金属膜がタングステンであることを特徴とする請求項
５に記載の半導体装置。 - 【請求項９】半導体基板表面に第１の絶縁膜を形成する
第１工程と、 上記第１の絶縁膜上にシリコン膜を堆積する第２工程
と、 上記シリコン膜上に第１の金属膜を堆積する第３工程
と、 上記第１の金属膜上に金属窒化膜を堆積する第４工程
と、 上記金属窒素化膜上に第２の金属膜を堆積する第５工程
と、 上記シリコン膜，上記第１の金属膜，上記金属窒化膜及
び上記第２の金属膜からなる積層膜をゲート電極形状に
加工する第６工程と、 上記ゲート電極をマスクとして上記半導体基板表面に不
純物をイオン打ち込みする第７工程と、 熱処理により、上記第１の金属膜を上記シリコン膜と反
応させて、金属珪化膜とする第８工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項１０】前記第８の工程において、６５０℃以上
の熱処理を施すことを特徴とする請求項９に記載の半導
体装置の製造方法。 - 【請求項１１】前記第８工程において、前記第７工程で
イオン打ち込みされた不純物が活性化されることを特徴
とする請求項９に記載の半導体装置の製造方法。 - 【請求項１２】前記金属珪化膜がタングステンシリサイ
ドであり、前記金属窒化膜が窒化タングステンであり、
前記第１及び第２の金属膜がタングステンであることを
特徴とする請求項９に記載の半導体装置。 - 【請求項１３】半導体基板表面に第１の絶縁膜を形成す
る第１工程と、 上記第１の絶縁膜上にシリコン膜を堆積する第２工程
と、 上記シリコン膜上に第１の金属膜を堆積する第３工程
と、 上記第１の金属膜上に金属窒化膜を堆積する第４工程
と、 上記金属窒素化膜上に第２の金属膜を堆積する第５工程
と、 熱処理により、上記第１の金属膜を上記シリコン膜と反
応させて、金属珪化膜とする第６工程と、 上記シリコン膜，上記金属珪化膜，上記金属窒化膜及び
上記第２の金属膜からなる積層膜をゲート電極形状に加
工する第７工程と、 上記ゲート電極をマスクとして上記半導体基板表面に不
純物をイオン打ち込みする第８工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項１４】前記第６の工程において、６５０℃以上
の熱処理を施すことを特徴とする請求項１３に記載の半
導体装置の製造方法。 - 【請求項１５】前記金属珪化膜がタングステンシリサイ
ドであり、前記金属窒化膜が窒化タングステンであり、
前記第１及び第２の金属膜がタングステンであることを
特徴とする請求項１３に記載の半導体装置。 - 【請求項１６】半導体基板表面に第１の絶縁膜を形成す
る工程と、 上記第１の絶縁膜上にシリコン膜を堆積する工程と、 上記シリコン膜上に金属珪化膜を堆積する工程と、 上記第１の金属膜上に金属窒化膜を堆積する工程と、 上記金属窒素化膜上に金属膜を堆積する工程と、 上記シリコン膜，上記金属珪化膜，上記金属窒化膜及び
上記金属膜からなる積層膜をゲート電極形状に加工する
工程と、 上記ゲート電極をマスクとして上記半導体基板表面に不
純物をイオン打ち込みする工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項１７】前記金属珪化膜がタングステンシリサイ
ドであり、前記金属窒化膜が窒化タングステンであり、
前記金属膜がタングステンであることを特徴とする請求
項１６に記載の半導体装置。
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