KR100655658B1 - 게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체트랜지스터와 그 제조 방법 - Google Patents

게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체트랜지스터와 그 제조 방법 Download PDF

Info

Publication number
KR100655658B1
KR100655658B1 KR1020050068050A KR20050068050A KR100655658B1 KR 100655658 B1 KR100655658 B1 KR 100655658B1 KR 1020050068050 A KR1020050068050 A KR 1020050068050A KR 20050068050 A KR20050068050 A KR 20050068050A KR 100655658 B1 KR100655658 B1 KR 100655658B1
Authority
KR
South Korea
Prior art keywords
conductive film
pattern
nitride
metal
gate
Prior art date
Application number
KR1020050068050A
Other languages
English (en)
Inventor
조학주
전택수
이혜란
신유균
강상범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050068050A priority Critical patent/KR100655658B1/ko
Priority to US11/492,400 priority patent/US20070026596A1/en
Application granted granted Critical
Publication of KR100655658B1 publication Critical patent/KR100655658B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Abstract

게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체 트랜지스터와 그 제조 방법에 관한 것으로서, 상기 게이트 전극 구조물은 금속을 포함하는 물질의 제1 도전막 패턴과 상기 제1 도전막 패턴 상에 고의로 형성하고, 금속과 실리콘을 포함하는 물질의 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴을 포함한다. 그리고, 상기 반도체 트랜지스터로서 엔모스 트랜지스터, 피모스 트랜지스터 및 씨모스 트랜지스터 각각은 게이트 도전막 패턴으로서 상기 게이트 전극 구조물을 포함한다. 그러므로, 상기 제2 도전막 패턴이 상기 제1 도전막 패턴과 상기 제3 도전막 패턴이 반응하는 것을 사전에 저지함으로써 전기적 특성이 우수한 반도체 트랜지스터의 제공이 가능하다.

Description

게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체 트랜지스터와 그 제조 방법{Gate electrode structure and method of manufacturing the gate electrode structure, and semiconductor transistor having the gate electrode structure and method of manufacturing the semiconductor transistor}
도 1은 본 발명의 일 실시예에 따른 게이트 전극 구조물을 나타내는 개략적인 단면도이다.
도 2a 내지 도 2c는 도 1의 게이트 전극 구조물을 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 엔모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 4a 내지 도 4d는 도 3의 엔모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 피모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 씨모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 7a 내지 도 7d는 도 6의 씨모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1 도전막 패턴 12 : 제2 도전막 패턴
14 : 제3 도전막 패턴 30 : 반도체 기판
32 : 소자 분리막 34a, 34b : 소스/드레인
38 : 게이트 절연막 패턴 100 : 게이트 전극 구조물
본 발명은 게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체 트랜지스터와 그 제조 방법에 관한 것으로서, 보다 상세하게는 고의로 형성하는 금속과 실리콘을 포함하는 도전 물질을 게이트 도전막으로 표현되는 게이트 전극 구조물로 포함하는 반도체 트랜지스터와 그 제조 방법에 관한 것이다.
고집직화를 요구하는 최근의 반도체 장치의 제조에서는 게이트 절연막으로서 얇은 등가 산화막 두께(EOT : equivalent oxide thickness)를 유지하면서도 게이트 도전막과 채널 영역 사이에서 빈번하게 발생하는 누설 전류를 충분하게 줄일 수 있는 금속 산화물과 같은 고유전율(high-k dielectric) 물질을 주로 사용한다. 상기 고유전율 물질인 금속 산화물의 예로서는 하프늄 산화물, 티타늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등을 들 수 있다.
그러나, 상기 금속 산화물의 게이트 절연막 상에 폴리 실리콘 물질의 게이트 도전막을 형성하면 후속 공정을 수행하는 도중에 상기 금속 산화물과 상기 폴리 실리콘 물질이 반응하여 상기 게이트 절연막과 상기 게이트 도전막의 계면에는 금속-실리콘 반응 부산물이 빈번하게 생성된다. 이와 같이, 상기 게이트 절연막과 상기 게이트 도전막의 계면에 상기 실리콘 산화물이 생성되면 페르미 준위의 피닝(Fermi level pinning) 현상이 발생하고, 그 결과 불순물(dopant)의 거동이 방해를 받아 문턱 전압의 비례 함수로 나타나는 플랫밴드 전압(flatband voltage : Vfb)을 용이하게 조절하지 못하는 문제점이 발생한다.
그렇지만, 상기 게이트 도전막으로서 상기 폴리 실리콘 대신에 금속을 포함하는 물질을 사용하면 상기 페르미 준위의 피닝 현상을 충분하게 감소시킬 수 있는 연구 결과가 보고되고 있다. 그리고, 상기 금속을 포함하는 물질의 경우에는 폴리 실리콘 물질을 사용할 때 빈번하게 발생하는 폴리-실리콘 공핍 현상(poly-silicon depletion effect)으로 인하여 등가 산화막 두께가 증가하는 현상도 줄일 수 있다. 또한, 상기 금속을 포함하는 물질의 사용은 전하 트랩핑 현상(charge trapping effect), 리모트 전하 스케터링 현상(remote charge scattering effect) 등을 충분하게 감소시켜 반도체 장치의 동작 속도의 향상을 기대할 수 있고, 뿐만 아니라 소스/드레인의 형성을 위한 불순물을 주입할 때 확산 장벽(diffusion barrier) 역할도 기대할 수 있는 이점들이 있다.
따라서, 최근의 반도체 장치의 제조에서는 게이트 절연막으로서 주로 고유전율 물질인 금속 산화물을 선택하고, 게이트 도전막으로서 주로 금속을 포함하는 물질을 선택한다.
상기 금속 산화물의 게이트 절연막과 상기 금속을 포함하는 물질의 게이트 도전막을 포함하는 게이트 패턴에 대한 예들은 미국 특허 6,518,016호, 미국 특허 6,552,377호 등에 개시되어 있다.
그러나, 상기 미국 특허 6,518,106호에는 피모스 트랜지스터의 게이트 도전막에만 금속을 포함하는 물질을 사용하고, 엔모스 트랜지스트의 게이트 도전막의 경우에는 폴리 실리콘 물질을 사용하는 방법이 개시되어 있다. 따라서, 상기 미국 특허 6,518,106호에 개시된 방법에 의하면 엔모스 트랜지스터의 경우에는 금속을 포함하는 물질을 사용할 때의 장점을 기대할 수 없다. 그리고, 상기 미국 특허 6,552,377호에는 피모스 트랜지스터의 게이트 도전막과 엔모스 트랜지스터의 게이트 도전막 모두에 금속을 포함하는 물질을 사용하는 방법이 개시되어 있다. 그러므로, 상기 미국 특허 6,552,377호에 개시된 트랜지스터는 게이트 도전막으로서 금속을 포함하는 물질을 사용할 때의 장점을 충분하게 기대할 수 있다. 그러나, 상기 미국 특허 6,552,377호에 개시된 트랜지스터는 상기 게이트 도전막인 금속을 포함하는 물질이 노출되는 형태로 구비된다. 따라서, 상기 미국 특허 6,552,377호에 개시된 트랜지스터의 게이트 도전막은 그 표면이 용이하게 산화되는 상황이 발생할 수 있고, 또한 외부 스트레스에 다소 열악한 것으로 판단된다.
이에 따라, 현재에는 상기 게이트 도전막으로서 상기 금속을 포함하는 물질과 함께 폴리 실리콘을 사용하는 추세로 발전되고 있다. 특히, 상기 금속을 포함하는 물질과 폴리 실리콘을 포함하는 게이트 도전막은 상기 금속을 포함하는 물질 상에 폴리 실리콘을 적층하는 구조로 형성해야만 상기 금속을 포함하는 물질을 사용 함에 따른 장점을 확보함과 동시에 상기 폴리 실리콘이 외부에서 가해지는 스트레스를 흡수하고, 상기 금속을 포함하는 물질이 산화되는 것을 방지할 수 있다.
그러나, 언급한 금속 물질 상에 폴리 실리콘이 적층되는 구조의 게이트 도전막은 후속 공정을 수행하는 도중에 상기 금속을 포함하는 물질과 상기 폴리 실리콘이 반응하는 상황이 빈번하게 발생한다. 특히, 상기 금속을 포함하는 물질 중에서 순수한 금속과 폴리 실리콘이 반응하면 상기 금속을 포함하는 물질과 상기 폴리 실리콘의 계면 사이에 원하지 않는 금속 실리사이드 물질이 생성되고, 그 결과 상기 폴리 실리콘에 보이드의 생성을 유발하여 상기 게이트 도전막의 신뢰성을 저하시킨다. 아울러, 상기 금속을 포함하는 물질 중에서 금속 질화물과 상기 폴리 실리콘이 반응하면 상기 금속을 포함하는 물질과 상기 폴리 실리콘의 계면 사이에 질화 반응물이 생성되어 상기 게이트 도전막의 저항을 크게 증가시킨다.
본 발명의 제1 목적은 금속을 포함하는 물질의 용이한 적용이 가능한 게이트 전극 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상기 게이트 전극 구조물을 포함하는 엔모스 트랜지스터를 제공하는데 있다.
본 발명의 제3 목적은 상기 게이트 전극 구조물을 포함하는 피모스 트랜지스터를 제공하는데 있다.
본 발명의 제4 목적은 상기 게이트 전극 구조물을 포함하는 씨모스 트랜지스터를 제공하는데 있다.
본 발명의 제5 목적은 상기 게이트 전극 구조물을 용이하게 제조하는 방법을 제공하는데 있다.
본 발명의 제6 목적은 상기 엔모스 트랜지스터를 용이하게 제조하는 방법을 제공하는데 있다.
본 발명의 제7 목적은 상기 피모스 트랜지스터를 용이하게 제조하는 방법을 제공하는데 있다.
본 발명의 제8 목적은 상기 씨모스 트랜지스터를 용이하게 제조하는 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 게이트 전극 구조물은 금속을 포함하는 물질의 제1 도전막 패턴과 상기 제1 도전막 패턴 상에 고의로 형성하고, 금속과 실리콘을 포함하는 물질의 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴을 포함한다.
특히, 고의로 형성하는 상기 제2 도전막 패턴은 화학기상증착 공정, 실리시데이션 공정 또는 스퍼터링 공정 등을 수행하여 형성하는 것이 바람직하다. 그리고, 상기 화학기상증착, 실리시데이션 공정 또는 스퍼터링을 수행할 경우에는 상기 제2 도전막 패턴은 금속 실리사이드 박막을 포함한다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 엔모스 트랜지스터는 반도체 기판 표면 아래에 부분적으로 형성되고, n형 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막 패턴과 게이트 도전막 패턴의 게이트 패턴을 포함한다. 특히, 게이트 전극 구조물로 표현되는 상기 게이트 도전막 패턴은 금속을 포함하는 물질의 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 고의로 형성하고, 금속과 실리콘을 포함하는 물질의 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴을 포함한다.
상기 제3 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 피모스 트랜지스터는 반도체 기판 표면 아래에 부분적으로 형성되고, p형 불순물이 도핑된 소스/드레인과 상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막 패턴과 게이트 도전막 패턴의 게이트 패턴을 포함한다. 특히, 게이트 전극 구조물로 표현되는 상기 게이트 도전막 패턴은 금속을 포함하는 물질의 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 고의로 형성하고, 금속과 실리콘을 포함하는 물질의 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴을 포함한다.
상기 제4 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 씨모스 트랜지스터는 반도체 기판의 제1 영역에 형성되는 엔모스 트랜지스터와 상기 반도체 기판의 제2 영역에 형성되는 피모스 트랜지스터를 포함한다. 특히, 상기 엔모스 트랜지스터는 상기 반도체 기판 표면 아래에 부분적으로 형성되고, n형 불순물이 도핑된 제1 소스/드레인과, 상기 제1 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 제1 채널 영역과, 상기 반도체 기판의 제1 채널 영역 상부에 형성되고, 제1 게이트 절연막 패턴과 제1 게이트 도전막 패턴의 제1 게이트 패턴을 포함하며, 상기 제1 게이트 도전막 패턴은 금속을 포함하는 물질의 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 고의로 형성하고, 금속과 실리콘을 포함하는 물질의 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴을 포함한다. 아울러, 상기 피모스 트랜지스터는 상기 반도체 기판 표면 아래에 부분적으로 형성되고, p형 불순물이 도핑된 제2 소스/드레인과, 상기 제2 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 제2 채널 영역과, 상기 반도체 기판의 제2 채널 영역 상부에 형성되고, 제2 게이트 절연막 패턴과 제2 게이트 도전막 패턴의 제2 게이트 패턴을 포함하며, 상기 제2 게이트 도전막 패턴은 금속을 포함하는 물질의 제4 도전막 패턴과, 상기 제4 도전막 패턴 상에 고의로 형성하고, 금속과 실리콘을 포함하는 물질의 제5 도전막 패턴 및 상기 제5 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 물질의 제6 도전막 패턴을 포함한다.
상기 제5 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 게이트 전극 구조물의 제조 방법은 금속을 포함하는 물질의 제1 도전막을 형성한다. 그리고, 상기 제1 도전막 상에 금속과 실리콘을 포함하는 물질의 제2 도전막을 고의로 형성한다. 특히, 상기 제2 도전막은 화학기상증착 또는 실리시데이션 공정을 수행하여 형성한다. 이어서, 상기 제2 도전막 상에 폴리 실리콘을 포함하는 물질의 제3 도전막을 형성한 후, 상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝한다. 그 결과, 상기 반도체 기판 상에는 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴이 형성된다.
상기 제6 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 엔모스 트랜지스터의 제조 방법은 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 금속을 포함하는 물질의 제1 도전막을 형성한다. 그리고, 상기 제1 도전막 상에 금속과 실리콘을 포함하는 물질의 제2 도전막을 고의로 형성한다. 이때, 상기 제2 도전막은 화학기상증착, 실리시데이션 공정 또는 스퍼터링 공정을 수행하여 형성하는 것이 바람직하다. 이어서, 상기 제2 도전막 상에 폴리 실리콘을 포함하는 물질의 제3 도전막을 형성한 후, 상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝한다. 그 결과, 상기 반도체 기판 상부에는 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴을 포함하는 게이트 도전막 패턴이 형성된다. 그리고, 상기 절연막을 패터닝하여 게이트 절연막 패턴을 형성한 후, 상기 게이트 절연막 패턴과 상기 게이트 도전막 패턴의 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 n형 불순물을 도핑시켜 소스/드레인을 형성한다.
상기 제7 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 피모스 트랜지스터의 제조 방법은 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 금속을 포함하는 물질의 제1 도전막을 형성한다. 그리고, 상기 제1 도전막 상에 금속과 실리콘을 포함하는 물질의 제2 도전막을 고의로 형성한다. 이때, 상기 제2 도전막은 화학기상증착, 실리시데이션 공정 또는 스퍼터링을 수행하여 형성하는 것 이 바람직하다. 이어서, 상기 제2 도전막 상에 폴리 실리콘을 포함하는 물질의 제3 도전막을 형성한 후, 상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝한다. 그 결과, 상기 반도체 기판 상부에는 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴을 포함하는 게이트 도전막 패턴이 형성된다. 그리고, 상기 절연막을 패터닝하여 게이트 절연막 패턴을 형성한 후, 상기 게이트 절연막 패턴과 상기 게이트 도전막 패턴의 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 p형 불순물을 도핑시켜 소스/드레인을 형성한다.
상기 제8 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 씨모스 트랜지스터의 제조 방법은 제1 영역과 제2 영역을 갖는 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 금속을 포함하는 물질의 제1 도전막을 형성한다. 그리고, 상기 제1 도전막 상에 금속과 실리콘을 포함하는 물질의 제2 도전막을 고의로 형성한다. 특히, 상기 제2 도전막은 화학기상증착, 스퍼터링 또는 실리시데이션 공정을 수행하여 형성하는 것이 바람직하다. 이어서, 상기 제2 도전막 상에 폴리 실리콘을 포함하는 물질의 제3 도전막을 형성한 후, 상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝한다. 그 결과, 상기 제1 영역의 반도체 기판 상부에는 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴을 포함하는 제1 게이트 도전막 패턴이 형성되고, 상기 제2 영역의 반도체 기판 상부에는 제4 도전막 패턴, 제5 도전막 패턴 및 제6 도전막 패턴을 포함하는 제2 게이트 도전막 패턴이 형성된다. 계속해서, 상기 절연막을 패터닝하여 상기 제1 영역에는 게이트 절연막 패턴을 형성하고, 상기 제2 영역에는 제2 게이트 절연막 패턴을 형성한다. 그리고, 상기 제1 게이트 절연막 패턴과 상기 제1 게이트 도전막 패턴의 제1 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 n형 불순물을 도핑시켜 제1 소스/드레인을 형성하고, 상기 제2 게이트 절연막 패턴과 상기 제2 게이트 도전막 패턴의 제2 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 p형 불순물을 도핑시켜 제2 소스/드레인을 형성한다.
언급한 바와 같이, 본 발명에 따른 게이트 전극 구조물인 게이트 도전막은 금속을 포함하는 물질, 금속과 실리콘을 포함하는 물질 및 폴리 실리콘을 포함하는 물질로 이루어진다. 여기서, 상기 금속과 실리콘을 포함하는 물질은 후속 공정을 수행하는 도중에 상기 금속을 포함하는 물질과 상기 폴리 실리콘을 포함하는 물질이 반응하여 형성되는 것이 아니라 상기 금속을 포함하는 물질 상에 고의로 형성한다. 특히, 상기 후속 공정을 수행하는 도중에 반응에 의해 획득하는 금속과 실리콘을 포함하는 물질의 전기적 특성에 비해 본 발명에서와 같이 화학기상증착, 스퍼터링 또는 실리시데이션 공정 등을 수행하여 획득하는 금속과 실리콘을 포함하는 물질의 전기적 특성이 보다 우수하다.
그러므로, 본 발명은 전기적 특성이 보다 우수한 게이트 전극 구조물을 포함하는 트랜지스터의 제공이 가능하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
게이트 전극 구조물 및 그 제조 방법
도 1은 본 발명의 일 실시예에 따른 게이트 전극 구조물을 나타내는 개략적인 단면도이다.
도 1을 참조하면, 상기 게이트 전극 구조물(100)은 게이트 도전막으로서 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14)을 포함한다.
구체적으로, 상기 제1 도전막 패턴(10)은 금속을 포함하는 물질로 이루어진다. 상기 금속을 포함하는 물질의 예로서는 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐 등과 같은 순수한 금속과 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물, 알루미늄 질화물 등과 같은 금속 질화물 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수도 있다.
그리고, 상기 금속을 포함하는 물질의 제1 도전막 패턴(10)은 주로 화학기상증착, 스퍼터링, 원자층 적층 등을 수행하여 형성한다. 아울러, 상기 게이트 전극 구조물(100)이 약 60 내지 120nm의 디자인 룰을 갖는 반도체 장치의 트랜지스터에 적용될 경우에는 상기 금속을 포함하는 물질의 제1 도전막 패턴(10)은 약 30 내지 200Å의 두께를 갖는 것이 바람직하고, 약 60 내지 150Å의 두께는 갖는 것이 보다 바람직하고, 약 80 내지 120Å의 두께를 갖는 것이 보다 더 바람직하고, 약 100Å의 두께를 갖는 것이 가장 바람직하다.
상기 제1 도전막 패턴(10) 상에는 제2 도전막 패턴(12)이 형성된다. 구체적으로, 상기 제2 도전막 패턴(12)은 금속과 실리콘을 포함하는 물질로 이루어진다. 여기서, 상기 제2 도전막 패턴(12)에 포함되는 금속은 상기 제1 도전막 패턴(10)에 포함되는 금속과 동일한 것이 바람직하다. 그러므로, 상기 제1 도전막 패턴(10)이 텅스텐 또는 텅스텐 질화물을 포함하면 상기 제2 도전막 패턴(12)은 텅스텐을 포함하고, 상기 제1 도전막 패턴(10)이 티타늄 알루미늄 질화물을 포함하면 상기 제2 도전막 패턴(12)은 티타늄 알루미늄을 포함한다.
그리고, 상기 제2 도전막 패턴(12)은 특히 고의로 형성한다. 즉, 상기 제2 도전막 패턴(12)은 상기 제1 도전막 패턴(10)을 형성한 이후에, 화학기상증착, 스퍼터링, 실리시데이션 공정 등을 수행하여 상기 제1 도전막 패턴(10) 상에 형성하는 것이다. 언급한 바와 같이, 상기 화학기상증착, 실리시데이션, 스퍼터링 공정 등을 고의로 수행하여 상기 금속과 실리콘을 포함하는 물질로 이루어지는 제2 도전막 패턴(12)을 형성함으로써 상기 제2 도전막 패턴(12)은 금속 실리사이드 박막을 포함하는 것이 바람직하다. 아울러, 상기 게이트 전극 구조물(100)이 약 60 내지 120nm의 디자인 룰을 갖는 반도체 장치의 트랜지스터에 적용될 경우에는 상기 금속 과 실리콘을 포함하는 물질로 이루어지는 제2 도전막 패턴(12)은 약 20 내지 100Å의 두께를 갖는 것이 바람직하고, 약 30 내지 80Å의 두께는 갖는 것이 보다 바람직하고, 약 40 내지 60Å의 두께를 갖는 것이 보다 더 바람직하고, 약 50Å의 두께를 갖는 것이 가장 바람직하다.
또한, 상기 제2 도전막 패턴(12)은 상기 제1 도전막 패턴(10) 상에 고의의 화학기상증착, 실리시데이션, 스퍼터링 공정 등을 수행하여 형성하기 때문에 후속 공정을 수행하는 도중에 금속과 폴리 실리콘이 반응하여 형성되는 반응 부산물로 이루어지는 박막에 비해 보다 안정적인 구조를 갖는다. 그러므로, 상기 제2 도전막 패턴(12)은 상기 금속과 폴리 실리콘이 반응하여 형성되는 반응 부산물로 이루어지는 박막에 비해 우수한 전기적 특성을 갖는 것은 자명하다.
그리고, 상기 게이트 전극 구조물(100)에서 상기 제2 도전막 패턴(12)이 외부에 직접적으로 노출되는 구조를 가지면 산화가 용이하게 발생하기 때문에 바람직하지 않고, 후속 공정을 수행할 때 스트레스가 상기 제2 도전막 패턴(12)에 직접적으로 가해지기 때문에 바람직하지 않다. 따라서, 상기 제2 도전막 패턴(12) 상에는 폴리 실리콘을 포함하는 물질로 이루어지는 제3 도전막 패턴(14)을 형성한다. 여기서, 상기 제3 도전막 패턴(14)으로서 상기 폴리 실리콘을 포함하는 물질을 선택하는 이유는 상기 폴리 실리콘이 집적화에 적합하고, 열적 안정성이 우수하기 때문이다. 또한, 상기 제2 도전막 패턴(12)이 상기 제3 도전막 패턴(14)과 상기 제1 도전막 패턴(10)의 직접적인 접촉을 방해하여 상기 제3 도전막 패턴(14)의 폴리 실리콘과 상기 제1 도전막 패턴(10)의 금속을 포함하는 물질이 반응하는 것을 사전에 방 지할 수 있다.
상기 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴(14)은 주로 화학기상증착 등을 수행하여 형성한다. 아울러, 상기 게이트 전극 구조물(100)이 약 60 내지 120nm의 디자인 룰을 갖는 반도체 장치의 트랜지스터에 적용될 경우에는 상기 폴리 실리콘을 포함하는 물질로 이루어지는 제3 도전막 패턴(14)은 약 500 내지 1,500Å의 두께를 갖는 것이 바람직하고, 약 800 내지 1,200Å의 두께는 갖는 것이 보다 바람직하고, 약 850 내지 1,150Å의 두께를 갖는 것이 보다 더 바람직하고, 약 950Å의 두께를 갖는 것이 가장 바람직하다. 또한, 상기 제3 도전막 패턴(14)의 폴리 실리콘에는 불순물이 도핑되어 있는 것이 바람직하다. 그러므로, 상기 불순물이 도핑된 폴리 실리콘을 포함하는 물질을 상기 제3 도전막 패턴(14)으로 획득하거나, 후속되는 공정에서 상기 폴리 실리콘에 불순물을 도핑하여 상기 제3 도전막 패턴(14)으로 획득할 수 있다.
그리고, 상기 게이트 전극 구조물(100)에서 상기 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14) 각각에 대한 두께를 수치적으로 나열하고 있지만, 상기 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14) 각각에 대한 두께를 비례적으로도 나열하는 것이 가능하다. 이에 따라, 상기 제1 도전막 패턴(10)은 상기 제2 도전막 패턴(12)에 비해 약 0.3 내지 10.0배 두꺼운 두께를 갖는 것이 바람직하고, 상기 제3 도전막 패턴(14)은 상기 제2 도전막 패턴(12)에 비해 약 8.0 내지 75.0배 두꺼운 두께를 갖는 것이 바람직하다.
언급한 바와 같이, 본 발명에서의 상기 게이트 전극 구조물(100)은 금속을 포함하는 물질의 제1 도전막 패턴(10), 금속과 실리콘을 포함하면서 고의로 형성한 제2 도전막 패턴(12) 및 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴(14)으로 이루어진다.
그러므로, 상기 게이트 전극 구조물(100)은 금속을 포함하는 물질을 사용할 때의 장점을 충분하게 부각시킬 수 있다. 아울러, 상기 폴리 실리콘 물질의 제3 도전막 패턴(14)을 형성함으로써 외부에서 가해지는 스트레스에 의한 영향을 줄일 수 있고, 산화를 억제할 수 있다. 그리고, 본 발명에서의 게이트 전극 구조물(100)은 상기 금속을 포함하는 물질의 제1 도전막 패턴(10)과 상기 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴(14) 사이에 금속과 실리콘을 포함하는 물질의 제2 도전막 패턴(12)을 개재시킨다. 특히, 상기 제2 도전막 패턴(12)은 전기적 신뢰성을 확보하기 위하여 고의로 형성시킨다. 따라서, 상기 제1 도전막 패턴(10)과 상기 제3 도전막 패턴(14)이 직접적으로 접촉함으로써 후속 공정을 수행하는 도중에 상기 제1 도전막 패턴(10)과 상기 제3 도전막 패턴(14)이 반응하는 것을 사전에 방지하여 전기적 신뢰성의 확보가 가능하다. 즉, 상기 게이트 전극 구조물(100)의 경우에는 상기 제1 도전막 패턴(10)과 상기 제3 도전막(14) 패턴 사이에 반응 부산물이 거의 생성되지 않기 때문이다.
이하, 언급한 게이트 전극 구조물을 제조하는 방법에 대하여 설명하기로 한다.
도 2a 내지 도 2c는 도 1의 게이트 전극 구조물을 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 2a를 참조하면, 화학기상증착, 스퍼터링 또는 원자층 적층 공정을 수행하여 금속 물질을 포함하는 제1 도전막(10a)을 형성한다. 여기서, 상기 제1 도전막(10a)은 언급한 게이트 전극 구조물의 제1 도전막 패턴으로 형성하기 위한 것이다. 그러므로, 상기 제1 도전막(10a)은 순수한 금속, 금속 질화물 등과 같은 금속을 포함하는 물질로 이루어지고, 약 30 내지 200Å의 두께를 갖도록 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 제1 도전막(10a) 상에 화학기상증착, 스퍼터링 또는 실리시데이션 공정을 수행하여 제2 도전막(12a)을 형성한다. 여기서, 상기 제2 도전막(12a)은 언급한 게이트 구조물의 제2 도전막 패턴으로 형성하기 위한 것이다. 그러므로, 상기 제2 도전막(12a)은 금속 및 실리콘으로 이루어지는 것이 바람직하고, 약 20 내지 100Å의 두께를 갖도록 형성하는 것이 바람직하다. 그리고, 상기 제2 도전막(12a)의 금속의 경우에는 상기 제1 도전막(10a)의 금속과 동일한 것이 바람직하다. 예들 들어, 상기 제1 도전막(10a)이 텅스텐 또는 텅스텐 질화물을 포함하는 경우에는 상기 제2 도전막(12a)은 텅스텐 실리사이드를 포함한다.
도 2c를 참조하면, 상기 제2 도전막(12a) 상에 화학기상증착 등을 수행하여 제3 도전막(14a)을 형성한다. 여기서, 상기 제3 도전막(14a)은 언급한 게이트 구조물의 제3 도전막 패턴으로 형성하기 위한 것이다. 그러므로, 상기 제3 도전막(14a)은 폴리 실리콘으로 이루어지는 것이 바람직하고, 약 500 내지 1,500Å의 두께를 갖는 것이 바람직하다.
그리고, 본 실시예에서는 상기 제1 도전막(10a), 제2 도전막(12a) 및 제3 도 전막(14a)을 형성한 후, 패터닝을 수행한다. 상기 패터닝은 포토레지스트 패턴을 마스크로 사용하는 사진 식각 공정을 수행한다. 이에 따라, 도 1에 도시된 바와 같이 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14)을 포함하는 게이트 전극 구조물(100)을 획득한다.
엔모스 트랜지스터 및 그 제조 방법
도 3은 본 발명의 일 실시예에 따른 엔모스 트랜지스터를 나타내는 개략적인 단면도이다. 그리고, 도 3에서는 도 1과 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 3을 참조하면, 상기 엔모스 트랜지스터(300)는 단위 셀로서 게이트 절연막 패턴(38)과 도 1의 게이트 전극 구조물(100)인 게이트 도전막 패턴을 포함하는 게이트 패턴이 상부에 형성되는 반도체 기판(30)을 포함한다. 상기 반도체 기판(30)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 본 실시예에서는 통상적으로 사용하는 실리콘 기판을 상기 반도체 기판(30)으로서 선택하는 것이 바람직하다. 아울러, 상기 반도체 기판(30)은 상기 엔모스 트랜지스터(300)를 형성하기 때문에 저농도의 p형 불순물이 도핑된 p형 웰(도시되지 않음)이 형성되는 것이 바람직하다.
그리고, 상기 엔모스 트랜지스터(300)의 단위 셀로서 상기 게이트 패턴은 상기 반도체 기판(30)의 액티브 영역 상에 형성되는 것이 바람직하다. 그러므로, 본 실시예의 상기 반도체 기판(30)에는 상기 액티브 영역과 필드 영역을 한정하기 위한 소자 분리막(32)이 형성된다. 상기 소자 분리막(32)의 예로서는 필드 산화막, 트렌치 소자 분리막 등을 들 수 있다. 특히, 본 실시예에서는 상기 소자 분리막(32)으로서 상기 필드 산화막에 비해 집적도 관점에서 보다 유리한 트렌치 소자 분리막을 선택한다.
아울러, 상기 엔모스 트랜지스터(300)는 전하 캐리어로서 자유 전자를 사용한다. 그러므로, 상기 반도체 기판(30)의 표면 아래에 부분적으로 자유 전자의 생성이 가능한 n형 불순물이 도핑된 소스/드레인(34a, 34b)이 형성된다. 구체적으로, 상기 소스/드레인(34a, 34b)은 상기 반도체 기판 (30) 상부에 위치하는 상기 게이트 패턴과 인접하는 반도체 기판(30)의 표면 아래에 형성된다. 또한, 상기 n형 불순물의 예로서는 포스포러스(P), 아르제닉(Ar) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 이들을 혼합하여 사용하기도 한다. 아울러, 상기 소스/드레인(34a, 34b)의 형성을 위한 n형 불순물은 주로 이온 주입을 수행하여 상기 반도체 기판(30)에 도핑시키는 것이 바람직하다.
이와 같이, 상기 반도체 기판(30)의 표면 아래에 소스/드레인(34a, 34b)을 형성함으로써 상기 소스/드레인(34a, 34b) 사이에는 채널 영역(36)이 위치하게 된다.
그러므로, 상기 게이트 절연막 패턴(38)과 게이트 전극 구조물(100)을 포함하는 게이트 패턴은 상기 반도체 기판(30)의 채널 영역(36) 상부에 위치한다. 그리고, 상기 게이트 전극 구조물(100)은 게이트 도전막에 해당하기 때문에 상기 게이 트 전극 구조물(100)과 상기 반도체 기판(30)의 채널 영역(36) 사이는 누설 전류가 흐르지 않고, 충분하게 절연이 이루어져야 한다. 따라서, 상기 게이트 전극 구조물(100)과 상기 반도체 기판(30)의 채널 영역(36) 사이에는 상기 게이트 절연막 패턴(38)이 개재되는 것이다.
상기 게이트 절연막 패턴(38)의 예로서는 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물, 티타늄 실리콘 산질화물 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다. 그러나, 최근의 반도체 장치에서는 상기 게이트 절연막 패턴(38)으로서 언급한 금속 산화물을 주로 사용하는데, 그 이유는 상기 금속 산화물이 얇은 등가 산화막 두께를 유지하면서도 게이트 도전막 패턴인 상기 게이트 전극 구조물(100)과 채널 영역(36) 사이에서 빈번하게 발생하는 누설 전류를 충분하게 줄일 수 있기 때문이다.
그리고, 상기 엔모스 트랜지스터(300)는 상기 게이트 절연막 패턴(38) 상에 게이트 도전막 패턴으로서 도 1에서 언급한 게이트 전극 구조물(100)을 포함한다.(이하, 상기 게이트 전극 구조물을 게이트 도전막 패턴으로 나타낸다) 그러므로, 상기 게이트 도전막 패턴(100)은 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14)을 포함한다.
그러므로, 상기 게이트 도전막 패턴(100)의 제1 도전막 패턴(10)은 순수한 금속, 금속 질화물 등과 같은 금속을 포함하는 물질로 이루어지고, 약 30 내지 200Å의 두께를 갖도록 형성하고, 상기 제2 도전막 패턴(12)은 금속 및 실리콘으로 이루어지고, 약 20 내지 100Å의 두께를 갖도록 형성하고, 상기 제3 도전막 패턴(14)은 폴리 실리콘으로 이루어지고, 약 500 내지 1,500Å의 두께를 갖도록 형성하는 것이 바람직하다.
특히, 상기 제1 도전막 패턴(10)은 금속을 포함하는 물질로 이루어지기 때문에 상기 게이트 절연막 패턴(38)을 금속 산화물로 적용하는 것이 보다 용이하다. 아울러, 상기 제1 도전막 패턴(10)은 약 4.0ev의 일함수를 갖는 금속을 포함하는 물질로 이루어지는 것이 바람직하다. 또한, 상기 제2 도전막 패턴(12)은 언급한 바와 같이 상기 제1 도전막 패턴(10)의 금속과 동일한 금속을 포함하고, 고의의 공정인 화학기상증착, 스퍼터링 또는 실리시데이션 공정을 수행하여 형성한다. 그러므로, 본 실시예에서의 상기 게이트 도전막 패턴(100)의 경우에는 상기 제1 도전막 패턴(10)으로서 금속을 포함하는 물질을 용이하게 적용할 수 있고, 상기 제3 도전막 패턴(14)으로서 폴리 실리콘을 포함하는 물질을 용이하게 적용할 수 있다.
따라서, 본 발명의 엔모스 트랜지스터(300)는 게이트 절연막 패턴(38)으로서 금속 산화물을 적용하고, 게이트 도전막 패턴(100)인 게이트 전극 구조물로서 금속을 포함하는 물질과 폴리 실리콘을 포함하는 물질을 적용하기 때문에 우수한 전기적 특성과 고집적화의 제공이 가능하다. 즉, 상기 엔모스 트랜지스터(300)는 금속 산화물이 갖는 등가 산화막 두께 특성과 누설 전류 특성의 장점을 얻을 수 있고, 금속을 포함하는 물질이 갖는 용이한 문턱 전압 조절 능력과 우수한 저항 특성의 장점을 얻을 수 있고, 폴리 실리콘을 포함하는 물질이 갖는 집적도의 용이성과 안정성의 장점을 얻을 수 있기 때문에 보다 우수한 전기적 특성의 제공이 가능한 것이다.
이하, 언급한 엔모스 트랜지스터를 제조하는 방법에 대하여 설명하기로 한다.
도 4a 내지 도 4d는 도 3의 엔모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 4a를 참조하면, 반도체 기판(30)에 소자 분리막(32)으로서 트렌치 소자 분리막을 형성하여 액티브 영역과 필드 영역을 한정한다. 상기 소자 분리막(32)으로서 트렌치 소자 분리막은 형성하는 것은 언급한 바와 같이 집적도 측면을 고려하기 때문이다.
구체적으로, 상기 반도체 기판(30) 상에 패드 산화막과 패드 질화막을 형성한 후, 패터닝을 수행하여 상기 반도체 기판(30)의 표면을 부분적으로 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성한다. 이어서, 상기 패드 산화막 패턴과 패드 질화막 패턴을 마스크로 사용하는 식각을 수행하여 상기 반도체 기판(30)에 트렌치를 형성한다. 계속해서, 상기 트렌치를 형성할 때 상기 반도체 기판(30)에 가해진 손상 등을 보상하기 위한 공정을 수행한다. 이어서, 상기 트렌치가 형성된 결과물 상에 매립 특성이 우수한 산화물의 박막을 형성한다. 그 결과, 상기 트렌치 내에도 상기 박막이 충분하게 매립된다. 여기서, 상기 산화물의 박막은 주로 플라즈마 증대 화학기상증착(PECVD)을 수행하여 형성한다. 계속해서, 상기 패드 질 화막 패턴의 표면이 노출될 때까지 상기 산화물의 박막을 제거한다. 상기 산화물의 박막은 주로 화학기계적 연마를 수행하여 제거한다. 이어서, 상기 패드 질화막 패턴과 패드 산화막 패턴을 제거한다. 상기 패드 질화막 패턴과 패드 산화막 패턴은 주로 인산을 사용하는 식각 공정을 수행하여 제거한다. 그 결과, 상기 반도체 기판(30)의 트렌치에만 소자 분리막(32)으로서 상기 산화물이 박막이 매립된 트렌치 소자 분리막이 형성된다.
도 4b를 참조하면, 상기 반도체 기판(30) 상에 절연막(38)을 형성한다. 여기서, 상기 절연막(38)은 언급한 게이트 패턴의 게이트 절연막 패턴으로 형성하기 위한 것이다. 그러므로, 상기 절연막(38)은 금속 산화물을 포함하는 것이 바람직하고, 약 20Å 이하의 등가 산화막 두께를 갖는 것이 바람직하다. 아울러, 상기 절연막(38)이 상기 금속 산화물을 포함할 경우에는 원자층 적층을 수행하여 형성하는 것이 바람직하다.
이하, 상기 원자층 적층을 수행하여 상기 금속 산화물의 절연막을 형성하는 방법은 다음과 같다. 먼저, 챔버 내부의 온도와 압력 각각을 약 200 내지 500℃의 온도와 약 0.3 내지 3.0 tOrr의 압력으로 조절한 상태에서 상기 챔버 내부에 위치시킨 상기 반도체 기판(30) 상부로 금속 전구체를 포함하는 반응 물질을 제공한다. 이때, 상기 반응 물질은 약 0.5 내지 3초 동안 상기 반도체 기판(30)의 상부로 제공한다. 이와 같이, 상기 반도체 기판(30)의 상부로 상기 반응 물질을 제공함으로서 상기 반응 물질의 제1 부분이 상기 반도체 기판(30) 상에 화학 흡착한다. 그리고, 상기 반응 물질의 제1 부분을 제외한 제2 부분은 상기 반도체 기판(20) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다. 이어서, 상기 아르곤 가스와 같은 퍼지 가스를 챔버 내부로 제공한다. 이때, 상기 퍼지 가스는 약 0.5 내지 20초 동안 제공한다. 이와 같이, 상기 퍼지 가스를 제공함으로서 상기 챔버 내에 표류하거나 상기 반응 물질의 제1 부분에 물리 흡착된 제2 부분은 제거된다. 그 결과, 상기 반도체 기판(30) 상에는 상기 화학 흡착된 반응 물질의 제1 부분인 금속 전구체 분자들이 남는다. 계속해서, 상기 챔버 내부로 약 1 내지 7초 동안 산화제를 제공한다. 그 결과, 상기 반도체 기판(30) 상에 화학 흡착된 반응 물질의 제1 부분인 금속 전구체 분자들과 상기 산화제가 화학적으로 반응하여 상기 금속 전구체 분자들을 산화시킨다. 이어서, 상기 챔버 내부로 언급한 바와 동일하게 상기 퍼지 가스를 제공한다. 그 결과, 화학적으로 반응하지 않은 상기 산화제가 제거됨으로써 상기 반도체 기판(30) 상에는 금속 산화물을 포함하는 고체 물질이 형성된다. 그리고, 언급한 반응 물질의 제공, 퍼지, 산화제의 제공 및 퍼지를 적어도 1회 반복하여 수행한다. 그 결과, 상기 반도체 기판(30) 상에는 상기 금속 산화물을 포함하는 고체 물질들로 이루어지는 상기 절연막(38a)이 형성된다.
도 4c를 참조하면, 상기 제1 도전막(10a), 제2 도전막(12a) 및 제3 도전막(14a)을 순차적으로 형성한다. 여기서, 상기 제1 도전막(10a), 제2 도전막(12a) 및 제3 도전막(14a) 각각은 도 2a 내지 도 2c에서 언급한 제1 도전막, 제2 도전막 및 제3 도전막 각각과 동일하다. 그러므로, 상기 절연막(38a) 상에 화학기상증착, 원자층 적층 또는 스퍼터링을 수행하여 금속 물질을 포함하는 제1 도전막(10a)을 약 30 내지 200Å의 두께를 갖도록 형성하고, 상기 제1 도전막(10a) 상에 화학기상증 착, 스퍼터링 또는 실리시데이션 공정을 수행하여 금속 및 실리콘으로 포함하는 물질로 이루어지는 제2 도전막(12a)을 약 20 내지 100Å의 두께를 갖도록 형성하고, 상기 제2 도전막(12a) 상에 화학기상증착 등을 수행하여 폴리 실리콘을 포함하는 물질로 이루어지는 제3 도전막(14a)을 약 500 내지 1,500Å의 두께를 갖도록 형성한다.
도 4d를 참조하면, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 사진 식각 공정과 같은 패터닝을 수행하여 상기 제3 도전막(14a), 제2 도전막(12a) 및 제1 도전막(10a)을 부분적으로 제거한다. 그 결과, 상기 반도체 기판(30) 상부에는 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14)으로 이루어지는 게이트 도전막 패턴(100)이 형성된다. 그리고, 상기 게이트 도전막 패턴(100)을 형성한 후, 상기 절연막(38a)의 패터닝을 수행한다. 그 결과, 상기 반도체 기판(30) 상부에는 상기 게이트 도전막 패턴(100)과 상기 절연막(38a)의 패터닝에 의해 획득하는 게이트 절연막 패턴(38)을 포함하는 게이트 패턴이 형성된다.
이어서, 상기 게이트 패턴을 이온 마스크로 사용하는 이온 주입을 수행한다. 이때, 상기 이온 주입에서는 n형 불순물을 사용한다. 즉, 본 실시예에서는 엔모스 트랜지스터를 형성하기 때문에 상기 n형 불순물을 사용하는 것이다. 상기 n형 불순물의 예로서는 언급한 바와 같이 포스포러스, 아르제닉 등을 들 수 있다.
이와 같이, 상기 이온 주입을 수행함으로써 상기 게이트 패턴과 인접하는 반도체 기판(30)의 표면 아래에는 상기 n형 불순물이 도핑된 소스/드레인(34a, 34b)이 형성된다. 즉, 상기 이온 주입을 수행함으로써 도 3에 도시된 엔모스 트랜지스 터(300)를 획득한다. 그리고, 상기 엔모스 트랜지스터(300)의 형성에서 상기 제3 도전막(14a)을 불순물이 도핑되지 않은 폴리 실리콘을 포함하는 물질로 형성할 경우에는 상기 소스/드레인(34a, 34b)을 형성하기 위한 이온 주입을 수행할 때 상기 제3 도전막 패턴(14)에 상기 불순물이 도핑되기 때문에 상기 제3 도전막 패턴(14)의 전기적 신뢰성을 염려하지 않아도 된다.
다른 실시예에로서, 상기 n형 불순물이 도핑된 소스/드레인(34a, 34b)을 형성한 후, 상기 게이트 패턴의 양측벽에 게이트 스페이서(도시되지 않음)를 형성한다. 상기 게이트 스페이서는 실리콘 질화물을 포함하고, 적층과 전면 식각을 순차적으로 수행하여 형성하는 것이 바람직하다. 이어서, 상기 게이트 패턴과 상기 게이트 스페이서를 이온 마스크로 사용하는 이온 주입을 수행한다. 이 경우에도, 언급한 바와 마찬가지로 상기 n형 불순물을 사용한다. 다만, 언급한 상기 소스/드레인(34a, 34b)의 형성에서는 얕은 접합 영역의 형성이 가능한 저농도의 n형 불순물을 사용하는데 반하여 상기 이온 주입에서는 깊은 접합 영역의 형성이 가능한 고농도의 n형 불순물을 사용한다. 이와 같이, 상기 게이트 스페이서를 형성한 후, 이온 주입을 수행함으로써 얕은 접합 영역과 깊은 접합 영역을 포함하는 엘디디 구조의 소스/드레인(도시되지 않음)을 형성할 수 있다.
피모스 트랜지스터 및 그 제조 방법
도 5는 본 발명의 일 실시예에 따른 피모스 트랜지스터를 나타내는 개략적인 단면도이다. 그리고, 도 5에서는 도 1과 동일한 부재들에 대해서는 동일한 참조 부 호를 사용한다.
도 5를 참조하면, 상기 피모스 트랜지스터(500)는 소스/드레인(54a, 54b)을 형성하기 위한 불순물의 종류를 달리하는 것을 제외하고는 도 3의 엔모스 트랜지스터(300)와 거의 유사하다.
따라서, 상기 피모스 트랜지스터(500)의 경우에도 단위 셀로서 게이트 절연막 패턴(38)과 도 1의 게이트 전극 구조물(100)인 게이트 도전막 패턴을 포함하는 게이트 패턴이 상부에 형성되는 반도체 기판(30)을 포함한다. 아울러, 상기 피모스 트랜지스터(500) 또한 액티브 영역과 필드 영역을 한정하는 소자 분리막(32)을 포함하고, 상기 소스/드레인(54a, 54b) 사이에 형성되는 채널 영역(36)을 포함한다. 아울러, 상기 반도체 기판(30)은 상기 피모스 트랜지스터(500)를 형성하기 때문에 저농도의 n형 불순물이 도핑된 n형 웰(도시되지 않음)이 형성되는 것이 바람직하다.
그러나, 상기 피모스 트랜지스터(500)는 전하 캐리어로서 전공(또는 정공)을 사용한다. 그러므로, 상기 반도체 기판(30)의 표면 아래에 부분적으로 전공의 생성이 가능한 p형 불순물이 도핑된 소스/드레인(54a, 54b)이 형성된다. 상기 p형 불순물의 예로서는 보론 등을 들 수 있다. 아울러, 상기 소스/드레인(53a, 54b)의 형성을 위한 p형 불순물의 경우에도 주로 이온 주입을 수행하여 상기 반도체 기판(30)에 도핑시키는 것이 바람직하다. 또한, 상기 게이트 전극 구조물의 제1 도전막 패턴(10)은 약 5.0ev의 일함수를 갖는 금속을 포함하는 물질로 이루어지는 것이 바람직하다.
따라서, 본 발명의 피모스 트랜지스터(300)의 경우에도 상기 게이트 절연막 패턴(38)으로서 금속 산화물을 적용하고, 상기 게이트 도전막 패턴(100)인 게이트 전극 구조물로서 금속을 포함하는 물질과 폴리 실리콘을 포함하는 물질을 적용한다. 또한, 상기 게이트 도전막 패턴(100)의 제1 도전막 패턴(10)과 제3 도전막 패턴(14) 사이에 금속 및 실리콘을 포함하는 물질로 이루어지는 제2 도전막 패턴(12)을 개재시킨다. 특히, 상기 제2 도전막 패턴(12)은 고의의 수행하는 화학기상증착 또는 실리사데이션 공정에 의해 획득한다.
그러므로, 상기 피모스 트랜지스터(500) 또한 금속 산화물이 갖는 등가 산화막 두께 특성과 누설 전류 특성의 장점을 얻을 수 있고, 금속을 포함하는 물질이 갖는 용이한 문턱 전압 조절 능력과 우수한 저항 특성의 장점을 얻을 수 있고, 폴리 실리콘을 포함하는 물질이 갖는 집적도의 용이성과 안정성의 장점을 얻을 수 있기 때문에 보다 우수한 전기적 특성의 제공이 가능한 것이다.
아울러, 상기 피모스 트랜지스터(500)의 경우에도 상기 제2 도전막 패턴(12)을 개재시킴으로써 상기 제1 도전막 패턴(10)과 상기 제3 도전막 패턴(14)이 반응하는 것을 사전에 방지한다. 그러므로, 상기 제1 도전막 패턴(10)과 상기 제3 도전막 패턴(14)이 반응함으로써 생성되는 반응 부산물로 인한 상기 피모스 트랜지스터(500)의 전기적 신뢰성의 저하를 사전에 방지할 수 있다.
이하, 언급한 피모스 트랜지스터를 제조하는 방법에 대하여 설명하기로 한다.
도 4a 내지 도 4c에서 설명한 바와 동일한 공정을 수행한다. 이에 따라, 상 기 반도체 기판(30)에는 소자 분리막(32)이 형성되고, 상기 반도체 기판(30)의 상부에는 절연막(38a), 제1 도전막(10a), 제2 도전막(12a) 및 제3 도전막(14a)이 순차적으로 형성된다.
그리고, 도 4에서 설명한 바와 동일한 패터닝을 수행한다. 이에 따라, 상기 반도체 기판(30) 상에는 게이트 절연막 패턴(38)과 게이트 도전막 패턴(100)이 형성된다. 따라서, 상기 게이트 도전막 패턴(100)의 경우에도 마찬가지로 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14)을 포함한다.
이어서, 상기 게이트 패턴을 이온 마스크로 사용하는 이온 주입을 수행한다. 이때, 상기 이온 주입에서는 p형 불순물을 사용한다. 즉, 본 실시예에서는 피모스 트랜지스터(500)를 형성하기 때문에 상기 p형 불순물을 사용하는 것이다. 상기 p형 불순물의 예로서는 언급한 바와 같이 보론 등을 들 수 있다.
이와 같이, 상기 이온 주입을 수행함으로써 상기 게이트 패턴과 인접하는 반도체 기판(30)의 표면 아래에는 상기 p형 불순물이 도핑된 소스/드레인(54a, 54b)이 형성된다. 즉, 상기 이온 주입을 수행함으로써 도 5에 도시된 피모스 트랜지스터(500)를 획득한다.
다른 실시예에로서도 언급한 바와 같이, 상기 p형 불순물이 도핑된 소스/드레인(54a, 54b)을 형성한 후, 게이트 스페이서(도시되지 않음)과 엘디디 구조의 소스/드레인(도시되지 않음)을 형성할 수도 있다. 그리고, 상기 피모스 트랜지스터(500)의 경우에는 상기 엘디디 구조의 소스/드레인을 형성하기 위한 불순물로서 p형 불순물을 선택한다.
씨모스 트랜지스터와 그 제조 방법
도 6은 본 발명의 일 실시예에 따른 씨모스 트랜지스터를 나타내는 개략적인 단면도이다. 그리고, 도 6에서는 도 1, 도 3 및 도 5의 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 6을 참조하면, 상기 씨모스 트랜지스터(600)는 단일의 반도체 기판(30)에 도 3의 엔모스 트랜지스터와 도 5의 피모스 트랜지스터가 형성된다.
그러므로, 상기 씨모스 트랜지스터(600)는 n형 불순물이 도핑된 소스/드레인(34a, 34b)과 상기 n형 불순물이 도핑된 소스/드레인(34a, 34b) 사이의 채널 영역(36) 상부에 형성되는 게이트 패턴을 포함하는 엔모스 트렌지스터와, p형 불순물이 도핑된 소스/드레인(54a, 54b)과 상기 p형 불순물이 도핑된 소스/드레인(54a, 54b) 사이의 채널 영역(36) 상부에 형성되는 피모스 트랜지스터를 포함한다.
구체적으로, 상기 엔모스 트랜지스터가 형성되는 반도체 기판(30)에는 p형 불순물이 도핑된 p형 웰(p-type well)이 형성되는 것이 바람직하고, 상기 피모스 트랜지스터가 형성되는 반도체 기판(30)에는 n형 불순물이 도핑된 n형 웰이 형성되는 것이 바람직하다.
그리고, 상기 엔모스 트랜지스터와 피모스 트랜지스터 각각의 상기 게이트 절연막 패턴(38)은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미 늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물, 티타늄 실리콘 산질화물 등을 사용하여 형성한다.
또한, 상기 엔모스 트랜지스터와 피모스 트랜지스터 각각의 상기 게이트 도전막 패턴(100)은 도 1의 게이트 도전막 패턴과 거의 유사하다. 따라서, 상기 엔모스 트랜지스터와 피모스 트랜지스터 각각의 상기 게이트 도전막 패턴(100)은 금속을 포함하는 물질의 제1 도전막 패턴(10)과, 금속 및 실리콘을 포함하는 물질로 이루어지고, 화학기상증착 또는 실리사데이션 공정 등을 고의로 수행하여 획득하는 제2 도전막 패턴(12) 및 폴리 실리콘을 포함하는 물질의 제3 도전막 패턴(14)을 포함한다. 다만, 상기 엔모스 트랜지스터의 제1 도전막 패턴(10)의 경우에는 약 4.0eV의 일함수를 갖는 금속을 포함하는 물질을 사용하여 형성하는 것이 보다 바람직하고, 상기 피모스 트랜지스터의 제1 도전막 패턴(10)의 경우에는 약 5.0ev의 일함수를 갖는 금속을 포함하는 물질을 사용하여 형성하는 것이 보다 바람직하다.
그리고, 상기 엔모스 트랜지스터의 경우에는 전하 캐리어로서 자유 전자를 사용하기 때문에 상기 엔모스 트랜지스터를 형성하기 위한 반도체 기판(30)의 표면 아래에 부분적으로 자유 전자의 생성이 가능한 포스포러스, 아르제닉 등과 같은 n형 불순물이 도핑된 소스/드레인(34a, 34b)이 형성되고, 상기 피모스 트랜지스터의 경우에는 전하 캐리어로서 전공을 사용하기 때문에 상기 피모스 트랜지스터를 형성하기 위한 반도체 기판(30)의 표면 아래에 부분적으로 전공의 생성이 가능한 보론 등과 같은 p형 불순물이 도핑된 소스/드레인(54a, 54b)이 형성된다.
그러므로, 상기 씨모스 트랜지스터(600)의 경우에도 상기 게이트 절연막 패 턴(38)으로서 금속 산화물을 사용함으로써 상기 금속 산화물이 갖는 등가 산화막 두께 특성과 누설 전류 특성의 장점을 얻을 수 있고, 상기 게이트 도전막 패턴(100)으로서 금속을 포함하는 물질과 폴리 실리콘을 포함하는 물질을 사용함으로써 상기 금속을 포함하는 물질이 갖는 용이한 문턱 전압 조절 능력과 우수한 저항 특성의 장점을 얻을 수 있고, 상기 폴리 실리콘을 포함하는 물질이 갖는 집적도의 용이성과 안정성의 장점을 얻을 수 있기 때문에 보다 우수한 전기적 특성의 제공이 가능한 것이다.
아울러, 상기 씨모스 트랜지스터(600) 또한 상기 엔모스 트랜지스터와 피모스 트랜지스터 각각에 상기 제2 도전막 패턴(12)을 개재시킴으로써 상기 제1 도전막 패턴(10)과 상기 제3 도전막 패턴(14)이 반응하는 것을 사전에 방지한다. 그러므로, 상기 제1 도전막 패턴(10)과 상기 제3 도전막 패턴(14)이 반응함으로써 생성되는 반응 부산물로 인한 상기 씨모스 트랜지스터(600)의 전기적 신뢰성의 저하를 사전에 방지할 수 있다.
이하, 언급한 씨모스 트랜지스터를 제조하는 방법에 대하여 설명하기로 한다.
도 7a 내지 도 7d는 도 6의 씨모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 7a를 참조하면, 상기 엔모스 트랜지스터로 형성하기 위한 영역의 반도체 기판(30)에 저농도의 p형 불순물을 도핑하여 p형 웰(도시되지 않음)을 형성하고, 상기 피모스 트랜지스터로 형성하기 위한 영역의 반도체 기판(30)에 저농도의 n형 불순물을 도핑하여 n형 웰(도시되지 않음)을 형성한다.
이어서, 도 4a 내지 도 4c에서 설명한 바와 동일한 공정을 수행한다. 이에 따라, 상기 반도체 기판(30)에는 소자 분리막(32)이 형성되고, 상기 반도체 기판(30)의 상부에는 절연막(38a), 제1 도전막(10a), 제2 도전막(12a) 및 제3 도전막(14a)이 순차적으로 형성된다.
도 7b를 참조하면, 도 4에서 설명한 바와 동일한 패터닝을 수행한다. 이에 따라, 상기 반도체 기판(30) 상에는 게이트 절연막 패턴(38)과 게이트 도전막 패턴(100)이 형성된다. 즉, 상기 반도체 기판(30) 상에는 상기 게이트 절연막 패턴(38)과 상기 게이트 도전막 패턴(100)을 포함하는 게이트 패턴이 형성된다.
여기서, 상기 엔모스 트랜지스터를 형성하기 위한 영역의 반도체 기판(30) 상에 형성되는 게이트 패턴을 제1 게이트 패턴으로 나타낼 수 있고, 상기 피모스 트랜지스터를 형성하기 위한 영역의 반도체 기판(30) 상에 형성되는 게이트 패턴을 제2 게이트 패턴으로 나타낼 수 있다. 또한, 상기 제1 게이트 패턴의 게이트 절연막 패턴(38)을 제1 게이트 절연막 패턴으로 나타낼 수 있고, 상기 제1 게이트 패턴의 게이트 도전막 패턴(100)을 제1 게이트 도전막 패턴으로 나타낼 수 있다. 그리고, 상기 제2 게이트 패턴의 게이트 절연막 패턴(38)을 제2 게이트 절연막 패턴으로 나타낼 수 있고, 상기 제2 게이트 패턴의 게이트 도전막 패턴(100)을 제2 게이트 도전막 패턴으로 나타낼 수 있다. 또한, 상기 제2 게이트 도전막 패턴(100)의 제1 도전막 패턴(10), 제2 도전막 패턴(12) 및 제3 도전막 패턴(14) 각각은 제4 도전막 패턴, 제5 도전막 패턴 및 제6 도전막 패턴으로 나타낼 수 있다.
도 7c를 참조하면, 사진 식각 공정을 수행하여 상기 피모스 트랜지스터를 형성하기 위한 영역의 반도체 기판(30) 상에 포토레지스트 패턴(70)을 형성한다. 그리고, 상기 포토레지스트 패턴(70)과 상기 엔모스 트랜지스터로 형성하기 위한 게이트 패턴(제1 게이트 패턴)을 이온 마스크로 사용하는 이온 주입을 수행한다. 이때, 상기 이온 주입에서는 n형 불순물을 사용한다.
이와 같이, 상기 이온 주입을 수행함으로써 상기 게이트 패턴(제1 게이트 패턴)과 인접하는 반도체 기판(30)의 표면 아래에는 상기 n형 불순물이 도핑된 소스/드레인(34a, 34b)이 형성된다. 즉, 상기 이온 주입을 수행함으로써 엔모스 트랜지스터를 획득한다. 여기서, 상기 n형 불순물이 도핑된 소스/드레인(34a, 34b)는 제1 소스/드레인으로 나타낼 수 있다.
그리고, 상기 피모스 트랜지스터를 형성하기 위한 영역의 반도체 기판(30) 상에 잔류하는 포토레지스트 패턴(70)을 제거한다.
아울러, 다른 실시예로서 상기 n형 불순물이 도핑된 소스/드레인(제1 소스/드레인)(34a, 34b)을 형성한 후, 게이트 스페이서(도시되지 않음)과 엘디디 구조의 소스/드레인(도시되지 않음)을 형성할 수도 있다.
도 7d를 참조하면, 사진 식각 공정을 다시 수행하여 상기 엔모스 트랜지스터가 형성된 반도체 기판(30) 상에 포토레지스트 패턴(72)을 형성한다. 그리고, 상기 포토레지스트 패턴(72)과 상기 피모스 트랜지스터로 형성하기 위한 게이트 패턴(제2 게이트 패턴)을 이온 마스크로 사용하는 이온 주입을 수행한다. 이때, 상기 이온 주입에서는 p형 불순물을 사용한다.
이와 같이, 상기 이온 주입을 수행함으로써 상기 게이트 패턴(제2 게이트 패턴)과 인접하는 반도체 기판(30)의 표면 아래에는 상기 p형 불순물이 도핑된 소스/드레인(54a, 54b)이 형성된다. 즉, 상기 이온 주입을 수행함으로써 피모스 트랜지스터를 획득한다. 여기서, 상기 p형 불순물이 도핑된 소스/드레인(54a, 54b)는 제1 소스/드레인으로 나타낼 수 있다.
그리고, 상기 엔모스 트랜지스터가 형성된 영역의 반도체 기판(30) 상에 잔류하는 포토레지스트 패턴(72)을 제거한다.
아울러, 다른 실시예로서 상기 p형 불순물이 도핑된 소스/드레인(제2 소스/드레인)(54a, 54b)을 형성한 후, 게이트 스페이서(도시되지 않음)과 엘디디 구조의 소스/드레인(도시되지 않음)을 형성할 수도 있다.
또한, 본 실시예에서는 상기 엔모스 트랜지스터를 형성하기 위한 n형 불순물의 도핑을 상기 피모스 트랜지스터를 형성하기 위한 p형 불순물의 도핑에 앞서 수행하지만, 다른 실시예로서는 상기 피모스 트랜지스터를 형성하기 위한 p형 불순물의 도핑을 상기 엔모스 트랜지스터를 형성하기 위한 n형 불순물의 도핑에 앞서 수행할 수도 있다.
언급한 바와 같이, 본 발명에서는 게이트 전극 구조물인 게이트 도전막 패턴으로서 금속을 포함하는 물질을 적용하기 때문에 금속 산화물을 포함하는 물질로 이루어지는 게이트 절연막 패턴의 적용, 문턱 전압 조절 능력과 우수한 저항 특성 등을 용이하게 활용할 수 있다. 뿐만 아니라, 상기 게이트 도전막 패턴으로서 상기 금속을 포함하는 물질 상부에 폴리 실리콘을 포함하는 물질을 적용하기 때문에 외부에서 가해지는 스트레스를 용이하게 완화시키는 능력과 산화 방지 능력, 집적도가 용이한 특성 등을 용이하게 활용할 수 있다.
특히, 본 발명에서는 게이트 도전막 패턴으로서 상기 금속을 포함하는 물질과 상기 폴리 실리콘을 포함하는 물질 사이에 고의로 형성하는 금속과 실리콘을 포함하는 물질을 개재시킨다. 그러므로, 상기 금속을 포함하는 물질과 상기 폴리 실리콘을 포함하는 물질이 반응하여 형성되는 반응 부산물의 생성을 충분하게 억제할 수 있다.
그러므로, 본 발명은 우수한 전기적 특성을 갖는 게이트 전극 구조물, 엔모스 트랜지스터, 피모스 트랜지스터 및 씨모스 트랜지스터의 제공이 가능하다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (43)

  1. 금속을 포함하는 제1 도전막 패턴;
    상기 제1 도전막 패턴 상에 형성하고, 금속과 실리콘을 포함하는 제2 도전막 패턴; 및
    상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 제3 도전막 패턴을 포함하는 게이트 전극 구조물.
  2. 제1 항에 있어서, 상기 제1 도전막 패턴에 포함되는 금속과 상기 제2 도전막 패턴에 포함되는 금속은 서로 동일한 것을 특징으로 하는 게이트 전극 구조물.
  3. 제1 항에 있어서, 상기 제2 도전막 패턴은 화학기상증착 공정, 스퍼터링 공정 또는 실리시데이션(silicidation) 공정을 수행하여 형성하는 금속 실리사이드 박막을 포함하는 것을 특징으로 하는 게이트 전극 구조물.
  4. 제1 항에 있어서, 상기 제1 도전막 패턴은 상기 제2 도전막 패턴에 비해 0.3 내지 10.0배 두꺼운 두께를 갖고, 상기 제3 도전막 패턴은 상기 제2 도전막 패턴에 비해 8.0 내지 75.0배 두꺼운 두께를 갖는 것을 특징으로 하는 게이트 전극 구조물.
  5. 제1 항에 있어서, 상기 제1 도전막 패턴은 30 내지 200Å의 두께를 갖고, 상기 제2 도전막 패턴은 20 내지 100Å의 두께를 갖고, 상기 제3 도전막 패턴은 500 내지 1,500Å의 두께를 갖는 것을 특징으로 하는 게이트 전극 구조물.
  6. 제1 항에 있어서, 상기 제1 도전막 패턴의 금속을 포함하는 물질은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 게이트 전극 구조물.
  7. 반도체 기판;
    상기 반도체 기판 표면 아래에 부분적으로 형성되고, n형 불순물이 도핑된 소스/드레인;
    상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역;
    상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막 패턴과 게이트 도전막 패턴의 게이트 패턴을 포함하고,
    상기 게이트 도전막 패턴은 금속을 포함하는 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 형성하고, 금속과 실리콘을 포함하는 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 제3 도전막 패턴을 포함하는 것을 특징으로 하는 엔모스 트랜지스터.
  8. 제7 항에 있어서, 상기 제1 도전막 패턴에 포함되는 금속과 상기 제2 도전막 패턴에 포함되는 금속은 서로 동일한 것을 특징으로 하는 엔모스 트랜지스터.
  9. 제7 항에 있어서, 상기 제2 도전막 패턴은 화학기상증착 공정, 스퍼터링 공정 또는 실리시데이션 공정을 수행하여 형성하는 금속 실리사이드 박막을 포함하는 것을 특징으로 하는 엔모스 트랜지스터.
  10. 제7 항에 있어서, 상기 제1 도전막 패턴은 30 내지 200Å의 두께를 갖고, 상기 제2 도전막 패턴은 20 내지 100Å의 두께를 갖고, 상기 제3 도전막 패턴은 500 내지 1,500Å의 두께를 갖는 것을 특징으로 하는 엔모스 트랜지스터.
  11. 제7 항에 있어서, 상기 제1 도전막 패턴의 금속을 포함하는 물질은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 엔모스 트랜지스터.
  12. 제7 항에 있어서, 상기 n형 불순물은 포스포러스, 아르제닉 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 엔모스 트랜지스터.
  13. 제7 항에 있어서, 상기 게이트 절연막 패턴은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물 및 티타늄 실리콘 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 엔모스 트랜지스터.
  14. 반도체 기판;
    상기 반도체 기판 표면 아래에 부분적으로 형성되고, p형 불순물이 도핑된 소스/드레인;
    상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역;
    상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막 패턴과 게이트 도전막 패턴의 게이트 패턴을 포함하고,
    상기 게이트 도전막 패턴은 금속을 포함하는 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 형성하고, 금속과 실리콘을 포함하는 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 제3 도전막 패턴을 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  15. 제14 항에 있어서, 상기 제1 도전막 패턴에 포함되는 금속과 상기 제2 도전막 패턴에 포함되는 금속은 서로 동일한 것을 특징으로 하는 피모스 트랜지스터.
  16. 제14 항에 있어서, 상기 제2 도전막 패턴은 화학기상증착 공정, 스퍼터링 공정 또는 실리시데이션 공정을 수행하여 형성하는 금속 실리사이드 박막을 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  17. 제14 항에 있어서, 상기 제1 도전막 패턴은 30 내지 200Å의 두께를 갖고, 상기 제2 도전막 패턴은 20 내지 100Å의 두께를 갖고, 상기 제3 도전막 패턴은 500 내지 1,500Å의 두께를 갖는 것을 특징으로 하는 피모스 트랜지스터.
  18. 제14 항에 있어서, 상기 제1 도전막 패턴의 금속을 포함하는 물질은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  19. 제14 항에 있어서, 상기 p형 불순물은 보론을 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  20. 제14 항에 있어서, 상기 게이트 절연막 패턴은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물 및 티타늄 실리콘 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  21. 제1 영역과 제2 영역을 갖는 반도체 기판;
    상기 반도체 기판의 제1 영역에 형성되는 엔모스 트랜지스터와 상기 반도체 기판의 제2 영역에 형성되는 피모스 트랜지스터를 포함하고,
    상기 엔모스 트랜지스터는 상기 반도체 기판 표면 아래에 부분적으로 형성되고, n형 불순물이 도핑된 제1 소스/드레인과, 상기 제1 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 제1 채널 영역과, 상기 반도체 기판의 제1 채널 영역 상부에 형성되고, 제1 게이트 절연막 패턴과 제1 게이트 도전막 패턴의 제1 게이트 패턴을 포함하며, 상기 제1 게이트 도전막 패턴은 금속을 포함하는 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 형성하고, 금속과 실리콘을 포함하는 제2 도전막 패턴 및 상기 제2 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 제3 도전막 패턴을 포함하고,
    상기 피모스 트랜지스터는 상기 반도체 기판 표면 아래에 부분적으로 형성되고, p형 불순물이 도핑된 제2 소스/드레인과, 상기 제2 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 제2 채널 영역과, 상기 반도체 기판의 제2 채널 영역 상부에 형성되고, 제2 게이트 절연막 패턴과 제2 게이트 도전막 패턴의 제2 게이트 패턴을 포함하며, 상기 제2 게이트 도전막 패턴은 금속을 포함하는 제4 도전막 패턴과, 상기 제4 도전막 패턴 상에 형성하고, 금속과 실리콘을 포함하는 제5 도전막 패턴 및 상기 제5 도전막 패턴 상에 형성하고, 폴리 실리콘을 포함하는 제6 도전막 패턴을 포함하는 것을 특징으로 하는 씨모스 트랜지스터.
  22. 제21 항에 있어서, 상기 제1 도전막 패턴에 포함되는 금속과 상기 제2 도전막 패턴에 포함되는 금속은 서로 동일하고, 상기 제4 도전막 패턴에 포함되는 금속과 상기 제5 도전막 패턴에 포함되는 금속은 서로 동일한 것을 특징으로 하는 씨모스 트랜지스터.
  23. 제21 항에 있어서, 상기 제2 도전막 패턴과 상기 제5 도전막 패턴 각각은 화학기상증착 공정, 스퍼터링 공정 또는 실리시데이션 공정을 수행하여 형성하는 금속 실리사이드 박막을 포함하는 것을 특징으로 하는 씨모스 트랜지스터.
  24. 제21 항에 있어서, 상기 제1 도전막 패턴과 상기 제4 도전막 패턴 각각은 30 내지 200Å의 두께를 갖고, 상기 제2 도전막 패턴과 상기 제5 도전막 패턴 각각은 20 내지 100Å의 두께를 갖고, 상기 제3 도전막 패턴과 상기 제6 도전막 패턴 각각은 500 내지 1,500Å의 두께를 갖는 것을 특징으로 하는 씨모스 트랜지스터.
  25. 제21 항에 있어서, 상기 제1 도전막 패턴의 금속을 포함하는 물질과 상기 제4 도전막 패턴의 금속을 포함하는 물질 각각은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 씨모스 트랜지스터.
  26. 제21 항에 있어서, 상기 n형 불순물은 포스포러스, 아르제닉 또는 이들의 혼합물을 포함하고, 상기 p형 불순물은 보론을 포함하는 것을 특징으로 하는 씨모스 트랜지스터.
  27. 제21 항에 있어서, 상기 제1 게이트 절연막 패턴과 상기 제2 게이트 절연막 패턴 각각은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물 및 티타늄 실리콘 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 씨모스 트랜지스터.
  28. 금속을 포함하는 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 금속과 실리콘을 포함하는 제2 도전막을 고의로 형성하는 단계;
    상기 제2 도전막 상에 폴리 실리콘을 포함하는 제3 도전막을 형성하는 단계; 및
    상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝하여 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴을 형성하는 단계를 포함하는 게이트 전극 구조물의 제조 방법.
  29. 제28 항에 있어서, 상기 제1 도전막의 금속을 포함하는 물질은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제1 도전막은 화학기상증착, 원자층 적층 또는 스퍼터링을 수행하여 30 내지 200Å의 두께를 갖도록 형성하는 것을 특징으로 하는 게이트 전극 구조물의 제조 방법.
  30. 제28 항에 있어서, 상기 제2 도전막에 포함되는 금속은 상기 제1 도전막에 포함되는 금속과 서로 동일하고, 상기 제2 도전막은 화학기상증착, 스퍼터링 또는 실리시데이션 공정을 수행하여 20 내지 100Å의 두께를 갖는 금속 실리사이드 박막을 형성하는 것을 특징으로 하는 게이트 전극 구조물의 제조 방법.
  31. 제28 항에 있어서, 상기 제3 도전막은 500 내지 1,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 게이트 전극 구조물의 제조 방법.
  32. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 금속을 포함하는 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 금속과 실리콘을 포함하는 제2 도전막을 고의로 형성하는 단계;
    상기 제2 도전막 상에 폴리 실리콘을 포함하는 제3 도전막을 형성하는 단계;
    상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝하여 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴을 포함하는 게이트 도전막 패턴을 형성하는 단계;
    상기 절연막을 패터닝하여 게이트 절연막 패턴을 형성하는 단계; 및
    상기 게이트 절연막 패턴과 상기 게이트 도전막 패턴의 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 n형 불순물을 도핑시켜 소스/드레인을 형성하는 단계를 포함하는 엔모스 트랜지스터의 제조 방법.
  33. 제32 항에 있어서, 상기 절연막은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물 및 티타늄 실리콘 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 엔모스 트랜지스터의 제조 방법.
  34. 제32 항에 있어서, 상기 제1 도전막의 금속을 포함하는 물질은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제1 도전막은 화학기상증착, 원자층 적층 또는 스퍼터링을 수행하여 30 내지 200Å의 두께를 갖도록 형성하고,
    상기 제2 도전막에 포함되는 금속은 상기 제1 도전막에 포함되는 금속과 서로 동일하고, 상기 제2 도전막은 화학기상증착, 스퍼터링 또는 실리시데이션 공정을 수행하여 20 내지 100Å의 두께를 갖는 금속 실리사이드 박막을 형성하고,
    상기 제3 도전막은 500 내지 1,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 엔모스 트랜지스터의 제조 방법.
  35. 제32 항에 있어서, 상기 n형 불순물은 포스포러스, 아르제닉 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 엔모스 트랜지스터의 제조 방법.
  36. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 금속을 포함하는 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 금속과 실리콘을 포함하는 제2 도전막을 고의로 형성하는 단계;
    상기 제2 도전막 상에 폴리 실리콘을 포함하는 제3 도전막을 형성하는 단계;
    상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝하여 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴을 포함하는 게이트 도전막 패턴을 형성하는 단계;
    상기 절연막을 패터닝하여 게이트 절연막 패턴을 형성하는 단계; 및
    상기 게이트 절연막 패턴과 상기 게이트 도전막 패턴의 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 p형 불순물을 도핑시켜 소스/드레인을 형성하는 단계를 포함하는 피모스 트랜지스터의 제조 방법.
  37. 제36 항에 있어서 상기 절연막은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물 및 티타늄 실리콘 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
  38. 제36 항에 있어서, 상기 제1 도전막의 금속을 포함하는 물질은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제1 도전막은 화학기상증착, 원자층 적층 또는 스퍼터링을 수행하여 30 내지 200Å의 두께를 갖도록 형성하고,
    상기 제2 도전막에 포함되는 금속은 상기 제1 도전막에 포함되는 금속과 서로 동일하고, 상기 제2 도전막은 화학기상증착, 스퍼터링 또는 실리시데이션 공정을 수행하여 20 내지 100Å의 두께를 갖는 금속 실리사이드 박막을 형성하고,
    상기 제3 도전막은 500 내지 1,500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
  39. 제36 항에 있어서, 상기 p형 불순물은 보론을 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
  40. 제1 영역과 제2 영역을 갖는 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 금속을 포함하는 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 금속과 실리콘을 포함하는 제2 도전막을 고의로 형성하는 단계;
    상기 제2 도전막 상에 폴리 실리콘을 포함하는 제3 도전막을 형성하는 단계;
    상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝하여 상기 제1 영역에는 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막을 패턴을 포함하는 제1 게이트 도전막 패턴을 형성하고, 상기 제2 영역에는 제4 도전막 패턴, 제5 도전막 패턴 및 제6 도전막 패턴을 포함하는 제2 게이트 도전막 패턴을 형성하는 단계;
    상기 절연막을 패터닝하여 상기 제1 영역에는 게이트 절연막 패턴을 형성하고, 상기 제2 영역에는 제2 게이트 절연막 패턴을 형성하는 단계;
    상기 제1 게이트 절연막 패턴과 상기 제1 게이트 도전막 패턴의 제1 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 n형 불순물을 도핑시켜 제1 소스/드레인을 형성하는 단계; 및
    상기 제2 게이트 절연막 패턴과 상기 제2 게이트 도전막 패턴의 제2 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 p형 불순물을 도핑시켜 제2 소스/드레인을 형성하는 단계를 포함하는 씨모스 트랜지스터의 제조 방법.
  41. 제40 항에 있어서, 상기 절연막은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물 및 티타늄 실리콘 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  42. 제40 항에 있어서, 상기 제1 도전막의 금속을 포함하는 물질은 니켈, 텅스텐, 백금, 티타늄, 탄탈륨, 지르코늄, 구리, 루테늄, 하프늄, 알루미늄, 이리듐, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 하프늄 질화물, 하프늄 알루미늄 질화물, 탄탈륨 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 질화물, 지르코늄 알루미늄 질화물 및 알루미늄 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제1 도전막은 화학기상증착, 원자층 적층 또는 스퍼터링을 수행하여 30 내지 200Å의 두께를 갖도록 형성하고,
    상기 제2 도전막에 포함되는 금속은 상기 제1 도전막에 포함되는 금속과 서로 동일하고, 상기 제2 도전막은 화학기상증착, 스퍼터링 또는 실리시데이션 공정을 수행하여 20 내지 100Å의 두께를 갖는 금속 실리사이드 박막을 형성하고,
    상기 제3 도전막은 500 내지 1,500Å의 두께를 갖도록 형성하고,
    상기 제3 도전막, 제2 도전막 및 제1 도전막을 패터닝함으로 인해 상기 제1 도전막은 상기 제1 영역 및 상기 제2 영역 상에 각각 위치하는 상기 제1 도전막 패턴 및 상기 제4 도전막 패턴으로 변형되고, 상기 제2 도전막은 상기 제1 도전막 패턴 및 상기 제4 도전막 패턴 상에 각각 위치하는 상기 제2 도전막 패턴 및 상기 제5 도전막 패턴으로 변형되고, 상기 제3 도전막은 상기 제2 도전막 패턴 및 상기 제5 도전막 패턴 상에 각각 위치하는 상기 제3 도전막 패턴 및 상기 제6 도전막 패턴으로 변형되는 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  43. 제40 항에 있어서, 상기 n형 불순물은 포스포러스, 아르제닉 또는 이들의 혼합물을 포함하고, 상기 p형 불순물은 보론을 포함하는 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
KR1020050068050A 2005-07-26 2005-07-26 게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체트랜지스터와 그 제조 방법 KR100655658B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050068050A KR100655658B1 (ko) 2005-07-26 2005-07-26 게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체트랜지스터와 그 제조 방법
US11/492,400 US20070026596A1 (en) 2005-07-26 2006-07-25 Gate electrode structure and method of forming the same, and semiconductor transistor having the gate electrode structure and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050068050A KR100655658B1 (ko) 2005-07-26 2005-07-26 게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체트랜지스터와 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100655658B1 true KR100655658B1 (ko) 2006-12-08

Family

ID=37694893

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050068050A KR100655658B1 (ko) 2005-07-26 2005-07-26 게이트 전극 구조물과 그 제조 방법 및 이를 갖는 반도체트랜지스터와 그 제조 방법

Country Status (2)

Country Link
US (1) US20070026596A1 (ko)
KR (1) KR100655658B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8134152B2 (en) 2009-01-13 2012-03-13 Samsung Mobile Display Co., Ltd. CMOS thin film transistor, method of fabricating the same and organic light emitting display device having laminated PMOS poly-silicon thin film transistor with a top gate configuration and a NMOS oxide thin film transistor with an inverted staggered bottom gate configuration

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060079958A (ko) * 2005-01-04 2006-07-07 삼성전자주식회사 실리콘 박막트랜지스터

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974056A (en) * 1987-05-22 1990-11-27 International Business Machines Corporation Stacked metal silicide gate structure with barrier
US4997785A (en) * 1989-09-05 1991-03-05 Motorola, Inc. Shared gate CMOS transistor
CA2159907C (en) * 1994-02-14 2006-12-12 Rogier Maria Bertina A method for screening for the presence of a genetic defect associated with thrombosis and/or poor anticoagulant response to activated protein c
US5956614A (en) * 1996-12-17 1999-09-21 Texas Instruments Incorporated Process for forming a metal-silicide gate for dynamic random access memory
US6107171A (en) * 1998-07-09 2000-08-22 Vanguard International Semiconductor Corporation Method to manufacture metal gate of integrated circuits
US6066533A (en) * 1998-09-29 2000-05-23 Advanced Micro Devices, Inc. MOS transistor with dual metal gate structure
US6265297B1 (en) * 1999-09-01 2001-07-24 Micron Technology, Inc. Ammonia passivation of metal gate electrodes to inhibit oxidation of metal
JP2001298186A (ja) * 2000-04-14 2001-10-26 Hitachi Ltd 半導体装置およびその製造方法
KR20020056260A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 금속 게이트 형성방법
US6894353B2 (en) * 2002-07-31 2005-05-17 Freescale Semiconductor, Inc. Capped dual metal gate transistors for CMOS process and method for making the same
US7029966B2 (en) * 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8134152B2 (en) 2009-01-13 2012-03-13 Samsung Mobile Display Co., Ltd. CMOS thin film transistor, method of fabricating the same and organic light emitting display device having laminated PMOS poly-silicon thin film transistor with a top gate configuration and a NMOS oxide thin film transistor with an inverted staggered bottom gate configuration

Also Published As

Publication number Publication date
US20070026596A1 (en) 2007-02-01

Similar Documents

Publication Publication Date Title
JP4938262B2 (ja) 半導体装置およびその製造方法
US8034678B2 (en) Complementary metal oxide semiconductor device fabrication method
US7947591B2 (en) Semiconductor devices with dual-metal gate structures and fabrication methods thereof
JP4791332B2 (ja) 二重金属ゲートを含む半導体構造及びその製造方法（二重金属ゲートの自己整合集積化）
JP5442332B2 (ja) 半導体装置およびその製造方法
JP5270086B2 (ja) ｐＦＥＴ材料としての金属酸窒化物を用いた半導体構造およびその製造方法
US6894369B2 (en) Semiconductor device having a high-dielectric gate insulation film and fabrication process thereof
US20080135936A1 (en) Semiconductor device and manufacturing method thereof
JP4860183B2 (ja) 半導体装置およびその製造方法
US7964918B2 (en) Semiconductor device and method for manufacturing the same
KR100775965B1 (ko) 모스 트랜지스터 및 그 제조 방법
JP5160238B2 (ja) ｎ−ＦＥＴ用途のためのＨｆＳｉＮ金属を形成する方法
KR101521948B1 (ko) 반도체 장치 및 그 제조 방법
US20070037343A1 (en) Process for manufacturing dual work function metal gates in a microelectronics device
JP5569173B2 (ja) 半導体装置の製造方法及び半導体装置
US20060071282A1 (en) Semiconductor device and manufacturing method thereof
US20080280391A1 (en) Methods of manufacturing mos transistors with strained channel regions
KR100718835B1 (ko) 반도체 모스 트랜지스터와 그 제조 방법
KR100596487B1 (ko) 반도체 장치 및 그 제조 방법
JP4011024B2 (ja) 半導体装置およびその製造方法
JP2008053283A (ja) 半導体装置の製造方法
JP4287421B2 (ja) 半導体装置の製造方法
KR100753558B1 (ko) 씨모스 트랜지스터 및 그 제조 방법
JP4163164B2 (ja) 半導体装置およびその製造方法
KR100843223B1 (ko) 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee