KR100775965B1 - 모스 트랜지스터 및 그 제조 방법 - Google Patents

모스 트랜지스터 및 그 제조 방법 Download PDF

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gate conductive
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남갑진
이명범
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삼성전자주식회사
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Abstract

개시된 모스 트랜지스터는 반도체 기판과, 상기 반도체 기판 표면 아래에 형성되고, 불순물이 도핑된 소스/드레인 및 상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막과 게이트 도전막의 게이트 패턴을 포함한다. 특히, 상기 게이트 도전막은 일함수 조절을 위한 것으로서 상기 게이트 절연막과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어지는 제1 게이트 도전막과, 배선으로 사용하기 위한 것으로서 상기 제1 게이트 도전막 상에 형성되고, 상기 제1 게이트 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 게이트 도전막을 포함한다.

Description

모스 트랜지스터 및 그 제조 방법{MOS transistor of semiconductor device and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 2a 내지 도 2d는 도 1의 모스 트랜지스터를 제조하기 위한 방법을 나타내는 개략적인 단면도들이다.
도 3은 본 발명의 방법에 따라 제조한 모스 트랜지스터의 C-V 곡선 특성을 평가한 결과를 나타내는 그래프이다.
도 4는 본 발명의 방법에 따라 제조한 모스 트랜지스터의 플랫밴드 전압 특성을 평가한 결과를 나타내는 그래프이다.
도 5는 본 발명의 방법에 따라 제조한 모스 트랜지스터에 질소가 분포하는 정도를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 게이트 절연막
15 : 게이트 도전막 17 : 게이트 패턴
16a, 16b : 소스/드레인 18 : 소자 분리막
20 : 채널 영역
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로써, 보다 상세하게는 게이트 패턴으로서 금속을 포함하는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 모스(MOS) 트랜지스터에 적용하고 있기 위한 게이트 절연막의 경우에는 얇은 등가 산화막 두께(EOT : equivalent oxide thickness)를 유지하면서도 게이트 도전막과 채널 사이의 누설 전류까지도 충분하게 줄일 수 있어야 한다. 이에 따라, 고유전율(high-k dielectric)을 갖는 물질을 상기 게이트 절연막으로 적용하고 있다.
그러나, 상기 고유전율 물질의 게이트 절연막 상에 폴리 실리콘의 게이트 도전막을 형성할 경우에는 페르미 준위의 피닝(Fermi level pinning) 현상이 빈번하게 발생하고, 그 결과 불순물(dopant)의 거동이 방해받아 문턱 전압의 비례 함수로 나타나는 플랫밴드 전압(flatband voltage : Vfb)을 용이하게 조절하지 못하는 문제점이 발생한다.
그렇지만, 상기 게이트 도전막으로서 금속을 사용하면 페르미 준위의 피닝 현상을 충분하게 감소시킬 수 있는 연구 결과가 보고되고 있다. 그리고, 상기 금속의 게이트 도전막의 경우에는 폴리 실리콘의 게이트 도전막에서 빈번하게 발생하는 폴리 공핍 현상(poly depletion effect)으로 인한 등가 산화막 두께의 증가도 충분 하게 저지할 수 있다.
이에, 최근의 모스 트랜지스터의 게이트 패턴은 고유전율 물질의 게이트 절연막과, 금속의 게이트 도전막을 포함하는 구조를 갖는다. 특히, 상기 게이트 도전막의 금속은 주로 일함수(work function) 조절을 위한 금속과 그 상부에 형성되는 배선으로 사용하기 위한 금속을 포함한다.
그리고, 상기 일함수 조절을 위한 금속의 경우에는 모스 트랜지스터의 종류에 따라 상기 금속이 갖는 일함수를 고려하지 않으면 상기 모스 트랜지스터의 종류에 따른 문턱 전압의 조절이 용이하지 않다. 이에, 엔모스(NMOS) 트랜지스터의 경우에는 약 4.0 내지 4.3eV의 일함수를 갖는 금속을 사용하고, 피모스(PMOS) 트랜지스터의 경우에는 약 4.7 내지 5.0eV의 일함수를 갖는 금속을 사용한다.
그리고, 상기 모스 트랜지스터의 제조에서는 소스/드레인으로 사용하기 위한 불순물을 반도체 기판에 도핑시킨 이후에 상기 불순물의 거동을 활성화시키기 위한 열처리를 수행한다. 이때, 상기 열처리는 주로 1,000℃ 이상의 고온에서 수행한다.
그러나, 상기 열처리를 수행할 경우에는 상기 모스 트랜지스터의 게이트 도전막인 금속의 일함수가 이동하는 상황이 빈번하게 발생한다. 즉, 상기 열처리를 수행한 이후에는 약 4.0 내지 4.3EV의 일함수를 갖는 상기 엔모스 트랜지스터의 금속과 약 4.7 내지 5.0eV의 일함수를 갖는 상기 피모스 트랜지스터의 금속 모두가 약 4.5eV의 일함수를 갖는 상태로 이동하는 것이다. 이는, 상기 열처리를 수행함에 따라 상기 게이트 도전막의 일함수 조절을 위한 금속이 배선으로 사용하기 위한 금속과 용이하게 반응하기 때문인 것으로 확인되고 있다.
이와 같이, 상기 모스 트랜지스터의 게이트 도전막으로 적용하기 위한 금속의 일함수가 원하지 않는 값으로 이동할 경우에는 문턱 전압의 조절이 용이하지 않는 결과를 초래한다. 그리고, 상기 모스 트랜지스터의 제조에서 상기 불순물의 거동을 활성화시키기 위한 열처리의 수행을 생략할 수도 없는 실정이다.
그러므로, 현재의 기술로서는 모스 트랜지스터의 게이트 도전막으로서 금속을 적용하기에는 다소 한계가 있는 것이 현실이다.
본 발명의 일 목적은 일함수를 충분하게 유지할 수 있는 금속을 게이트 도전막으로 포함하는 모스 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 언급하고 있는 모스 트랜지스터를 용이하게 제조하기 위한 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 모스 트랜지스터는 반도체 기판과, 상기 반도체 기판 표면 아래에 형성되고, 불순물이 도핑된 소스/드레인 및 상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역을 포함한다. 그리고, 상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막과 게이트 도전막의 게이트 패턴을 포함한다. 특히, 상기 게이트 도전막은 일함수 조절을 위한 것으로서 상기 게이트 절연막과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어지는 제1 게이트 도전막과, 배선으로 사용하기 위한 것으로서 상기 제1 게이트 도전막 상에 형성되고, 상기 제 1 게이트 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 게이트 도전막을 포함한다.
여기서, 상기 제1 게이트 도전막은 이중 박막 구조 또는 단일 박막 구조를 가질 수 있다. 상기 이중 박막 구조의 경우에는 질소를 포함하지 않는 금속으로 이루어지는 하부-제1 게이트 도전막과, 상기 하부-제1 게이트 도전막 상에 형성되고, 질소를 포함하는 금속으로 이루어지는 상부-제1 게이트 도전막을 포함한다. 그리고, 상기 단일 박막 구조의 경우에는 상기 게이트 절연막과 면접하는 하부로부터 상기 제2 게이트 도전막과 면접하는 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어진다.
언급하고 있는 모스 트랜지스터를 응용한 엔모스 트랜지스터의 경우에는 반도체 기판과, 상기 반도체 기판 표면 아래에 형성되고, n형 불순물이 도핑된 소스/드레인 및 상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역을 포함하고, 더불어 상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막과 게이트 도전막의 게이트 패턴을 포함한다. 이때, 상기 게이트 도전막은 상기 게이트 절연막과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하면서 4.0 내지 4.3eV의 일함수를 갖는 금속으로 이루어지는 제1 게이트 도전막과, 상기 제1 게이트 도전막 상에 형성되고, 상기 제1 게이트 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 게이트 도전막을 포함한다.
언급하고 있는 모스 트랜지스터를 응용한 피모스 트랜지스터의 경우에는 반도체 기판과, 상기 반도체 기판 표면 아래에 형성되고, p형 불순물이 도핑된 소스/ 드레인 및 상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역을 포함하고, 더불어 상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막과 게이트 도전막의 게이트 패턴을 포함한다. 이때, 상기 게이트 도전막은 상기 게이트 절연막과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하면서 4.7 내지 5.0eV의 일함수를 갖는 금속으로 이루어지는 제1 게이트 도전막과, 상기 제1 게이트 도전막 상에 형성되고, 상기 제1 게이트 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 게이트 도전막을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 모스 트랜지스터의 제조 방법은 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어지는 제1 도전막을 형성하고, 상기 제1 도전막 상에 상기 제1 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 도전막을 형성한다. 그리고, 상기 제2 도전막, 제1 도전막 및 절연막을 패터닝한다. 이에 따라, 상기 반도체 기판 상부에는 게이트 절연막과 게이트 도전막의 게이트 패턴이 형성된다. 이어서, 상기 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 불순물을 도핑시켜 소스/드레인을 형성한 후, 약 1,000℃ 이상의 고온 처리를 수행하여 상기 불순물의 거동을 활성화시킨다.
그러나, 본 발명에서는 상기 고온 처리를 수행하여도 게이트 도전막 중에서 제1 게이트 도전막이 갖는 일함수가 거의 이동하지 않는다. 그러므로, 본 발명은 모스 트랜지스터의 게이트 도전막으로서 금속을 용이하게 적용할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께와 크기 등은 그 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 1을 참조하면, 모스 트랜지스터(100)는 단위 셀로서 게이트 절연막(12)과 게이트 도전막(15)을 포함하는 게이트 패턴(17)이 상부에 형성된 반도체 기판(10)을 포함한다.
구체적으로, 상기 반도체 기판(10)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 그리고, 본 실시예에서는 상기 반도체 기판(10)으로서 실리콘 기판을 주로 사용한다.
여기서, 상기 모스 트랜지스터(100)가 엔모스 트랜지스터에 해당할 경우에는 상기 반도체 기판(10)에 저농도의 p형 불순물이 도핑되는 p형 웰을 형성하고, 상기 모스 트랜지스터(100)가 피모스 트랜지스터에 해당할 경우에는 상기 반도체 기판(10)에 저농도의 n형 불순물이 도핑된 n형 웰을 형성한다.
그리고, 상기 게이트 패턴(17)은 상기 반도체 기판(10)의 액티브 영역 상에 형성된다. 그러므로, 상기 반도체 기판(10)에는 언급한 액티브 영역을 한정하기 위한 소자 분리막(18)이 형성된다. 여기서, 상기 소자 분리막(18)은 필드 영역에 해당한다. 특히, 상기 소자 분리막(18)의 경우에는 집적도 관점에서 보다 유리한 트렌치 소자 분리막을 형성한다.
또한, 상기 모스 트랜지스터(100)는 전하 캐리어로서 자유 전자 또는 정공을 사용한다. 그러므로, 상기 반도체 기판(10) 상부에 위치하는 게이트 패턴(17)과 인접하는 반도체 기판(10)의 표면 아래에 자유 전자 또는 정공의 생성이 가능한 불순물이 도핑된 소스/드레인(16a, 16b)이 형성된다. 여기서, 상기 불순물의 예로서는 포스포러스(P), 아르제닉(Ar), 보론(B) 등을 들 수 있다. 아울러, 상기 불순물은 이온 주입, 확산 등에 의해 도핑시킬 수 있으나, 본 실시예에서는 이온 주입을 수행하여 상기 불순물을 도핑시킨다.
특히, 상기 모스 트랜지스터(100)가 엔모스 트랜지스터에 해당할 경우에는 상기 반도체 기판(10)의 표면 아래에 전하 캐리어로서 자유 전자의 생성이 가능한 n형 불순물이 도핑된 소스/드레인을 형성한다. 상기 n형 불순물의 예로서는 언급한 포스포러스, 아르제닉 등을 들 수 있다. 또한, 상기 모스 트랜지스터(100)가 피모스 트랜지스터에 해당할 경우에는 상기 반도체 기판(10)의 표면 아래에 전하 캐리 어로서 정공의 생성이 가능한 p형 불순물이 도핑된 소스/드레인을 형성한다. 상기 p형 불순물의 예로서는 보론 등을 들 수 있다.
이와 같이, 상기 반도체 기판(10)의 표면 아래에 소스/드레인(16a, 16b)을 형성함으로써 상기 소스/드레인(16a, 16b) 사이의 반도체 기판(10)에는 채널 영역(20)이 위치하게 된다.
이에 따라, 상기 게이트 절연막(12)과 게이트 도전막(15)의 게이트 패턴(17)은 상기 반도체 기판(10)의 채널 영역(20) 상부에 위치한다.
여기서, 상기 게이트 절연막(12)은 얇은 등가 산화막 두께를 유지하면서도 게이트 도전막(15)과 채널 영역(20) 사이의 누설 전류까지도 충분하게 줄일 수 있어야 한다. 그러므로, 상기 게이트 절연막(12)은 주로 고유전율을 갖는 금속 산화물을 사용한다. 아울러, 경우에 따라서는 금속 산질화물을 사용하기도 한다. 여기서, 상기 게이트 절연막(12)으로 사용하는 물질의 예로서는 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물, 티타늄 실리콘 산질화물 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다.
그리고, 상기 게이트 도전막(15)은 제1 게이트 도전막(13)과 제2 게이트 도전막(14)을 포함한다. 여기서, 상기 제1 게이트 도전막(13)은 일함수를 조절하는 용도로 사용하고, 상기 제2 게이트 도전막(14)은 워드 라인의 배선 용도로 사용한 다.
구체적으로, 상기 제1 게이트 도전막(13)은 언급한 일함수를 조절하는 용도로 사용하는 것으로써, 4.0 내지 4.3eV의 일함수를 갖는 금속 또는 4.7 내지 5.0eV의 일함수를 갖는 금속으로 이루어진다. 상기 제1 게이트 도전막(13)으로 사용하기 위한 금속의 예로서는 탄탈륨(Ta), 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 니켈(Ni), 탄탈륨 실리콘(TaSi), 텅스텐 실리콘(WSi), 티타늄 실리콘(TiSi), 몰리브덴 실리콘(MoSi), 니켈 실리콘(NiSi), 루데늄(Ru), 산화 루데늄(RuO), 이리듐(Ir), 산화 이리듐(IrO), 백금(Pt) 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다.
여기서, 상기 모스 트랜지스터(100)가 엔모스 트랜지스터에 해당할 경우에는 상기 제1 게이트 도전막(13)으로서 약 4.0 내지 4.3eV의 일함수를 갖는 금속을 사용한다. 상기 엔모스 트랜지스터의 제1 게이트 도전막으로 사용이 적절한 금속의 예로서는 탄탈륨 실리콘 등을 들 수 있다. 상기 모스 트랜지스터(100)가 피모스 트랜지스터에 해당할 경우에는 상기 제1 게이트 도전막(13)으로서 약 4.7 내지 5.0eV의 일함수를 갖는 금속을 사용한다. 상기 피모스 트랜지스터의 제1 게이트 도전막으로 사용이 적절한 금속의 예로서는 질화 티타늄 등을 들 수 있다.
그리고, 본 실시예에서의 상기 제1 게이트 도전막(13)은 상기 게이트 절연막(12)과 면접하는 하부로부터 상기 제2 게이트 도전막(14)과 면접하는 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어진다. 이와 같이, 상기 제1 게이트 도전막(13)에 포함되는 질소의 분포를 조절하는 것은 상기 소스/드레인(16a, 16b) 으로 사용하기 위한 불순물을 반도체 기판(10)에 도핑시킨 이후에 상기 불순물의 거동을 활성화시키기 위한 열처리를 수행할 때 상기 제1 게이트 도전막(13)과 제2 게이트 도전막(14)이 반응하는 것을 저지하기 위함이다. 즉, 상기 제2 게이트 도전막(14)과 면접하는 제1 게이트 도전막(13) 부위에 상기 질소를 더 많이 분포시킴으로써 상기 열처리를 수행할 때 상기 질소가 상기 제1 게이트 도전막(13)과 상기 제2 게이트 도전막(14)이 서로 반응하는 것을 저지하는 것이다.
이와 같이, 본 실시예에서는 일함수를 조절하는 용도로 사용하기 위한 제1 게이트 도전막(13)을 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속으로 형성함으로써 상기 분순물의 거동을 활성화시키기 위한 열처리를 수행하여도 상기 일함수가 이동하는 것을 충분하게 방지할 수 있다.
또한, 상기 게이트 절연막(12)과 면접하는 제1 게이트 도전막(13) 부위에 상기 질소가 분포하는 것을 생략하거나 거의 분포시키지 않는 것은 상기 제1 게이트 도전막(13)의 전기적 성능을 확보하기 위함이다.
그리고, 상기 제1 게이트 도전막(13)은 이중 박막 구조 또는 단일 박막 구조를 가질 수 있다. 특히, 본 실시예의 경우에는 도 1에서와 같이 이중 박막 구조의 제1 게이트 도전막(13)을 도시하고 있다.
여기서, 상기 제1 게이트 도전막(13)이 이중 박막 구조를 가질 경우에는 상기 게이트 절연막(12) 상에 형성되는 하부-제1 게이트 도전막(13a)과, 상기 하부-제1 게이트 도전막(13a) 상에 형성되는 상부-제1 게이트 도전막(13b)을 포함한다. 특히, 상기 하부-제1 게이트 도전막(13a)은 질소를 포함하지 않는 금속으로 이루어 지고, 상기 상부-제1 게이트 도전막(13b)은 질소를 포함하는 금속으로 이루어진다. 상기 하부-제1 게이트 도전막(13a)의 예로서는 탄탈륨, 티타늄, 텅스텐, 니켈, 탄탈륨 실리콘, 텅스텐 실리콘, 티타늄 실리콘, 몰리브덴 실리콘, 니켈 실리콘, 루데늄, 산화 루데늄, 이리듐, 산화 이리듐, 백금 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다. 아울러, 상기 상부-제1 게이트 도전막(13b)의 예로서는 질화 탄탈륨(TaN), 질화 텅스텐(WN), 질화 니켈(NiN), 탄탈륨 질화 실리콘(TaSiN), 텅스텐 질화 실리콘(WSiN), 티타늄 질화 실리콘(TiSiN), 몰리브덴 질화 실리콘(MoSiN), 니켈 질화 실리콘(NiSiN), 질화 루데늄(RuN), 산질화 루데늄(RuON), 질화 이리듐(IrN), 산질화 이리듐(IrON), 질화 백금(PtN) 등을 들 수 있다. 이들 또한 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다.
아울러, 상기 모스 트랜지스터(100)의 종류(엔모스 트랜지스터 또는 피모스 트랜지스터)에 따라 상기 제1 게이트 도전막(13)의 하부-제1 게이트 도전막(13a)은 그 물질을 달리하지만, 상기 제1 게이트 도전막(13)의 상부-제1 게이트 도전막(13b)은 그 물질을 달리하거나 동일하여도 무방하다. 이는, 상기 제1 게이트 도전막(13)의 하부-제1 게이트 도전막(13a)이 일함수 조절을 위한 용도에 직접적으로 기여하기 때문이다.
또한, 상기 제1 게이트 도전막(13)이 단일 박막 구조를 가질 경우에는 상기 게이트 절연막(12)과 면접하는 하부로부터 상기 제2 게이트 도전막(14)과 면접하는 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어진다. 이때, 상기 제1 게이트 도전막(13)이 갖는 질소의 분포는 상기 제1 게이트 도전막(13)을 형성할 때 공정 조건을 조절하거나 또는 상기 제1 게이트 도전막(13)을 형성한 이후에 질화 처리를 수행하여 조절할 수 있다.
그리고, 상기 제2 게이트 도전막(14)은 언급한 워드 라인의 배선 용도로 사용하는 것으로써, 상기 제1 게이트 도전막(13)에 비해 저항이 낮은 물질로 이루어진다. 상기 제2 게이트 도전막(14)으로 사용하기 위한 물질의 예로서는 저항이 낮은 금속인 텅스텐, 알루미늄 등을 들 수 있다. 아울러, 상기 제2 게이트 도전막(14)을 금속이 아닌 폴리 실리콘으로 형성하는 것도 가능하다.
이와 같이, 본 발명에 의하면 제1 게이트 도전막을 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속으로 형성함으로써 후속 공정에 의해 일함수가 이동하는 것을 충분하게 방지할 수 있다. 그러므로, 본 발명은 금속을 포함하는 게이트 패턴을 갖는 모스 트랜지스터를 용이하게 구현하고, 활용할 수 있다.
이하, 언급한 모스 트랜지스터를 제조하기 위한 방법에 대하여 설명하기로 한다.
도 2a 내지 도 2d는 도 1의 모스 트랜지스터를 제조하기 위한 방법을 나타내는 개략적인 단면도들이다. 그리고, 도 2a 내지 도 2d에서는 도 1과 동일한 부재들에 대해서 동일한 참조 부호를 사용한다.
먼저, 도시하지는 않았지만 반도체 기판에 저농도의 불순물을 도핑시켜 웰을 형성한다. 이때, 상기 모스 트랜지스터가 엔모스 트랜지스터에 해당할 경우에는 상기 반도체 기판에 저농도의 p형 불순물을 도핑시켜 p형 웰을 형성하고, 상기 모스 트랜지스터가 피모스 트랜지스터에 해당할 경우에는 상기 반도체 기판에 저농도의 n형 불순물이 도핑시켜 n형 웰을 형성한다.
그리고, 도 2a를 참조하면, 상기 반도체 기판(10)에 소자 분리막(18)을 형성한다. 이에 따라, 반도체 기판(10)은 액티브 영역과 필드 영역으로 구분된다. 여기서, 상기 소자 분리막(18)은 집적도 관점을 고려함에 의해 트렌치 소자 분리막을 형성한다.
도 2b를 참조하면, 상기 반도체 기판(10) 상에 절연막(32)을 형성한다. 여기서, 상기 절연막(32)은 언급한 게이트 패턴의 게이트 절연막으로 형성하기 위한 것이다. 그러므로, 상기 절연막(32)은 금속 산화물 또는 금속 산질화물을 사용하여 형성하고, 약 20Å 이하의 등가 산화막 두께를 갖도록 형성한다. 아울러, 상기 금속 산화물 또는 금속 산질화막의 절연막(32)은 원자층 적층 공정 또는 화학기상증착 공정을 을 수행하여 형성한다.
계속해서, 상기 절연막(32)을 형성한 후, 상기 절연막의 안정화를 위한 처리를 수행한다. 상기 안정화 처리를 수행하는 것은 상기 절연막에 존재하는 디펙(defect) 등을 치유하기 위함이다. 아울러, 상기 안정화 처리는 산소 분위기 또는 질소 분위기에서 열처리를 수행함에 의해 달성할 수 있다. 또한, 상기 안정화 처리는 플라즈마 처리 또는 오존 처리 등을 수행함에 의해 달성할 수도 있다.
이와 같이, 상기 절연막(32)을 형성한 후, 상기 절연막(32) 상에 제1 도전막(33)을 형성한다. 여기서, 상기 제1 도전막(33)은 언급한 게이트 패턴의 제1 게이트 도전막으로 형성하기 위한 것이다. 아울러, 상기 제1 도전막(33)은 상기 절연 막(32)과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속을 사용하여 형성한다.
그리고, 상기 제1 도전막(33)은 이중 박막 구조를 갖거나 단일 박막 구조를 가질 수 있다. 그러나, 본 실시예에서는 상기 제1 도전막(33)을 이중 박막 구조를 갖도록 형성한다.
먼저, 상기 절연막(32) 상에 하부-제1 도전막(33a)을 형성한다. 여기서, 상기 하부-제1 도전막(33a)은 질소를 포함하지 않는 금속을 사용하여 형성한다. 그리고, 상기 하부-제1 도전막(33a)은 화학기상증착 공정 등을 수행하여 형성한다. 상기 하부-제1 도전막(33a)으로 형성할 수 있는 금속의 예로서는 탄탈륨, 티타늄, 텅스텐, 니켈, 탄탈륨 실리콘, 텅스텐 실리콘, 티타늄 실리콘, 몰리브덴 실리콘, 니켈 실리콘, 루데늄, 산화 루데늄, 이리듐, 산화 이리듐, 백금 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다.
아울러, 상기 하부-제1 도전막(33a)은 약 4.0 내지 4.3eV의 일함수를 갖는 금속 또는 약 4.7 내지 5.0eV의 일함수를 갖는 금속을 사용하여 형성한다. 즉, 상기 모스 트랜지스터가 엔모스 트랜지스터에 해당할 경우에는 질소를 포함하지 않고, 약 4.0 내지 4.3eV의 일함수를 갖는 금속을 사용하여 상기 하부-제1 도전막을 형성하고, 상기 모스 트랜지스터가 피모스 트랜지스터에 해당할 경우에는 질소를 포함하지 않고, 약 4.7 내지 5.0eV의 일함수를 갖는 금속을 사용하여 상기 하부-제1 도전막을 형성한다.
그리고, 상기 하부-제1 도전막(33a)을 형성한 후, 상기 하부-제1 도전 막(33a) 상에 상부-제1 도전막(33b)을 형성한다. 여기서, 상기 상부-제1 도전막(33b)은 질소를 포함하는 금속을 사용하여 형성한다. 그리고, 상기 상부-제1 도전막(33b) 또한 화학기상증착 공정 등을 수행하여 형성한다. 상기 상부-제1 도전막(33b)으로 형성할 수 있는 금속의 예로서는 질화 탄탈륨, 질화 텅스텐, 질화 니켈, 탄탈륨 질화 실리콘, 텅스텐 질화 실리콘, 티타늄 질화 실리콘, 몰리브덴 질화 실리콘, 니켈 질화 실리콘, 질화 루데늄, 산질화 루데늄, 질화 이리듐, 산질화 이리듐, 질화 백금 등을 들 수 있다. 이들 또한 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다. 아울러, 상기 상부-제1 도전막(33b)의 경우에는 모스 트랜지스터의 종류에 상관없이 동일한 금속을 사용하여 형성하거나 서로 다른 금속을 사용하여 형성하여도 무방하다.
언급한 본 실시예에서는 이중 박막 구조를 갖도록 상기 도전막(33)을 형성하는 방법에 대하여 설명하고 있지만, 아래에서는 다른 실시예로서 단일 박막 구조를 갖도록 상기 제1 도전막을 형성하는 방법에 대하여 설명한다.
상기 단일 박막 구조의 제1 게이트 도전막은 인-시튜(in-situ) 또는 엑스-시튜(ex-situ)로 형성할 수 있다.
상기 엑스-시튜로 형성하는 방법의 경우에는 상기 절연막 상에 질소를 포함하지 않는 금속으로 이루어지는 예비-제1 도전막을 형성한 후, 상기 예비-제1 도전막을 질화 처리함으로써 상기 제1 게이트 도전막을 형성하는 것이다. 이때, 상기 질화 처리는 주로 플라즈마 처리에 의해 달성할 수 있다.
그리고, 상기 인-시튜로 형성하는 방법의 경우에는 상기 절연막 상에 상기 제1 도전막이 형성되는 시간에 비례하여 질소의 제공을 증가시킴으로써 상기 제1 게이트 도전막을 형성하는 것이다. 즉, 상기 제1 도전막을 형성할 때 상기 질소의 제공을 계속적으로 증가시키는 것이다.
이와 같이, 상기 제1 도전막(33)을 형성한 후, 상기 제1 도전막(33) 상에 제2 도전막(34)을 형성한다. 여기서, 상기 제2 도전막(34)은 언급한 게이트 패턴의 제2 게이트 도전막으로 형성하기 위한 것이다. 그러므로, 상기 제2 도전막(34)은 상기 제1 도전막(33)에 비해 저항이 낮은 물질을 사용하여 형성한다. 아울러, 상기 제2 도전막(34)의 경우에도 주로 화학기상증착 공정 등을 수행하여 형성한다.
아울러, 도면에 도시하지는 않지만 상기 제2 도전막(34) 상에 질화물의 하드 마스크 등을 더 형성하기도 한다.
이어서, 도 2c를 참조하면, 포토레지스트 패턴 등을 식각 마스크로 사용하는 사진 식각 공정을 수행하여 상기 제2 도전막(34), 제1 도전막(33) 및 절연막(32)을 패터닝한다. 이에 따라, 상기 반도체 기판(10)의 상부에는 게이트 절연막(12)과 게이트 도전막(15)을 포함하는 게이트 패턴(17)이 형성된다. 이때, 상기 게이트 도전막(15)은 제1 게이트 도전막(13)과 제2 게이트 도전막(14)을 포함한다. 또한, 상기 제1 도전막(33)이 이중 박막 구조를 갖기 때문에 상기 제1 게이트 도전막(13)은 하부-제1 게이트 도전막(13a)과 상부-제1 게이트 도전막(13b)을 포함한다.
그리고, 도 2d를 참조하면, 상기 게이트 패턴(17)을 이온 마스크로 사용하는 이온 주입을 수행한다. 이에 따라, 상기 게이트 패턴(17)과 인접하는 반도체 기판(10)의 표면 아래에는 상기 이온 주입에 의해 불순물이 도핑된 소스/드레인(16a, 16b)이 형성된다. 여기서, 상기 모스 트랜지스터가 엔모스 트랜지스터에 해당할 경우에는 포스포러스, 아르제닉 등과 같은 n형 불순물을 사용한 이온 주입을 수행하여 상기 소스/드레인을 형성하고, 상기 모스 트랜지스터가 피모스 트랜지스터에 해당할 경우에는 보론 등과 같은 p형 불순물을 사용한 이온 주입을 수행하여 상기 소스/드레인을 형성한다.
아울러, 다른 실시예에로서, 상기 불순물이 도핑된 소스/드레인을 형성한 후, 상기 게이트 패턴의 양측벽에 게이트 스페이서(도시되지 않음)를 형성할 수도 있다. 상기 게이트 스페이서는 실리콘 질화물을 포함하고, 적층과 전면 식각을 순차적으로 수행하여 형성할 수 있다. 그리고, 상기 게이트 스페이서를 형성할 경우에는 상기 게이트 패턴과 상기 게이트 스페이서를 이온 마스크로 사용하는 이온 주입을 더 수행하기도 한다. 이와 같이, 상기 게이트 스페이서를 형성한 후, 이온 주입을 더 수행할 경우에는 얕은 접합 영역과 깊은 접합 영역을 포함하는 엘디디 구조의 소스/드레을 형성할 수 있다.
언급한 바와 같이, 상기 게이트 패턴(17)과 소스/드레인(16a, 16b)을 형성한 후, 고온 처리를 수행한다. 이는, 상기 불순물의 거동을 활성화시키기 위함이다. 이때, 상기 고온 처리는 약 1,000℃ 이상의 온도에서 수행한다.
이와 같이, 본 실시예에서는 언급한 방법을 수행함으로써 상기 게이트 패턴(17)과 소스/드레인(16a, 16b)을 포함하는 모스 트랜지스터를 형성한다.
그러나, 본 실시예에서는 상기 불순물의 거동을 활성화시키기 위한 고온 처리를 수행하여도 상기 제1 게이트 도전막(13)의 일함수가 이동하는 것을 충분하게 저지할 수 있다. 이는, 상기 제1 게이트 도전막(13)을 상기 게이트 절연막(12)과 면접하는 하부로부터 상기 제2 게이트 도전막(14)과 면접하는 상부로 갈수록 질소를 더 많이 포함하는 금속으로 형성하기 때문이다.
그러므로, 언급하는 모스 트랜지스터의 경우에는 일함수를 충분하게 유지할 수 있는 금속을 포함하는 게이트 도전막을 갖는다. 이에, 본 실시예에서의 모스 트랜지스터는 게이트 도전막으로서 금속을 사용하는 장점을 충분하게 확보할 수 있다.
C-V 곡선 특성 평가
도 3은 본 발명의 방법에 따라 제조한 모스 트랜지스터의 C-V 곡선 특성을 평가한 결과를 나타내는 그래프이다.
도 3을 참조하면, -□- 곡선은 상기 제1 게이트 도전막으로서 질화 티타늄(TiN)을 포함하고, 상기 소스/드레인의 불순물의 거동을 활성화시키기 위한 열처리를 생략하는 공정을 수행하여 수득한 모스 트랜지스터의 C-V 특성을 나타낸다. 그리고, -△- 곡선은 상기 제1 게이트 도전막으로서 질화 티타늄과 질화 탄탈륨 실리콘(TaSiN)을 포함하고, 약 1,000℃의 온도에서 상기 열처리를 수행하여 수득한 모스 트랜지스터의 C-V 특성을 나타낸다. 또한, -○- 곡선은 제1 게이트 도전막으로서 질화 티타늄을 포함하고, 약 1,000℃의 온도에서 열처리를 수행하여 수득한 모스 트랜지스터의 C-V 특성을 나타낸다. 여기서, 언급한 모스 트랜지스터는 약 4.65eV의 일함수를 갖는 질화 티타늄을 제1 게이트 도전막으로 포함하기 때문에 피 모스 트랜지스터에 해당한다.
그리고, -■- 곡선은 상기 제1 게이트 도전막으로서 탄탈륨 실리콘(TaSi)을 포함하고, 상기 소스/드레인의 불순물의 거동을 활성화시키기 위한 열처리를 생략하는 공정을 수행하여 수득한 모스 트랜지스터의 C-V 특성을 나타낸다. 그리고, -▲- 곡선은 상기 제1 게이트 도전막으로서 탄탈륨 실리콘과 질화 탄탈륨 실리콘(TaSiN)을 포함하고, 약 1,000℃의 온도에서 상기 열처리를 수행하여 수득한 모스 트랜지스터의 C-V 특성을 나타낸다. 또한, -●- 곡선은 제1 게이트 도전막으로서 탄탈륨 실리콘을 포함하고, 약 1,000℃의 온도에서 열처리를 수행하여 수득한 모스 트랜지스터의 C-V 특성을 나타낸다. 여기서, 언급한 모스 트랜지스터는 약 4.3eV의 일함수를 갖는 탄탈륨 실리콘을 제1 게이트 도전막으로 포함하기 때문에 엔모스 트랜지스터에 해당한다.
상기 C-V 특성을 평가한 결과, -□- 곡선과 -△-이 서로 유사한 C-V 특성을 나타내는 것을 확인할 수 있다. 아울러, -■- 곡선과 -▲- 곡선이 서로 유사한 C-V 특성을 나타내는 것을 확인할 수 있다. 그리고, -○- 곡선과 -●- 곡선의 경우에는 상기 열처리를 수행함에 따라 C-V 특성이 열화된 것을 확인할 수 있다.
그러므로, 본 발명에서와 같은 방법으로 수득한 제1 게이트 도전막을 포함하는 모스 트랜지스터의 경우에는 상기 열처리를 수행하여도 양호한 전기적 특성을 유지하는 것을 확인할 수 있다. 이는, 상기 열처리를 수행하여도 제1 게이트 도전막의 금속이 갖는 일함수가 거의 이동하지 않기 때문인 것으로 판단할 수 있다.
플랫밴드 전압 특성 평가
도 4는 본 발명의 방법에 따라 제조한 모스 트랜지스터의 플랫밴드 전압 특성을 평가한 결과를 나타내는 그래프이다.
도 4를 참조하면, 심볼 ○은 도 3의 -○- 곡선의 모스 트랜지스터에 해당하고, 심볼 △은 도 3의 -△- 곡선의 모스 트랜지스터에 해당하고, 심볼 □는 도 3의 -□- 곡선의 모스 트랜지스터에 해당한다.
그리고, 심볼 ●은 도 3의 -●- 곡선의 모스 트랜지스터에 해당하고, 심볼 ▲은 도 3의 -▲- 곡선의 모스 트랜지스터에 해당하고, 심볼 ■는 도 3의 -■- 곡선의 모스 트랜지스터에 해당한다.
상기 플랫밴드 전압 특성을 평가한 결과, 심볼 □와 심볼 △이 거의 유사한 플랫밴드 전압 특성을 나타낸다. 여기서, 상기 심볼 △의 플랫밴드 전압은 약 -2.5V로서 약 4.65eV의 일함수에 해당한다. 그러나, 심볼 ○은 플랫밴드 전압이 변화하는 것을 확인할 수 있다. 즉, 상기 열처리를 수행함에 따라 플랫밴드 전압이 약 -0.35V로 이동하는 것을 확인할 수 있다. 이때, 플랫밴드 전압이 약 -0.35V일 경우에는 약 4.5eV의 일함수에 해당한다.
또한, 심볼 ■와 심볼 ▲이 거의 유사한 플랫밴드 전압 특성을 나타낸다. 여기서, 상기 심볼 ▲의 플랫밴드 전압은 약 -0.55V로서 약 4.3eV의 일함수에 해당한다. 그러나, 심볼 ●은 플랫밴드 전압이 변화하는 것을 확인할 수 있다. 즉, 상기 열처리를 수행함에 따라 플랫밴드 전압이 약 -0.35V로 이동하는 것을 확인할 수 있다. 이때, 플랫밴드 전압이 약 -0.35V일 경우에는 약 4.5eV의 일함수에 해당한다.
그러므로, 본 발명에서와 같은 방법으로 수득한 제1 게이트 도전막을 포함하는 모스 트랜지스터의 경우에는 열처리를 수행하여도 플랫밴드 전압 특성이 거의 변화하지 않는 것을 확인할 수 있다. 이 또한, 상기 열처리를 수행하여도 제1 게이트 도전막의 금속이 갖는 일함수가 거의 이동하지 않기 때문인 것으로 판단할 수 있다.
질소 분포에 대한 평가
도 5는 본 발명의 방법에 따라 제조한 모스 트랜지스터에 질소가 분포하는 정도를 나타내는 그래프이다.
먼저, 시료 1의 경우에는, 도 5의 -△- 곡선에 해당하는 것으로서, 실리콘 기판 상에 게이트 절연막으로서 하프늄 산화 실리콘(HfSiO)을 적용하고, 제1 게이트 도전막으로서 탄탈늄 실리콘과 탄탈늄 질화 실리콘을 적용하고, 제2 게이트 도전막으로서 텅스텐과 질화 티타늄을 적용하고, 소스/드레인의 불순물의 거동을 활성화시키기 위하여 약 1,000℃의 온도에서 열처리를 수행하여 수득하였다.
그리고, 시료 2의 경우에는, 도 5의 -□- 곡선에 해당하는 것으로서, 실리콘 기판 상에 게이트 절연막으로서 하프늄 산화 실리콘(HfSiO)을 적용하고, 제1 게이트 도전막으로서 탄탈늄 실리콘을 적용하고, 제2 게이트 도전막으로서 텅스텐과 질화 티타늄을 적용하고, 상기 열처리의 수행을 생략하는 조건으로 수득하였다.
또한, 시료 3의 경우에는, 도 5의 -○- 곡선에 해당하는 것으로서, 실리콘 기판 상에 게이트 절연막으로서 하프늄 산화 실리콘(HfSiO)을 적용하고, 제1 게이 트 도전막으로서 탄탈늄 실리콘을 적용하고, 제2 게이트 도전막으로서 텅스텐과 질화 티타늄을 적용하고, 소스/드레인의 불순물의 거동을 활성화시키기 위하여 약 1,000℃의 온도에서 열처리를 수행하여 수득하였다.
언급한 바와 같은 조건으로 수득한 시료 1 내지 시료 3 각각에 대하여 실리콘 기판을 잘라내고, 심스(SIMS : secondary ion mass spectroscopy)를 사용하여 백사이드 분석을 수행하였다.
상기 분석 결과, 시료 1과 시료 2의 경우에는 제1 게이트 도전막의 탄탈륨 실리콘이 위치하는 부위에 질소가 거의 존재하지 않는 것을 확인할 수 있다. 그러나, 시료 3의 경우에는 제1 게이트 도전막의 탄탈륨 실리콘이 위치하는 부위에 질소가 많이 존재하는 것을 확인할 수 있다. 그 이유는, 상기 시료 3의 경우 상기 열처리를 수행함에 따라 제2 게이트 도전막의 질화 티타늄이 제1 게이트 도전막의 탄탈륨 실리콘과 반응하는 것으로 확인되기 때문이다.
그러므로, 본 발명에서와 같은 방법으로 수득한 제1 게이트 도전막을 포함하는 모스 트랜지스터의 경우에는 그 상부에 위치하는 제2 게이트 도전막과 반응하지 않는 것으로 확인할 수 있고, 그 결과 열처리를 수행하여도 전기적 특성에 전혀 지장을 끼치지 않는 것을 확인할 수 있다.
본 발명에서는 소스/드레인의 불순물의 거동을 활성화시키기 위한 고온 처리를 수행하여도 게이트 도전막이 갖는 일함수가 거의 이동하지 않는다. 이에, 본 발명은 모스 트랜지스터의 게이트 도전막으로서 금속을 용이하게 적용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판 표면 아래에 형성되고, 포스포러스(P), 아르제닉(As) 또는 보론(B)을 포함하는 불순물이 도핑된 소스/드레인;
    상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역; 및
    상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막과 게이트 도전막의 게이트 패턴을 포함하고,
    상기 게이트 도전막은 상기 게이트 절연막과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어지는 제1 게이트 도전막과, 상기 제1 게이트 도전막 상에 형성되고, 상기 제1 게이트 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 게이트 도전막을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  2. 삭제
  3. 제1 항에 있어서, 상기 제1 게이트 도전막은 4.0 내지 4.3eV의 일함수 또는 4.7 내지 5.0eV의 일함수를 갖는 것을 특징으로 하는 모스 트랜지스터.
  4. 제1 항에 있어서, 상기 제1 게이트 도전막은 탄탈륨(Ta), 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 니켈(Ni), 탄탈륨 실리콘(TaSi), 텅스텐 실리콘(WSi), 티타늄 실리콘(TiSi), 몰리브덴 실리콘(MoSi), 니켈 실리콘(NiSi), 루데늄(Ru), 산화 루데늄(RuO), 이리듐(Ir), 산화 이리듐(IrO) 및 백금(Pt)으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 모스 트랜지스터.
  5. 제1 항에 있어서, 상기 제1 게이트 도전막은 상기 게이트 절연막 상에 형성되는 하부-제1 게이트 도전막과, 상기 하부-제1 게이트 도전막 상에 형성되는 상부-제1 게이트 도전막의 이중 박막 구조를 갖고,
    상기 하부-제1 게이트 도전막은 질소를 포함하지 않는 금속으로 이루어지고, 상기 상부-제1 게이트 도전막은 질소를 포함하는 금속으로 이루어지는 것을 특징으로 하는 모스 트랜지스터.
  6. 제5 항에 있어서, 상기 하부-제1 게이트 도전막은 탄탈륨, 티타늄, 텅스텐, 니켈, 탄탈륨 실리콘, 텅스텐 실리콘, 티타늄 실리콘, 몰리브덴 실리콘, 니켈 실리콘, 루데늄, 산화 루데늄, 이리듐, 산화 이리듐 및 백금으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고,
    상기 상부-제1 게이트 도전막은 질화 탄탈륨(TaN), 질화 텅스텐(WN), 질화 니켈(NiN), 탄탈륨 질화 실리콘(TaSiN), 텅스텐 질화 실리콘(WSiN), 티타늄 질화 실리콘(TiSiN), 몰리브덴 질화 실리콘(MoSiN), 니켈 질화 실리콘(NiSiN), 질화 루데늄(RuN), 산질화 루데늄(RuON), 질화 이리듐(IrN), 산질화 이리듐(IrON) 및 질화 백금(PtN)으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 모스 트랜지스터.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 제1 게이트 도전막은 단일 박막 구조를 갖고,
    상기 게이트 절연막과 면접하는 하부로부터 상기 제2 게이트 도전막과 면접하는 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어지는 것을 특징으로 하는 모스 트랜지스터.
  8. 반도체 기판;
    상기 반도체 기판 표면 아래에 형성되고, n형 불순물이 도핑된 소스/드레인;
    상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역; 및
    상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막과 게이트 도전막의 게이트 패턴을 포함하고,
    상기 게이트 도전막은 상기 게이트 절연막과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하면서 4.0 내지 4.3eV의 일함수를 갖는 금속으로 이루어지는 제1 게이트 도전막과, 상기 제1 게이트 도전막 상에 형성되고, 상기 제1 게이트 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 게이트 도전막을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  9. 반도체 기판;
    상기 반도체 기판 표면 아래에 형성되고, p형 불순물이 도핑된 소스/드레인;
    상기 소스/드레인 사이의 반도체 기판 표면 아래에 위치하는 채널 영역; 및
    상기 반도체 기판의 채널 영역 상부에 형성되고, 게이트 절연막과 게이트 도전막의 게이트 패턴을 포함하고,
    상기 게이트 도전막은 상기 게이트 절연막과 면접하는 하부로부터 상부로 갈수록 질소를 더 많이 포함하면서 4.7 내지 5.0eV의 일함수를 갖는 금속으로 이루어지는 제1 게이트 도전막과, 상기 제1 게이트 도전막 상에 형성되고, 상기 제1 게이트 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 게이트 도전막을 포함하는 것을 특징으로 하는 모스 트랜지스터.
  10. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 하부로부터 상부로 갈수록 질소를 더 많이 포함하는 금속으로 이루어지는 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 상기 제1 도전막에 비해 저항이 낮은 물질로 이루어지는 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 제1 도전막 및 절연막을 패터닝하여 게이트 절연막과 게이트 도전막의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴과 인접하는 상기 반도체 기판의 표면 아래에 불순물을 도핑시켜 소스/드레인을 형성하는 단계; 및
    고온 처리를 수행하여 상기 불순물의 거동을 활성화시키는 단계를 포함하는 모스 트랜지스터의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제1 도전막은 4.0 내지 4.3eV의 일함수 또는 4.7 내지 5.0eV의 일함수를 갖는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제1 도전막은 탄탈륨(Ta), 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 니켈(Ni), 탄탈륨 실리콘(TaSi), 텅스텐 실리콘(WSi), 티타늄 실리콘(TiSi), 몰리브덴 실리콘(MoSi), 니켈 실리콘(NiSi), 루데늄(Ru), 산화 루데늄(RuO), 이리듐(Ir), 산화 이리듐(IrO) 및 백금(Pt)으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제1 도전막을 형성하는 단계는,
    상기 절연막 상에 질소를 포함하지 않는 금속으로 이루어지는 하부-제1 도전막을 형성하는 단계; 및
    상기 하부-제1 도전막 상에 질소를 포함하는 금속으로 이루어지는 상부-제1 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13 항에 있어서, 상기 하부-제1 도전막은 탄탈륨, 티타늄, 텅스텐, 니켈, 탄탈륨 실리콘, 텅스텐 실리콘, 티타늄 실리콘, 몰리브덴 실리콘, 니켈 실리콘, 루 데늄, 산화 루데늄, 이리듐, 산화 이리듐 및 백금으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고,
    상기 상부-제1 도전막은 질화 탄탈륨, 질화 텅스텐, 질화 니켈, 탄탈륨 질화 실리콘, 텅스텐 질화 실리콘, 티타늄 질화 실리콘, 몰리브덴 질화 실리콘, 니켈 질화 실리콘, 질화 루데늄, 산질화 루데늄, 질화 이리듐, 산질화 이리듐 및 질화 백금으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제1 도전막을 형성하는 단계는,
    상기 절연막 상에 질소를 포함하지 않는 금속으로 이루어지는 예비-제1 도전막을 형성하는 단계; 및
    상기 예비-제1 도전막을 질화 처리하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제1 도전막을 형성하는 단계는,
    상기 제1 도전막이 상기 절연막 상에 형성되는 시간에 비례하여 질소의 제공을 증가시키는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 소스/드레인의 불순물은 포스포러스, 아르제닉 또는 보론을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 소스/드레인의 불순물은 이온 주입에 의해 도핑시키는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  19. 제10 항에 있어서, 상기 고온 처리는 1,000℃ 이상의 온도에서 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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