KR102441431B1 - 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법 - Google Patents

표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법 Download PDF

Info

Publication number
KR102441431B1
KR102441431B1 KR1020170069224A KR20170069224A KR102441431B1 KR 102441431 B1 KR102441431 B1 KR 102441431B1 KR 1020170069224 A KR1020170069224 A KR 1020170069224A KR 20170069224 A KR20170069224 A KR 20170069224A KR 102441431 B1 KR102441431 B1 KR 102441431B1
Authority
KR
South Korea
Prior art keywords
reactive gas
substrate
gas
processing method
nucleation layer
Prior art date
Application number
KR1020170069224A
Other languages
English (en)
Other versions
KR20170138057A (ko
Inventor
켈빈 찬
이홍 첸
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20170138057A publication Critical patent/KR20170138057A/ko
Priority to KR1020220110757A priority Critical patent/KR102626870B1/ko
Application granted granted Critical
Publication of KR102441431B1 publication Critical patent/KR102441431B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • C23C16/0272Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42Silicides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45527Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45544Atomic layer deposition [ALD] characterized by the apparatus
    • C23C16/45548Atomic layer deposition [ALD] characterized by the apparatus having arrangements for gas injection at different locations of the reactor for each ALD half-reaction
    • C23C16/45551Atomic layer deposition [ALD] characterized by the apparatus having arrangements for gas injection at different locations of the reactor for each ALD half-reaction for relative movement of the substrate and the gas injectors or half-reaction reactor compartments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051Deposition of metallic or metal-silicide layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD

Abstract

기판 상에 핵형성(nucleation) 층을 형성하기 위한 방법들이 개시된다. 몇몇 실시예들에서, 프로세싱 방법은, 기판의 표면 상에 핵형성 층을 형성하기 위해, 금속 전구체를 포함하는 제 1 반응성 가스 및 할로겐화된 실란(halogenated silane)을 포함하는 제 2 반응성 가스에 대한 순차적 노출을 포함한다.

Description

표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법{PROCESSING METHODS COMPRISING POSITIONING A SUBSTRATE WITH A SURFACE IN A PROCESSING CHAMBER}
[0001] 본 개시내용은 일반적으로, 박막들을 증착하는 방법들에 관한 것이다. 특히, 본 개시내용은 원자 층 증착에 의해 텅스텐 막들을 증착하기 위한 프로세스들에 관한 것이다.
[0002] 금속 실리사이드들(WSix 및 MoSix)은, Si, SiO2, TiN 등을 포함하는 다양한 표면 증착들에서 발견되는 인큐베이션 지연(incubation delay)을 극복하기 위한 핵형성(nucleation) 층으로서 사용되어 왔다. 금속 실리사이드들은, 공동 반응물(co-reactant)로서 금속 전구체들 및 실란들(SiH4, Si2H6 등)을 사용하여 원자 층 증착에 의해 증착될 수 있다. 하지만, 실란계(silane-based) 금속 실리사이드 증착은, 높은 종횡비들을 갖는 구조들 상에서 낮은 스텝 커버리지 및 사이클 당 높은 성장(GPC > 5 Å/cycle; 전형적으로 10 Å/cycle)을 나타내었다. 높은 증착 레이트는 막 두께에 걸쳐서 불량한 제어를 제공한다. 따라서, 개선된 두께 제어를 갖는, 핵형성 층을 형성하는 방법들이 당업계에서 요구된다.
[0003] 본 개시내용의 하나 또는 그 초과의 실시예들은, 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법들에 관한 것이다. 기판 표면은, 표면 상에 핵형성 층을 형성하기 위해, 제 1 반응성 가스 및 제 2 반응성 가스에 순차적으로 노출된다. 제 1 반응성 가스는 금속 전구체를 포함하고, 제 2 반응성 가스는 할로겐화된 실란(halogenated silane)을 포함한다.
[0004] 본 개시내용의 부가적인 실시예들은, 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법들에 관한 것이다. 제 1 반응성 가스 및 제 2 반응성 가스에 대한 기판 표면의 순차적인 노출을 반복함으로써, 핵형성 층이 표면 상에 형성된다. 미리 결정된 두께의 핵형성 층을 형성하기 위해, 제 1 반응성 가스는 금속 전구체를 포함하고, 제 2 반응성 가스는 할로겐화된 실란을 포함한다. 미리 결정된 두께의 벌크(bulk) 금속 막을 형성하기 위해, 제 3 반응성 가스 및 제 4 반응성 가스에 대한 핵형성 층의 순차적 노출을 반복함으로써, 핵형성 층 상에 금속 막이 벌크 증착된다(bulk deposited).
[0005] 본 개시내용의 추가의 실시예들은, 표면을 갖는 기판을, 복수의 프로세스 영역들을 포함하는 프로세싱 챔버 내에 배치하는 단계를 포함하는 프로세싱 방법들에 관한 것이며, 각각의 프로세스 영역은, 가스 커튼에 의해, 인접한 프로세스 영역들로부터 분리된다. 기판 표면의 적어도 일부가, 프로세싱 챔버의 제 1 프로세스 영역에서 제 1 프로세스 조건에 노출된다. 프로세스 조건은, WCl5, WCl6, WF6, MoCl5, MoCl6 또는 MoF6 중 하나 또는 그 초과를 포함하는 금속 전구체를 포함한다. 기판 표면은, 가스 커튼을 통해, 프로세싱 챔버의 제 2 프로세스 영역으로 측방향으로(laterally) 이동된다. 기판 표면은 프로세싱 챔버의 제 2 프로세스 영역에서 제 2 프로세스 조건에 노출된다. 제 2 프로세스 조건은 일반식 SiaHbXc를 갖는 화합물을 포함하는 할로겐화된 실란을 포함하며, 여기서, X는 할로겐이고, a는 1 내지 5이고, c는 적어도 1이며, 그리고 b와 c의 합은 2a + 2와 같다. 제 1 프로세스 조건 및 제 2 프로세스 조건에 대한 노출은, 약 0.1 Å/cycle 내지 약 10 Å/cycle 범위의 성장 레이트로 약 5 Å 내지 약 100 Å 범위의 미리 결정된 두께를 갖는, 몰리브덴 실리사이드 또는 텅스텐 실리사이드 중 하나 또는 그 초과를 포함하는 핵형성 층을 형성하도록 반복된다. 기판 표면은 프로세싱 챔버의 제 3 프로세스 영역으로 측방향으로 이동된다. 제 3 프로세스 영역은, WF6 또는 MoF6 중 하나 또는 그 초과를 포함하는 제 3 프로세스 조건을 포함한다. 기판 표면은 프로세싱 챔버의 제 4 프로세스 영역으로 이동된다. 제 4 프로세스 영역은 H2를 포함하는 제 4 프로세스 조건을 포함한다. 제 3 프로세스 조건 및 제 4 프로세스 조건에 대한 노출은, 핵형성 층 상에 금속 막을 형성하도록 반복된다.
[0006] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간단히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 하지만, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0007] 도 1은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버의 단면도를 도시한다.
[0008] 도 2는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버의 부분 사시도를 도시한다.
[0009] 도 3은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버의 개략도를 도시한다.
[0010] 도 4는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른, 배치 프로세싱 챔버에서 사용하기 위한 웨지 형상 가스 분배 어셈블리의 일부의 개략도를 도시한다.
[0011] 도 5는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버의 개략도를 도시한다.
[0012] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0013] 본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 상부에서 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 산화물, 스트레인드(strained) 실리콘, 실리콘 온 인슐레이터(SOI), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함하지만, 이에 제한되지 않는다. 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화(hydroxylate), 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 자체의 표면 상에서 직접적으로 막 프로세싱을 하는 것에 부가하여, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하부층 상에서 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착되는 막/층의 노출되는 표면이 기판 표면이 된다.
[0014] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등과 같은 용어들은, 기판 표면과 반응할 수 있는 임의의 기체 종을 지칭하기 위해 서로 교환가능하게 사용된다.
[0015] 도 1은, 주입기들 또는 주입기 어셈블리라고도 또한 지칭되는 가스 분배 어셈블리(120), 및 서셉터 어셈블리(140)를 포함하는 프로세싱 챔버(100)의 단면도를 도시한다. 가스 분배 어셈블리(120)는, 프로세싱 챔버에서 사용되는 임의의 타입의 가스 전달 디바이스이다. 가스 분배 어셈블리(120)는, 서셉터 어셈블리(140)를 향하는 전방 표면(121)을 포함한다. 전방 표면(121)은, 서셉터 어셈블리(140) 쪽으로 가스들의 유동을 전달하기 위한 임의의 수의 또는 다양한 개구들을 가질 수 있다. 가스 분배 어셈블리(120)는 또한, 외측 주변 에지(124)를 포함하며, 도시된 실시예들에서, 이러한 외측 주변 에지(124)는 실질적으로 원형(round)이다.
[0016] 사용되는 가스 분배 어셈블리(120)의 구체적인 타입은, 사용되고 있는 특정 프로세스에 의존하여 달라질 수 있다. 본 개시내용의 실시예들은, 서셉터와 가스 분배 어셈블리 간의 갭이 제어되는 임의의 타입의 프로세싱 시스템에 대해 사용될 수 있다. 다양한 타입들의 가스 분배 어셈블리들(예를 들어, 샤워헤드들)이 이용될 수 있지만, 본 개시내용의 실시예들은, 복수의 실질적으로 평행한 가스 채널들을 갖는 공간적인 가스 분배 어셈블리들에 대해 특히 유용할 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "실질적으로 평행한"이라는 용어는 가스 채널들의 장축(elongate axis)이, 동일한 대략적인 방향으로 연장됨을 의미한다. 가스 채널들의 평행성(parallelism)에 있어서 약간의 불완전함들이 있을 수 있다. 이진(binary) 반응에서, 복수의 실질적으로 평행한 가스 채널들은, 적어도 하나의 제 1 반응성 가스(A) 채널, 적어도 하나의 제 2 반응성 가스(B) 채널, 적어도 하나의 퍼지 가스(P) 채널들 및/또는 적어도 하나의 진공(V) 채널을 포함할 수 있다. 제 1 반응성 가스(A) 채널(들), 제 2 반응성 가스(B) 채널(들) 및 퍼지 가스(P) 채널(들)로부터 유동하는 가스들은 웨이퍼의 상단 표면 쪽으로 지향된다. 가스 유동 중 일부는, 웨이퍼의 표면을 가로질러 수평으로 이동하여, 퍼지 가스(P) 채널(들)을 통해 프로세스 영역 바깥으로 이동한다. 가스 분배 어셈블리의 하나의 단부로부터 다른 단부로 이동하는 기판은 프로세스 가스들 각각에 차례로 노출되어, 기판 표면 상에 층을 형성할 것이다.
[0017] 몇몇 실시예들에서, 가스 분배 어셈블리(120)는, 단일의 주입기 유닛으로 제조되는 강성(rigid)의 정지된 바디이다. 하나 또는 그 초과의 실시예들에서, 도 2에 도시된 바와 같이, 가스 분배 어셈블리(120)는 복수의 개별적인 섹터들(예를 들어, 주입기 유닛들(122))로 제조된다. 단일 피스(piece) 바디 또는 다중-섹터 바디가, 설명되는 본 개시내용의 다양한 실시예들에 대해 사용될 수 있다.
[0018] 서셉터 어셈블리(140)는 가스 분배 어셈블리(120) 아래에 포지셔닝된다. 서셉터 어셈블리(140)는, 상단 표면(141) 및 상단 표면(141) 내의 적어도 하나의 오목부(recess)(142)를 포함한다. 서셉터 어셈블리(140)는 또한 바닥 표면(143) 및 에지(144)를 갖는다. 오목부(142)는, 프로세싱되고 있는 기판들(60)의 형상 및 크기에 따라, 임의의 적합한 형상 및 크기일 수 있다. 도 1에 도시된 실시예에서, 오목부(142)는 웨이퍼의 바닥을 지지하기 위한 편평한 바닥을 갖지만; 오목부의 바닥은 달라질 수 있다. 몇몇 실시예들에서, 오목부는 오목부의 외측 주변 에지 둘레에 스텝 영역(step region)들을 가지며, 이러한 스텝 영역들은 웨이퍼의 외측 주변 에지를 지지하도록 크기가 정해진다(sized). 스텝들에 의해 지지되는, 웨이퍼의 외측 주변 에지의 정도(amount)는, 예를 들어, 웨이퍼의 배면 상에 이미 존재하는 피처들의 존재, 및 웨이퍼의 두께에 따라, 변화될 수 있다.
[0019] 몇몇 실시예들에서, 도 1에 도시된 바와 같이, 서셉터 어셈블리(140)의 상단 표면(141) 내의 오목부(142)는, 오목부(142) 내에 지지되는 기판(60)이 서셉터(140)의 상단 표면(141)과 실질적으로 동일 평면 상에 있는 상단 표면(61)을 갖도록, 크기가 정해진다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "실질적으로 동일 평면 상"이라는 용어는, 웨이퍼의 상단 표면과 서셉터 어셈블리의 상단 표면이 ±0.2 mm 내에서 동일 평면 상에 있음을 의미한다. 몇몇 실시예들에서, 상단 표면은 ±0.5 mm, ±0.4 mm, ±0.35 mm, ±0.30 mm, ±0.25 mm, ±0.20 mm, ±0.15 mm, ±0.10 mm 또는 ±0.05 mm 내에서 동일 평면 상에 있다.
[0020] 도 1의 서셉터 어셈블리(140)는, 서셉터 어셈블리(140)를 리프팅할 수 있고, 하강시킬 수 있고, 회전시킬 수 있는 지지 포스트(160)를 포함한다. 서셉터 어셈블리는, 지지 포스트(160)의 중심부 내에 가열기, 또는 가스 라인들, 또는 전기 컴포넌트들을 포함할 수 있다. 지지 포스트(160)는, 서셉터 어셈블리(140)를 적절한 포지션으로 이동시켜서, 서셉터 어셈블리(140)와 가스 분배 어셈블리(120) 사이의 갭을 증가시키거나 또는 감소시키는 주된 수단일 수 있다. 서셉터 어셈블리(140)는 또한, 서셉터 어셈블리(140)와 가스 분배 어셈블리(120) 간에 미리 결정된 갭(170)을 생성하기 위해 서셉터 어셈블리(140)에 대한 마이크로-조정들을 행할 수 있는 미세 튜닝 액추에이터(fine tuning actuator)들(162)을 포함할 수 있다.
[0021] 몇몇 실시예들에서, 갭(170) 거리는, 약 0.1 mm 내지 약 5.0 mm의 범위, 또는 약 0.1 mm 내지 약 3.0 mm의 범위, 또는 약 0.1 mm 내지 약 2.0 mm의 범위, 또는 약 0.2 mm 내지 약 1.8 mm의 범위, 또는 약 0.3 mm 내지 약 1.7 mm의 범위, 또는 약 0.4 mm 내지 약 1.6 mm의 범위, 또는 약 0.5 mm 내지 약 1.5 mm의 범위, 또는 약 0.6 mm 내지 약 1.4 mm의 범위, 또는 약 0.7 mm 내지 약 1.3 mm의 범위, 또는 약 0.8 mm 내지 약 1.2 mm의 범위, 또는 약 0.9 mm 내지 약 1.1 mm의 범위, 또는 약 1 mm 이다.
[0022] 도면들에 도시된 프로세싱 챔버(100)는, 서셉터 어셈블리(140)가 복수의 기판들(60)을 홀딩(hold)할 수 있는 캐러셀(carousel)-타입 챔버이다. 도 2에 도시된 바와 같이, 가스 분배 어셈블리(120)는 복수의 별개의 주입기 유닛들(122)을 포함할 수 있고, 각각의 주입기 유닛(122)은, 웨이퍼가 주입기 유닛 아래로 이동됨에 따라, 웨이퍼 상에 막을 증착할 수 있다. 2개의 파이-형상 주입기 유닛들(122)이, 서셉터 어셈블리(140) 위에 그리고 서셉터 어셈블리(140)의 대략적으로 대향하는 측들 상에 포지셔닝된 것으로 도시된다. 이러한 수의 주입기 유닛들(122)은 단지 예시적인 목적들을 위해 도시된다. 더 많거나 또는 더 적은 주입기 유닛들(122)이 포함될 수 있다는 것이 이해될 것이다. 몇몇 실시예들에서, 서셉터 어셈블리(140)의 형상과 일치(conform)하는 형상을 형성하기에 충분한 수의 파이-형상 주입기 유닛들(122)이 존재한다. 몇몇 실시예들에서, 개별적인 파이-형상 주입기 유닛들(122) 각각은, 다른 주입기 유닛들(122) 중 어느 것에도 영향을 미치지 않으면서, 독립적으로 이동, 제거, 및/또는 교체될 수 있다. 예를 들어, 로봇이 기판들(60)을 로딩/언로딩하기 위해 서셉터 어셈블리(140)와 가스 분배 어셈블리(120) 사이의 영역을 액세스하게 허용하도록, 하나의 세그먼트가 상승될 수 있다.
[0023] 다수의 가스 주입기들을 갖는 프로세싱 챔버들은, 웨이퍼들이 동일한 프로세스 플로우를 겪도록, 다수의 웨이퍼들을 동시에 프로세싱하기 위해 사용될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 프로세싱 챔버(100)는 4개의 가스 주입기 어셈블리들 및 4개의 기판들(60)을 갖는다. 프로세싱의 초기에, 기판들(60)은 가스 분배 어셈블리들(120) 사이에 포지셔닝될 수 있다. 서셉터 어셈블리(140)를 45°만큼 회전시키는 것(17)은, 가스 분배 어셈블리들(120) 아래의 점으로 된 원에 의해 예시된 바와 같이, 가스 분배 어셈블리들(120) 사이에 있는 각각의 기판(60)이, 막 증착을 위해 가스 분배 어셈블리(120)로 이동되도록 초래할 것이다. 부가적인 45°회전은 기판들(60)을 가스 분배 어셈블리들(120)로부터 벗어나게 이동시킬 것이다. 기판들(60) 및 가스 분배 어셈블리들(120)의 수는 동일할 수 있거나 또는 상이할 수 있다. 몇몇 실시예들에서, 프로세싱되고 있는 웨이퍼들의 수는 가스 분배 어셈블리들의 수와 동일하다. 하나 또는 그 초과의 실시예들에서, 프로세싱되고 있는 웨이퍼들의 수는, 가스 분배 어셈블리들의 수의 분수(fraction)이거나 또는 정수 배수이다. 예를 들어, 4개의 가스 분배 어셈블리들이 존재하는 경우에, 프로세싱되고 있는 4x개의 웨이퍼들이 존재하고, 여기에서, x는 1과 동등한 또는 그 초과의 정수 값이다. 예시적인 실시예에서, 가스 분배 어셈블리(120)는 가스 커튼들에 의해 분리되는 8개의 프로세스 영역들을 포함하며, 서셉터 어셈블리(140)는 6개의 웨이퍼를 홀딩할 수 있다.
[0024] 도 3에 도시된 프로세싱 챔버(100)는 단지 하나의 가능한 구성을 표현하는 것일 뿐이고, 본 개시내용의 범위를 제한하는 것으로 취해지지 않아야 한다. 여기에서, 프로세싱 챔버(100)는 복수의 가스 분배 어셈블리들(120)을 포함한다. 도시된 실시예에서, 프로세싱 챔버(100) 둘레에 균등하게 이격된 4개의 가스 분배 어셈블리들(가스 분배 어셈블리들(120)이라고도 또한 지칭됨)이 존재한다. 도시된 프로세싱 챔버(100)는 팔각형이지만, 당업자라면, 이는 하나의 가능한 형상이며 본 개시내용의 범위를 제한하는 것으로 취해지지 않아야 한다는 것을 이해할 것이다. 도시된 가스 분배 어셈블리들(120)은 사다리꼴이지만, 도 2에 도시된 것과 같이, 복수의 파이-형상 세그먼트들로 구성될 수 있거나 또는 단일의 원형 컴포넌트일 수 있다.
[0025] 도 3에 도시된 실시예는 로드 록 챔버(180), 또는 버퍼 스테이션과 같은 보조 챔버를 포함한다. 이 챔버(180)는, 예를 들어, 기판들(기판들(60)이라고도 또한 지칭됨)이 프로세싱 챔버(100) 내로 로딩되도록/프로세싱 챔버(100)로부터 언로딩되도록 허용하기 위해, 프로세싱 챔버(100)의 측면에 연결된다. 웨이퍼 로봇이, 기판을 서셉터 상으로 이동시키기 위해 챔버(180)에 포지셔닝될 수 있다.
[0026] 캐러셀(예를 들어, 서셉터 어셈블리(140))의 회전은 연속적이거나 간헐적(불연속적)일 수 있다. 연속적인 프로세싱에서, 웨이퍼들은, 이들이 주입기들 각각에 차례로 노출되도록, 계속 회전한다. 불연속적인 프로세싱에서, 웨이퍼들은, 주입기 영역으로 이동되고 정지될 수 있고, 그 후에, 주입기들 사이의 영역(84)으로 이동되고 정지될 수 있다. 예를 들어, 캐러셀은, 웨이퍼들이 주입기-간(inter-injector) 영역으로부터 주입기를 횡단하고(또는, 주입기 근처에서 정지하고), 캐러셀이 다시 멈출 수 있는 다음 주입기-간 영역으로 이동하도록, 회전할 수 있다. 주입기들 사이에서 멈추는 것은, 각각의 층 증착 사이의 부가적인 프로세싱 단계들(예를 들어, 플라즈마에 대한 노출)을 위한 시간을 제공할 수 있다.
[0027] 도 4는, 주입기 유닛(122)이라고도 지칭될 수 있는 가스 분배 어셈블리(220)의 섹터 또는 일부를 도시한다. 주입기 유닛들(122)은 개별적으로 또는 다른 주입기 유닛들과 결합하여 사용될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 도 4의 주입기 유닛들(122) 중 4개가 결합하여, 단일의 가스 분배 어셈블리(220)를 형성한다. (4개의 주입기 유닛들을 분리하는 라인들은 명확성을 위해 도시되지 않았다.) 도 4의 주입기 유닛(122)이, 퍼지 가스 포트들(155) 및 진공 포트들(145)에 부가하여, 제 1 반응성 가스 포트(125) 및 제 2 가스 포트(135) 모두를 갖기는 하지만, 주입기 유닛(122)이 이들 컴포넌트들 모두를 필요로 하는 것은 아니다.
[0028] 도 4 및 도 5를 모두 참조하면, 하나 또는 그 초과의 실시예에 따른 가스 분배 어셈블리(220)는 복수의 섹터들(또는 주입기 유닛들(122))을 포함할 수 있고, 각각의 섹터는 동일하거나 상이하다. 가스 분배 어셈블리(220)는 프로세싱 챔버 내에 포지셔닝되며, 그리고 가스 분배 어셈블리(220)의 전방 표면(121)에 복수의 세장형 가스 포트들(125, 135, 155) 및 진공 포트들(145)을 포함한다. 복수의 세장형 가스 포트들(125, 135, 155) 및 진공 포트들(145)은, 가스 분배 어셈블리(220)의 내측 주변 에지(123)에 인접한 구역으로부터 외측 주변 에지(124)에 인접한 구역을 향해 연장된다. 도시된 복수의 가스 포트들은, 제 1 반응성 가스 포트(125), 제 2 가스 포트(135), 제 1 반응성 가스 포트들 및 제 2 반응성 가스 포트들 각각을 둘러싸는 진공 포트(145) 및 퍼지 가스 포트(155)를 포함한다.
[0029] 도 4 또는 도 5에 도시된 실시예들과 관련하여, 포트들이 적어도 내측 주변 영역 주위로부터 적어도 외측 주변 영역 주위로 연장하는 것으로 설명하고 있기는 하지만, 포트들은 내측 영역으로부터 외측 영역으로 단지 방사상으로 연장하는 것 이상으로 연장할 수 있다. 포트들은, 진공 포트(145)가 반응성 가스 포트(125) 및 반응성 가스 포트(135)를 둘러쌀 때, 접선적으로(tangentially) 연장할 수 있다. 도 4 및 도 5에 도시된 실시예에서, 웨지 형상의 반응성 가스 포트들(125, 135)은, 내측 주변 영역 및 외측 주변 영역에 인접하는 에지를 포함한 모든 에지들 상에서, 진공 포트(145)에 의해 둘러싸인다.
[0030] 도 4를 참조하면, 기판이 경로(127)를 따라 이동함에 따라, 기판 표면의 각각의 부분은 다양한 반응성 가스들에 노출된다. 경로(127)를 따르기 위해, 기판은, 퍼지 가스 포트(155), 진공 포트(145), 제 1 반응성 가스 포트(125), 진공 포트(145), 퍼지 가스 포트(155), 진공 포트(145), 제 2 가스 포트(135) 및 진공 포트(145)에 노출되거나 또는 이들을 "만날(see)" 것이다. 따라서, 도 4에 도시된 경로(127)의 끝에서, 기판은 제 1 반응성 가스 포트(125)로부터의 제 1 반응성 가스 및 제 2 반응성 가스 포트(135)로부터의 제 2 반응성 가스에 노출되었으며, 그에 의해, 층을 형성한다. 도시된 주입기 유닛(122)은 4분의 1 원(quarter circle)을 구성하지만, 더 크거나 더 작을 수 있다. 도 5에 도시된 가스 분배 어셈블리(220)는, 직결로 연결된, 도 4의 주입기 유닛들(122) 중 4개의 주입기 유닛들의 결합인 것으로 고려될 수 있다.
[0031] 도 4의 주입기 유닛(122)은, 반응성 가스들을 분리하는 가스 커튼(gas curtain)(150)을 도시한다. "가스 커튼"이라는 용어는, 혼합(mixing)으로부터 반응성 가스들을 분리하는, 가스 유동들 또는 진공의 임의의 조합을 설명하기 위해 사용된다. 도 4에 도시된 가스 커튼(150)은, 제 1 반응성 가스 포트(125) 바로 옆의 진공 포트(145)의 일부, 중간의 퍼지 가스 포트(155), 및 제 2 가스 포트(135) 바로 옆의 진공 포트(145)의 일부를 포함한다. 가스 유동 및 진공의 이러한 조합은, 제 1 반응성 가스 및 제 2 반응성 가스의 기체상(gas phase) 반응들을 방지하거나 최소화하는 데에 사용될 수 있다.
[0032] 도 5를 참조하면, 가스 분배 어셈블리(220)로부터의 가스 유동들 및 진공의 조합은, 복수의 프로세스 영역들(250)에 대한 분리(separation)를 형성한다. 프로세스 영역들은 개별적인 가스 포트들(125, 135) 둘레에 개략적으로 정의되며, 250 사이에는 가스 커튼(150)이 있다. 도 5에 도시된 실시예는 8개의 별개의 프로세스 영역들(250)을 구성하며, 이들 사이에는 8개의 별개의 가스 커튼들(150)이 있다. 프로세싱 챔버는 적어도 2개의 프로세스 영역을 가질 수 있다. 몇몇 실시예들에서, 적어도 3개, 4개, 5개, 6개, 7개, 8개, 9개, 10개, 11개 또는 12개의 프로세스 영역들이 있다.
[0033] 프로세싱 동안, 기판은 임의의 주어진 시간에 하나 초과의 프로세스 영역(250)에 노출될 수 있다. 하지만, 상이한 프로세스 영역들에 노출되는 부분들은 이 둘을 분리하는 가스 커튼을 가질 것이다. 예를 들어, 기판의 리딩 에지(leading edge)가, 제 2 가스 포트(135)를 포함하는 프로세스 영역에 진입하는 경우, 기판의 중간 부분은 가스 커튼(150) 아래에 있을 것이며, 기판의 트레일링 에지(trailing edge)는 제 1 반응성 가스 포트(125)를 포함하는 프로세스 영역 내에 있을 것이다.
[0034] 예를 들어, 로드 록 챔버일 수 있는 팩토리 인터페이스(factory interface)(280)가 프로세싱 챔버(100)에 연결된 것으로 도시되어 있다. 기판(60)은, 레퍼런스 프레임(frame of reference)을 제공하기 위해 가스 분배 어셈블리(220) 위에 겹쳐져 있는 것으로 도시된다. 기판(60)은 종종, 가스 분배 어셈블리(120)의 전방 표면(121) 근방에 홀딩될 서셉터 어셈블리 상에 놓여질 수 있다. 기판(60)은, 팩토리 인터페이스(280)를 통해 프로세싱 챔버(100) 내로, 기판 지지부 또는 서셉터 어셈블리(도 3 참조) 상에 로딩된다. 기판(60)은 프로세스 영역 내에 포지셔닝되는 것으로 도시될 수 있는데, 이는 기판이 제 1 반응성 가스 포트(125) 근처에 그리고 2개의 가스 커튼들(150a, 150b) 사이에 위치되기 때문이다. 경로(127)를 따라 기판(60)을 회전시키게 되면, 기판을 프로세싱 챔버(100) 둘레로 반시계방향으로 이동시킬 것이다. 따라서, 기판(60)은 제 1 프로세스 영역(250a) 내지 8번째 프로세스 영역(250h)(이들 사이의 모든 프로세스 영역들을 포함함)에 노출될 것이다.
[0035] 본 개시내용의 실시예들은, 복수의 프로세스 영역들(250a 내지 250h)을 갖는 프로세싱 챔버(100)를 포함하는 프로세싱 방법들에 관한 것이며, 각각의 프로세스 영역은 가스 커튼(150)에 의해, 인접하는 영역으로부터 분리된다. 예를 들어, 도 5에 도시된 프로세싱 챔버. 프로세싱 챔버 내의 가스 커튼들 및 프로세스 영역들의 수는, 가스 유동들의 배열에 따라 임의의 적합한 수일 수 있다. 도 5에 도시된 실시예는 8개의 가스 커튼들(150) 및 8개의 프로세스 영역들(250a 내지 250h)을 갖는다.
[0036] 복수의 기판들(60)이, 기판 지지부, 예를 들어, 도 1 및 도 2에 도시된 서셉터 어셈블리(140) 상에 포지셔닝된다. 복수의 기판들(60)은 프로세싱을 위해 프로세스 영역들 둘레로 회전된다. 일반적으로, 가스 커튼들(150)은, 챔버 내로 어떠한 반응성 가스도 유동하지 않는 기간들을 포함하여 프로세싱 전체에 걸쳐서 인게이징된다(engaged)(가스가 유동하고 진공이 온(on) 된다).
[0037] 따라서, 본 개시내용의 하나 또는 그 초과의 실시예들은, 도 5에 도시된 것과 같은 배치 프로세싱 챔버를 활용하는 프로세싱 방법들에 관한 것이다. 기판(60)은, 복수의 섹션들 또는 프로세스 영역들(250)을 갖는 프로세싱 챔버 내에 배치되며, 각각의 섹션은, 가스 커튼(150)에 의해, 인접한 섹션으로 분리된다.
[0038] 본 개시내용의 몇몇 실시예들은 유리하게는, 사이클 당 성장에 대한 개선된 제어를 갖는, 금속 실리케이트 핵형성 층들을 형성하기 위한 방법들을 제공한다. 몇몇 실시예들은 유리하게는, 우수한 스텝 커버리지를 갖는 핵형성 층들을 형성하기 위한 방법들을 제공한다. 하나 또는 그 초과의 실시예들은 유리하게는, 3D-NAND 워드라인, 1x/y/z 생성을 위한 DRAM 매립 워드라인, 10/7/5 nm 기술 노드들에 대한 CMOS의 소스/드레인 컨택 및 게이트 금속을 포함하는 (그러나 이에 제한되지 않음) 텅스텐 ALD 프로세스들을 위한 방법들을 제공한다.
[0039] 본 개시내용의 하나 또는 그 초과의 실시예들은, 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법들에 관한 것이다. 이와 관련하여 사용되는 바와 같이, 기판의 "포지셔닝(positioning)"은, 프로세싱될 기판을 프로세싱 챔버에 배치하는 임의의 프로세스 또는 절차일 수 있다. 포지셔닝은 수동으로 이루어지거나 또는 자동화될 수 있다.
[0040] 통상적으로, 실란이 금속 할로겐화물들(halogenides)(MF6, MCl5, MCl6; 여기서, M = W 및/또는 Mo)에 대한 환원제로서 사용된다. 불완전한 반응으로 인해, 부산물들은 일반적으로 H-함유 플루오로실란들(SiHxFy)이고, 이는 매우 반응성이며 그리고 기판 상에 재증착될 수 있어서, 비-등각적인 핵형성 층 형성을 야기한다. 따라서, 본 개시내용의 실시예들은 유리하게는, 환원제들로서 할로겐-함유 실란들을 제공한다. 할로겐-함유 실란들(또는 할로겐화된 실란들)은 실란보다 분자당 더 적은 수소들을 가짐으로써, 불완전한 반응들의 기회들을 줄이며, 그리고 할로겐화된 실란들은 실란들과 비교하여 더 낮은 반응성을 가지며, 그에 따라 성장 제어가 더 실현가능하다. 할로겐-함유 실란은 개선된 스텝 커버리지 및 더 나은 성장 제어를 제공할 수 있다.
[0041] 몇몇 실시예들은 W 및 Mo ALD 프로세스들에 대한 프로세스 통합 방식(process integration scheme)들에 관한 것이다. WSix(또는 MoSix) 핵형성 층이, 금속 전구체 및 할로겐-함유 실란을 공동 반응물로서 사용하여 ALD에 의해 증착된다. W(또는 Mo) 막이, 금속 전구체 및 H2를 공동 반응물로서 사용하여 ALD에 의해 핵형성 층 상에 증착될 수 있다.
[0042] 기판은, 기판의 표면 상에 핵형성 층을 형성하기 위해, 제 1 반응성 가스 및 제 2 반응성 가스에 순차적으로 노출된다. 이와 관련하여 사용되는 바와 같이, "순차적인" 노출은 반응성 가스들이 차례로 기판 표면에 노출됨을 의미한다. 순차적인 노출에서는, 반응성 가스들의 기상(gas phase) 혼합이 거의 없거나 또는 전혀 없다.
[0043] 제 1 반응성 가스는 금속 전구체를 포함한다. 적합한 금속 전구체들은, WCl5, WCl6, WF6, MoCl5, MoCl6 또는 MoF6을 포함하지만, 이에 제한되지 않는다. 몇몇 실시예들에서, 제 1 반응성 가스는, WCl5, WCl6, WF6, MoCl5, MoCl6 및/또는 MoF6 중 하나 또는 그 초과를 포함한다. 몇몇 실시예들에서, 제 1 반응성 가스는, WCl5, WCl6, WF6, MoCl5, MoCl6 및 MoF6으로 이루어진 그룹으로부터 선택되는 종으로 본질적으로 이루어진다. 이와 관련하여 사용되는 바와 같이, "본질적으로 이루어진다(consisting essentially of)"는 것은, 제 1 반응성 가스 내의 반응성 종의 약 95% 이상이 특정 종임을 의미한다. 제 1 반응성 가스는 희석 가스(diluents gas)들 및 캐리어 가스들을 포함할 수 있지만, 여전히 특정 종으로 본질적으로 이루어진다.
[0044] 몇몇 실시예들에서, 금속 전구체는 텅스텐 원자들 또는 텅스텐 종을 포함하며, 핵형성 층은 텅스텐 실리사이드를 포함한다. 몇몇 실시예들에서, 금속 전구체는 몰리브덴 원자들 또는 몰리브덴 종을 포함하며, 핵형성 층은 몰리브덴 실리사이드를 포함한다.
[0045] 몇몇 실시예들의 제 2 반응성 가스는 할로겐화된 실란을 포함한다. 적합한 할로겐화된 실란들은, 실리콘 및 할로겐 원자들을 갖는 임의의 화합물을 포함할 수 있다. 몇몇 실시예들에서, 할로겐화된 실란은 일반식 SiaHbXc를 갖는 화합물을 포함하며, 여기서, X는 할로겐이고, a는 1 내지 5이고, c는 적어도 1이며, 그리고 b와 c의 합은 2a + 2와 같다. 몇몇 실시예들에서, 할로겐화된 실란은, Cl 및 F로 이루어진 그룹으로부터 독립적으로 선택되는 각각의 X를 가지며, a는 약 1 내지 약 2의 범위이고, c는 1 초과이다. 몇몇 실시예들에서, 할로겐화된 실란은 실질적으로 Br 또는 I 원자들을 포함하지 않는다. 이와 관련하여 사용되는 바와 같이, "실질적으로 없다(substantially no)"는 것은, 할로겐 원자들의 총 수에 기초하여 약 5 원자% 이하의 Br 및 I가 존재한다는 것을 의미한다.
[0046] 몇몇 실시예들에서, 제 2 반응성 가스는 일반식 SiaHbXc를 갖는 화합물로 본질적으로 이루어지며, 여기서, X는 할로겐이고, a는 1 내지 5이고, c는 적어도 1이며, 그리고 b와 c의 합은 2a + 2와 같다. 이와 관련하여 사용되는 바와 같이, "본질적으로 이루어진다"는 것은, 제 2 반응성 가스 내의 반응성 종의 약 95% 이상이, 특정된 일반 식을 가짐을 의미한다. 제 2 반응성 가스는 희석 가스들, 캐리어 가스들 또는 비활성 가스들을 포함할 수 있지만, 여전히, 특정된 종으로 본질적으로 이루어진다.
[0047] 하나 또는 그 초과의 실시예들에서, 제 2 반응성 가스는 실란 또는 비활성 가스를 더 포함한다. 적합한 실란들은, SiH4, Si2H6, Si3H8, Si4H10, Si5H12, 및 일반식 SixH2x +2를 갖는 고차(higher order) 실란들을 포함하지만, 이에 제한되지 않는다.
[0048] 몇몇 실시예들에서, 핵형성 층은 약 0.1 내지 약 10 Å/cycle 범위의 성장 레이트를 갖는다. 하나 또는 그 초과의 실시예들에서, 핵형성 층은, 약 0.1 Å/cycle 이상이고 그리고 약 10, 9, 8, 7, 6, 5, 4, 3, 2 또는 1 Å/cycle 이하인 성장 레이트를 갖는다.
[0049] 몇몇 실시예들은, 목표(target) 또는 미리 결정된 두께의 핵형성 층을 성장시키기 위해, 제 1 반응성 가스 및 제 2 반응성 가스에 대한 순차적 노출을 반복하는 단계를 더 포함한다. 핵형성 층의 목표 또는 미리 결정된 두께는, 5 Å 내지 약 100 Å의 범위, 또는 약 6 Å 내지 약 90 Å의 범위, 또는 약 7 Å 내지 약 70 Å의 범위, 또는 약 8 Å 내지 약 50 Å의 범위, 또는 약 9 Å 내지 약 30 Å의 범위일 수 있다.
[0050] 핵형성 층은 임의의 적합한 온도 및 압력에서 형성될 수 있다. 몇몇 실시예들에서, 핵형성 층은, 약 100 ℃ 내지 약 700 ℃의 범위, 또는 약 200 ℃ 내지 약 600 ℃의 범위, 또는 약 350 ℃ 내지 약 550 ℃의 범위, 또는 약 400 ℃ 내지 약 500 ℃ 범위의 온도에서 형성된다. 몇몇 실시예들에서, 핵형성 층은, 약 0.01 Torr 내지 약 100 Torr의 범위, 또는 약 1 Torr 내지 약 75 Torr의 범위, 또는 약 10 Torr 내지 약 50 Torr의 범위, 또는 약 20 Torr 내지 약 40 Torr 범위의 압력에서 형성된다.
[0051] 핵형성 층의 형성 이후, 몇몇 실시예들은 핵형성 층 상에 벌크 금속 증착을 수행하는 단계를 더 포함한다. 몇몇 실시예들의 벌크 금속 증착은, 제 3 반응성 가스 및 제 4 반응성 가스에 대한 순차적인 노출을 포함한다.
[0052] 몇몇 실시예들에서, 제 3 반응성 가스는, WF6 또는 MoF6 중 하나 또는 그 초과를 포함하며, 그리고 제 4 반응성 가스는 H2를 포함한다. 하나 또는 그 초과의 실시예들에서, 제 4 반응성 가스는, 이를테면 수소 플라즈마와 같은 플라즈마를 포함한다.
[0053] 방법의 몇몇 실시예들은, 막을 증착하기 위해, 그 위에 피처를 갖는 기판 표면을 증착 환경에 노출시키는 단계를 포함한다. 이와 관련하여 사용되는 바와 같이, "증착 환경"은, 개별적으로 또는 순차적으로 막을 증착하는, 하나 또는 그 초과의 프로세스 영역들 또는 프로세스 조건들을 포함한다.
[0054] 예시적인 프로세스에서, 기판 표면의 적어도 일부가, 프로세싱 챔버의 제 1 프로세스 영역(250a)에서 제 1 프로세스 조건에 노출된다. 몇몇 실시예들의 제 1 프로세스 조건은 금속 전구체를 포함한다. 몇몇 실시예들의 금속 전구체는, WCl5, WCl6, WF6, MoCl5, MoCl6 또는 MoF6 중 하나 또는 그 초과를 포함한다.
[0055] 기판 표면은, 가스 커튼(150)을 통해, 제 2 프로세스 영역(250b)으로 측방향으로 이동되며, 제 2 프로세스 영역(250b)에서 제 2 프로세스 조건에 노출된다. 제 2 프로세스 조건은 할로겐화된 실란을 포함한다. 몇몇 실시예들에서, 할로겐화된 실란은 일반식 SiaHbXc를 갖는 화합물을 포함하며, 여기서, X는 할로겐이고, a는 1 내지 5이고, c는 적어도 1이며, 그리고 b와 c의 합은 2a + 2와 같다.
[0056] 제 1 프로세스 조건 및 제 2 프로세스 조건에 대한 노출은, 미리 결정된 두께를 갖는 핵형성 층을 형성하기 위해 반복될 수 있다. 예를 들어, 도 5를 참조하면, 제 1 프로세스 영역(250a), 제 3 프로세스 영역(250c), 제 5 프로세스 영역(250e) 및 제 7 프로세스 영역(250g)은 제 1 프로세스 조건을 포함할 수 있고; 제 2 프로세스 영역(250b), 제 4 프로세스 영역(250d), 제 6 프로세스 영역(250f) 및 제 8 프로세스 영역(250h)은 제 2 프로세스 조건을 포함할 수 있다. 이러한 배열에서, 기판의 각각의 회전은 4개의 층들을 형성한다. 당업자는, 프로세스 영역들을 설명하기 위한 "제 1" 및 "제 2"와 같은 서수들의 사용이 프로세싱 챔버 내의 특정 위치, 또는 프로세싱 챔버 내에서의 노출 순서를 암시하는 것은 아님을 이해할 것이다.
[0057] 핵형성 층의 형성 이후, 제 1 프로세스 조건 및 제 2 프로세스 조건에서의 반응성 가스들은 핵형성 층 상에 금속 막의 벌크 증착을 허용하도록 변경될 수 있다. 몇몇 실시예들에서, 벌크 증착은, 금속 전구체를 포함하는 제 3 프로세스 조건을 포함하는, 프로세싱 챔버의 제 3 프로세스 영역으로 기판 표면을 이동시키는 단계를 포함한다. 몇몇 실시예들에서, 제 3 프로세스 조건은, WF6 또는 MoF6 중 하나 또는 그 초과를 포함한다.
[0058] 기판 표면은, 가스 커튼(150)을 통해, 제 4 프로세스 영역(250d)으로 측방향으로 이동되며, 제 4 프로세스 조건에 노출된다. 제 4 프로세스 조건은 수소를 포함한다. 몇몇 실시예들에서, 제 4 프로세스 조건은 수소 플라즈마를 포함한다.
[0059] 제 3 프로세스 조건 및 제 4 프로세스 조건에 대한 노출은, 미리 결정된 두께를 갖는 막을 형성하기 위해 반복될 수 있다. 예를 들어, 도 5를 참조하면, 제 1 프로세스 조건 및 제 2 프로세스 조건을 변경한 후, 제 1 프로세스 영역(250a), 제 3 프로세스 영역(250c), 제 5 프로세스 영역(250e) 및 제 7 프로세스 영역(250g)은 제 3 프로세스 조건을 포함할 수 있고; 제 2 프로세스 영역(250b), 제 4 프로세스 영역(250d), 제 6 프로세스 영역(250f) 및 제 8 프로세스 영역(250h)은 제 4 프로세스 조건을 포함할 수 있다. 이러한 배열에서, 기판의 각각의 회전은 4개의 층들을 형성한다. 당업자는, 프로세스 영역들을 설명하기 위한 "제 1" 및 "제 2"와 같은 서수들의 사용이 프로세싱 챔버 내의 특정 위치, 또는 프로세싱 챔버 내에서의 노출 순서를 암시하는 것은 아님을 이해할 것이다.
[0060] 하나 또는 그 초과의 실시예들에 따르면, 기판은, 층을 형성하기 전에, 그리고/또는 층을 형성한 후에, 프로세싱을 받는다. 이러한 프로세싱은, 동일한 챔버에서, 또는 하나 또는 그 초과의 별개의 프로세싱 챔버들에서 수행될 수 있다. 몇몇 실시예들에서, 기판은, 추가적인 프로세싱을 위해, 제 1 챔버로부터 별개의 제 2 챔버로 이동된다. 기판은, 제 1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은, 제 1 챔버로부터 하나 또는 그 초과의 이송 챔버들로 이동될 수 있고, 그 후에, 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 소통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등이라고 지칭될 수 있다.
[0061] 일반적으로, 클러스터 툴은, 기판 중심-발견 및 배향, 어닐링, 증착, 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 또는 그 초과의 실시예들에 따르면, 클러스터 툴은, 적어도 제 1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 로드 록 챔버들과 프로세싱 챔버들 사이에서 그리고 이들 간에서 기판들을 셔틀링할 수 있는 로봇을 하우징(house)할 수 있다. 이송 챔버는 전형적으로 진공 조건으로 유지되며, 그리고 기판들을, 하나의 챔버로부터 다른 챔버로, 그리고/또는 클러스터 툴의 전방 단부에 포지셔닝된 로드 록 챔버로 셔틀링하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura® 이고, 이들 양자 모두는, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능하다. 하지만, 챔버들의 정확한 배열 및 조합은, 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, 순환 층 증착(CLD), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전-세정, 화학 세정, RTP와 같은 열 처리, 플라즈마 질화(nitridation), 어닐, 배향, 히드록실화(hydroxylation), 및 다른 기판 프로세스들을 포함하지만, 이에 제한되지 않는다. 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에, 산화 없이, 대기 불순물들에 의한 기판의 표면 오염이 방지될 수 있다.
[0062] 하나 또는 그 초과의 실시예들에 따르면, 기판은 지속적으로 진공 또는 "로드 록" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동되는 경우에, 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 비활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 몇몇 실시예들에서, 비활성 가스는 반응물들의 일부 또는 전부를 제거하기 위해 퍼지 가스로서 사용된다. 하나 또는 그 초과의 실시예들에 따르면, 퍼지 가스는, 반응물들이 증착 챔버로부터 이송 챔버로 그리고/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 비활성 가스의 유동은 챔버의 출구에 커튼을 형성한다.
[0063] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있는 바, 여기에서는, 단일 기판이 로딩되고, 프로세싱되고, 그리고 다른 기판이 프로세싱되기 전에 언로딩된다. 기판은 또한, 컨베이어 시스템과 유사하게 연속적인 방식으로 프로세싱될 수 있는 바, 여기에서는, 다수의 기판이 챔버의 제 1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하며, 챔버의 제 2 부분으로부터 언로딩된다. 챔버 및 관련 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 또한, 프로세싱 챔버는 캐러셀일 수 있으며, 이러한 캐러셀에서는, 다수의 기판들이 중심 축을 중심으로 이동되고 그리고 캐러셀 경로를 통해 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출된다.
[0064] 프로세싱 동안에, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것, 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는 (그러나 이에 제한되지 않음) 임의의 적합한 수단에 의해 달성될 수 있다. 몇몇 실시예들에서, 기판 지지부는, 기판 온도를 전도성으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 또는 그 초과의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 비활성 가스들)은, 기판 온도를 국부적으로 변화시키도록 가열 또는 냉각된다. 몇몇 실시예들에서, 가열기/냉각기는, 기판 온도를 대류성으로 변화시키기 위해, 챔버 내에서 기판 표면 근처에 포지셔닝된다.
[0065] 기판은 또한, 프로세싱 동안에, 정지되어 있을 수 있거나 또는 회전될 수 있다. 회전되는 기판은, 연속적으로 또는 불연속적인 단계들로 회전될 수 있다. 예를 들어, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은, 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. (연속적으로 또는 단계들로) 프로세싱 동안에 기판을 회전시키는 것은, 예를 들어, 가스 유동 기하형상들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0066] 원자 층 증착 타입 챔버들에서, 기판은, 공간적으로 또는 시간적으로 분리된 프로세스들 동안 제 1 및 제 2 전구체들에 노출될 수 있다. 시간적(temporal) ALD는, 제 1 전구체가 챔버 내로 유동하여 표면과 반응하는 전형적인 프로세스이다. 제 2 전구체를 유동시키기 전에, 제 1 전구체가 챔버로부터 퍼징된다(purged). 공간적(spatial) ALD에서는, 제 1 및 제 2 전구체들 모두가 동시에 챔버로 유동되지만, 공간적으로 분리되며, 그에 따라, 전구체들의 혼합을 막는 영역이 유동들 사이에 존재한다. 공간적 ALD에서는, 기판이 가스 분배 플레이트에 대해 이동되거나, 또는 그 반대로 된다.
[0067] 방법의 파트들의 하나 또는 그 초과가 하나의 챔버에서 발생하는 실시예들에서, 프로세스는 공간적 ALD 프로세스일 수 있다. 비록 상기 설명된 케미스트리(chemistry)들 중 하나 또는 그 초과는 호환적이지 않을 수도 있지만(즉, 챔버 상의 증착 및/또는 기판 표면상 이외의 반응을 초래함), 공간적 분리는 시약들이 기상(gas phase) 상태의 각각에 노출되지 않도록 보장한다. 예를 들어, 시간적 ALD는 증착 챔버를 퍼징하는 것을 포함한다. 하지만, 실제로, 추가적인 시약을 유동시키기 전에 과잉의 시약을 챔버로부터 퍼징하는 것이 때때로 불가능하다. 따라서, 챔버 내의 임의의 남아있는 시약이 반응할 수 있다. 공간적 분리를 이용하게 되면, 과잉의 시약이 퍼징될 필요가 없으며, 교차 오염이 제한된다. 더욱이, 챔버를 퍼징하는 데에는 많은 시간이 사용될 수 있으며, 그에 따라, 퍼지 단계를 제거함으로써 처리량이 증가될 수 있다.
[0068] 본 명세서 전반에 걸쳐 "일 실시예," "특정 실시예들," "하나 또는 그 초과의 실시예들" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명되는 특정 피처, 구조, 재료, 또는 특징이 본 개시내용의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 개소(place)들에서 "하나 또는 그 초과의 실시예들에서," "특정 실시예들에서," "일 실시예에서" 또는 "실시예에서"와 같은 구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 피처들, 구조들, 재료들, 또는 특징들은 하나 또는 그 초과의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0069] 본원에서의 개시내용이 특정 실시예들과 관련하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시하는 것임을 이해해야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (15)

  1. 프로세싱 방법으로서,
    표면을 갖는 기판을 프로세싱 챔버에 포지셔닝(positioning)하는 단계;
    상기 표면 상에 핵형성(nucleation) 층을 형성하기 위해, 기판 표면을 제 1 반응성 가스 및 제 2 반응성 가스에 순차적으로 노출시키는 단계; 및
    상기 핵형성 층 상에서 벌크(bulk) 금속 증착을 수행하는 단계를 포함하며,
    상기 제 1 반응성 가스는 금속 전구체를 포함하고, 상기 제 2 반응성 가스는 할로겐화된 실란(halogenated silane)을 포함하고,
    상기 벌크 금속 증착은 제 3 반응성 가스 및 제 4 반응성 가스에 대한 순차적인 노출을 포함하며, 상기 제 3 반응성 가스는, WF6 또는 MoF6 중 하나 또는 그 초과를 포함하고, 상기 제 4 반응성 가스는 H2를 포함하는,
    프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 금속 전구체는, WCl5, WCl6, WF6, MoCl5, MoCl6 또는 MoF6 중 하나 또는 그 초과를 포함하는,
    프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 할로겐화된 실란은 일반식 SiaHbXc를 갖는 화합물을 포함하고, X는 할로겐이고, a는 1 내지 5이고, c는 적어도 1이며, b와 c의 합은 2a + 2와 같은,
    프로세싱 방법.
  4. 제 3 항에 있어서,
    상기 할로겐화된 실란은, Cl 및 F로 이루어진 그룹으로부터 독립적으로 선택되는 각각의 X를 가지며, a는 약 1 내지 약 2의 범위이고, c는 1 초과인,
    프로세싱 방법.
  5. 제 1 항에 있어서,
    상기 금속 전구체는 텅스텐을 포함하고, 상기 핵형성 층은 텅스텐 실리사이드(tungsten silicide)를 포함하는,
    프로세싱 방법.
  6. 제 1 항에 있어서,
    상기 금속 전구체는 몰리브덴을 포함하고, 상기 핵형성 층은 몰리브덴 실리사이드(molybdenum silicide)를 포함하는,
    프로세싱 방법.
  7. 제 1 항에 있어서,
    상기 제 2 반응성 가스는 실란 또는 불활성 가스를 더 포함하는,
    프로세싱 방법.
  8. 제 1 항에 있어서,
    상기 핵형성 층은, 약 0.1 내지 약 10 Å/cycle 범위의 성장 레이트를 갖는,
    프로세싱 방법.
  9. 제 1 항에 있어서,
    상기 할로겐화된 실란은 Br 또는 I 원자들을 실질적으로 포함하지 않는,
    프로세싱 방법.
  10. 제 1 항에 있어서,
    목표 두께의 핵형성 층을 성장시키기 위해, 상기 제 1 반응성 가스 및 상기 제 2 반응성 가스에 대한 순차적인 노출을 반복하는 단계를 더 포함하는,
    프로세싱 방법.
  11. 삭제
  12. 삭제
  13. 제 1 항에 있어서,
    상기 제 4 반응성 가스는 플라즈마인,
    프로세싱 방법.
  14. 제 1 항에 있어서,
    상기 핵형성 층은 약 350 ℃ 내지 약 550 ℃ 범위의 온도에서 형성되는,
    프로세싱 방법.
  15. 프로세싱 방법으로서,
    표면을 갖는 기판을, 복수의 프로세스 영역들을 포함하는 프로세싱 챔버 내에 배치하는 단계 ― 각각의 프로세스 영역은, 가스 커튼에 의해, 인접한 프로세스 영역들로부터 분리됨 ― ;
    기판 표면의 적어도 일부를, 상기 프로세싱 챔버의 제 1 프로세스 영역에서 제 1 프로세스 조건에 노출시키는 단계 ― 상기 제 1 프로세스 조건은, WCl5, WCl6, WF6, MoCl5, MoCl6 또는 MoF6 중 하나 또는 그 초과를 포함하는 금속 전구체를 포함함 ― ;
    상기 기판 표면을, 가스 커튼을 통해, 상기 프로세싱 챔버의 제 2 프로세스 영역으로 측방향으로(laterally) 이동시키는 단계;
    상기 기판 표면을 상기 프로세싱 챔버의 상기 제 2 프로세스 영역에서 제 2 프로세스 조건에 노출시키는 단계 ― 상기 제 2 프로세스 조건은 일반식 SiaHbXc를 갖는 화합물을 포함하는 할로겐화된 실란을 포함하며, X는 할로겐이고, a는 1 내지 5이고, c는 적어도 1이며, b와 c의 합은 2a + 2와 같음 ― ;
    약 0.1 Å/cycle 내지 약 10 Å/cycle 범위의 성장 레이트로 약 5 Å 내지 약 100 Å 범위의 미리 결정된 두께를 갖는, 몰리브덴 실리사이드 또는 텅스텐 실리사이드 중 하나 또는 그 초과를 포함하는 핵형성 층을 형성하기 위해, 상기 제 1 프로세스 조건 및 상기 제 2 프로세스 조건에 대한 노출을 반복하는 단계;
    상기 기판 표면을 상기 프로세싱 챔버의 제 3 프로세스 영역으로 이동시키는 단계 ― 상기 제 3 프로세스 영역은, WF6 또는 MoF6 중 하나 또는 그 초과를 포함하는 제 3 프로세스 조건을 포함함 ― ;
    상기 기판을 상기 프로세싱 챔버의 제 4 프로세스 영역으로 이동시키는 단계 ― 상기 제 4 프로세스 영역은 H2를 포함하는 제 4 프로세스 조건을 포함함 ― ; 및
    상기 핵형성 층 상에 금속 막을 형성하기 위해, 상기 제 3 프로세스 조건 및 상기 제 4 프로세스 조건에 대한 순차적인 노출을 반복하는 단계를 포함하는,
    프로세싱 방법.
KR1020170069224A 2016-06-06 2017-06-02 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법 KR102441431B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020220110757A KR102626870B1 (ko) 2016-06-06 2022-09-01 기판 표면 상에 핵형성 층을 형성하는 단계를 포함하는 프로세싱 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662346186P 2016-06-06 2016-06-06
US62/346,186 2016-06-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220110757A Division KR102626870B1 (ko) 2016-06-06 2022-09-01 기판 표면 상에 핵형성 층을 형성하는 단계를 포함하는 프로세싱 방법

Publications (2)

Publication Number Publication Date
KR20170138057A KR20170138057A (ko) 2017-12-14
KR102441431B1 true KR102441431B1 (ko) 2022-09-06

Family

ID=60483044

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170069224A KR102441431B1 (ko) 2016-06-06 2017-06-02 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법
KR1020220110757A KR102626870B1 (ko) 2016-06-06 2022-09-01 기판 표면 상에 핵형성 층을 형성하는 단계를 포함하는 프로세싱 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020220110757A KR102626870B1 (ko) 2016-06-06 2022-09-01 기판 표면 상에 핵형성 층을 형성하는 단계를 포함하는 프로세싱 방법

Country Status (3)

Country Link
US (2) US11174551B2 (ko)
KR (2) KR102441431B1 (ko)
TW (2) TWI794175B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10550469B2 (en) * 2015-09-04 2020-02-04 Lam Research Corporation Plasma excitation for spatial atomic layer deposition (ALD) reactors
KR102441431B1 (ko) * 2016-06-06 2022-09-06 어플라이드 머티어리얼스, 인코포레이티드 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법
US10710896B2 (en) 2018-04-30 2020-07-14 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Tungsten pentachloride conditioning and crystalline phase manipulation
US10899630B2 (en) 2018-04-30 2021-01-26 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procédés Georges Claude Tungsten pentachloride conditioning and crystalline phase manipulation
WO2021096914A1 (en) * 2019-11-12 2021-05-20 Applied Materials, Inc. Reduced hydrogen deposition processes
US20220359532A1 (en) * 2021-05-05 2022-11-10 Applied Materials, Inc. Enhancing gapfill performance of dram word line
US20230109501A1 (en) * 2021-09-28 2023-04-06 Applied Materials, Inc. Tungsten gapfill using molybdenum co-flow
US20240079241A1 (en) * 2022-09-02 2024-03-07 Applied Materials, Inc. Selective mosi deposition

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003193233A (ja) * 2001-08-14 2003-07-09 Tokyo Electron Ltd タングステン膜の形成方法
JP2009024252A (ja) * 2007-05-15 2009-02-05 Applied Materials Inc タングステン材料の原子層堆積法
US20150194298A1 (en) * 2014-01-05 2015-07-09 Applied Materials, Inc. Film Deposition Using Spatial Atomic Layer Deposition Or Pulsed Chemical Vapor Deposition

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2723396B2 (ja) 1991-09-19 1998-03-09 シャープ株式会社 不揮発性メモリ装置の製造方法
US5231056A (en) 1992-01-15 1993-07-27 Micron Technology, Inc. Tungsten silicide (WSix) deposition process for semiconductor manufacture
US6090706A (en) * 1993-06-28 2000-07-18 Applied Materials, Inc. Preconditioning process for treating deposition chamber prior to deposition of tungsten silicide coating on active substrates therein
US6287967B1 (en) * 1999-11-30 2001-09-11 United Microelectronics Corp. Self-aligned silicide process
US7732327B2 (en) * 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US20030190424A1 (en) * 2000-10-20 2003-10-09 Ofer Sneh Process for tungsten silicide atomic layer deposition
EP1340838A1 (en) * 2000-11-14 2003-09-03 Sekisui Chemical Co., Ltd. Method and device for atmospheric plasma processing
US6635965B1 (en) * 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US9076843B2 (en) * 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
JP2005514312A (ja) * 2002-01-18 2005-05-19 ワツカー−ケミー ゲゼルシヤフト ミツト ベシユレンクテル ハフツング アモルファスシリコンおよび/またはこれから得られるオルガノハロゲンシランの製造方法
US7029244B2 (en) 2002-04-04 2006-04-18 Vortech Engineering, Inc. High-speed, belt-driven industrial blower
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
KR20060010759A (ko) * 2003-04-23 2006-02-02 제누스 인코퍼레이티드 Ald에서 사용되지 않은 전구체를 수집하기 위한 시스템및 방법
US7378129B2 (en) * 2003-08-18 2008-05-27 Micron Technology, Inc. Atomic layer deposition methods of forming conductive metal nitride comprising layers
KR100871006B1 (ko) * 2004-07-30 2008-11-27 어플라이드 머티어리얼스, 인코포레이티드 얇은 텅스텐 실리사이드층 증착 및 게이트 금속 집적화
US7332618B2 (en) * 2004-09-28 2008-02-19 Praxair Technology, Inc. Organometallic precursor compounds
KR100775965B1 (ko) * 2006-08-17 2007-11-15 삼성전자주식회사 모스 트랜지스터 및 그 제조 방법
US8278216B1 (en) * 2006-08-18 2012-10-02 Novellus Systems, Inc. Selective capping of copper
US8236691B2 (en) * 2008-12-31 2012-08-07 Micron Technology, Inc. Method of high aspect ratio plug fill
US8012859B1 (en) 2010-03-31 2011-09-06 Tokyo Electron Limited Atomic layer deposition of silicon and silicon-containing films
US8993072B2 (en) * 2011-09-27 2015-03-31 Air Products And Chemicals, Inc. Halogenated organoaminosilane precursors and methods for depositing films comprising same
US8785310B2 (en) * 2012-01-27 2014-07-22 Tokyo Electron Limited Method of forming conformal metal silicide films
US9029264B2 (en) * 2012-03-14 2015-05-12 Applied Materials, Inc. Methods for depositing a tin-containing layer on a substrate
US8912101B2 (en) * 2012-03-15 2014-12-16 Asm Ip Holding B.V. Method for forming Si-containing film using two precursors by ALD
KR20140028992A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법
US9564309B2 (en) * 2013-03-14 2017-02-07 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
CN105453230B (zh) * 2013-08-16 2019-06-14 应用材料公司 用六氟化钨(wf6)回蚀进行钨沉积
US10023958B2 (en) * 2013-11-22 2018-07-17 Applied Materials, Inc. Atomic layer deposition of films comprising silicon, carbon and nitrogen using halogenated silicon precursors
US10199230B2 (en) * 2015-05-01 2019-02-05 Applied Materials, Inc. Methods for selective deposition of metal silicides via atomic layer deposition cycles
US9607842B1 (en) * 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides
KR102441431B1 (ko) * 2016-06-06 2022-09-06 어플라이드 머티어리얼스, 인코포레이티드 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법
WO2017219077A1 (en) * 2016-06-20 2017-12-28 D-Block Coating Pty Ltd Coating process and coated materials

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003193233A (ja) * 2001-08-14 2003-07-09 Tokyo Electron Ltd タングステン膜の形成方法
JP2009024252A (ja) * 2007-05-15 2009-02-05 Applied Materials Inc タングステン材料の原子層堆積法
US20150194298A1 (en) * 2014-01-05 2015-07-09 Applied Materials, Inc. Film Deposition Using Spatial Atomic Layer Deposition Or Pulsed Chemical Vapor Deposition

Also Published As

Publication number Publication date
US20220074050A1 (en) 2022-03-10
TWI808049B (zh) 2023-07-01
TW201819670A (zh) 2018-06-01
KR20170138057A (ko) 2017-12-14
KR20220125204A (ko) 2022-09-14
US11702742B2 (en) 2023-07-18
US20170350013A1 (en) 2017-12-07
KR102626870B1 (ko) 2024-01-17
TW202321490A (zh) 2023-06-01
TWI794175B (zh) 2023-03-01
US11174551B2 (en) 2021-11-16

Similar Documents

Publication Publication Date Title
KR102626870B1 (ko) 기판 표면 상에 핵형성 층을 형성하는 단계를 포함하는 프로세싱 방법
US11028477B2 (en) Bottom-up gap-fill by surface poisoning treatment
US20180312966A1 (en) Methods For Spatial Metal Atomic Layer Deposition
US20170053792A1 (en) High Temperature Thermal ALD Silicon Nitride Films
US10147599B2 (en) Methods for depositing low K and low wet etch rate dielectric thin films
KR102539130B1 (ko) 컨포멀한 갭-충전 비정질 실리콘 박막들의 증착
KR102361468B1 (ko) 핵형성을 사용하지 않는 갭 충전 ald 프로세스
WO2020061417A1 (en) Gap-fill with aluminum-containing films
TWI732846B (zh) 透過控制前驅物混合來強化金屬的空間ald
WO2016172192A1 (en) Deposition of si-h free silicon nitride
US11515144B2 (en) In-situ film annealing with spatial atomic layer deposition
KR20200024352A (ko) 금속 산화물 후처리를 위한 방법들

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant