JP2723396B2 - 不揮発性メモリ装置の製造方法 - Google Patents

不揮発性メモリ装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリ装置
の製造方法に関する。さらに詳しくは、フローティング
ゲートの製造方法に関する。
【０００２】
【従来の技術】従来、シリコン基板上に、トンネル酸化
膜を介してポリシリコン層又はポリシリコン層とタング
ステンシリサイド層とが順に積層されてなるフローティ
ング電極が配設された不揮発性メモリ装置が知られてい
る。また、ポリシリコン層とタングステンシリサイド層
とが順に積層されてなるフローティング電極の作製方法
としては、ポリシリコン層上に減圧下300 〜400 ℃でＷ
Ｆ6 ガスをＳｉＨ4 ガスで還元するＣＶＤ法によってタ
ングステンシリサイド層を積層する方法が知られてい
る。
【０００３】
【発明が解決しようとする課題】上記従来のポリシリコ
ン層とタングステンシリサイド層からなるフローティン
グ電極の作製方法の場合、ポリシリコン層のみのフロー
ティング電極に比べ比抵抗が１／10程度になるため、応
答速度を要求されるデバイスに対して有利に使用されて
きた。しかし、メモリ内容の書き換え操作によるトンネ
ル酸化膜の破壊が起こりやすくなるという問題がある。
【０００４】この発明は、上記問題を解決するためにな
されたものであって、メモリ内容の書き換え操作による
トンネル膜の破壊寿命をポリシリコン層のみ場合と同程
度に維持しながら、比抵抗が小さく応答速度の速い不揮
発性メモリ装置の製造方法を提供しようとするものであ
る。
【０００５】
【課題を解決するための手段】この発明によれば、シリ
コン基板上に、トンネル酸化膜を介してポリシリコン層
とタングステンシリサイド層とが順に積層されてなるフ
ローティング電極が配設された不揮発性メモリ装置の製
造において、タングステンシリサイド層がＷＦ 6 ガスを
ＳｉＨ2 Ｃｌ2 ガスで還元するＣＶＤ法によって作製す
ることを特徴とする不揮発性メモリ装置の製造方法が提
供される。
【０００６】この発明においては、シリコン基板上に、
トンネル酸化膜を介してポリシリコン層とタングステン
シリサイド層とが順に積層されてなるフローティング電
極が配設される。上部トンネル酸化膜は、メモリ内容の
書き込み又は書き換えのためにソース・ドレインに高電
圧が印加されたときソース・ドレインとフローティング
電極間でトンネル効果によって電荷を移動させ、高電圧
が印加されないときフローティング電極を絶縁するため
のものであって、通常60〜120 Åのシリコン酸化膜が用
いられる。
【０００７】上記フローティング電極は、メモリ内容に
よってトンネル酸化膜を介して電荷を受容又は放出して
メモリ内容を書き込み、またメモリ内容を速い応答速度
で呼出すためのものであって、比抵抗の小さいものがよ
く、トンネル酸化膜上にポリシリコン層とタングステン
シリサイド層とを順に積層して形成される。ポリシリコ
ン層は、トンネル絶縁膜形成面上にｎ+ 又はＰ+ ポリシ
リコン層を形成して用いることができる。この膜厚は、
通常0.1 〜0.3 μｍである。
【０００８】タングステンシリサイド層は、フローティ
ング電極の比抵抗を下げるためのものであって、ポリシ
リコン層上に積層してポリシリコン層と共にフローティ
ング電極を構成する。タングステンシリサイド層の作製
は、ＣＶＤ装置内に、表面にトンネル絶縁膜を介してポ
リシリコン層が形成されたシリコン基板を配置し、所定
温度に加熱し、所定量のＷＦ6 ガスとＳｉＨ2 Ｃｌ2 ガ
スを供給しＷＦ6 ガスをＳｉＨ2 Ｃｌ 2 ガスで還元する
ことによってポリシリコン層上に所定膜厚のタングステ
ンシリサイド層を堆積して行うことができる。
【０００９】所定温度は、通常450 〜650 ℃好ましくは
500 〜600 ℃である。ＷＦ6 ガスの所定量は、通常0.00
1 〜0.003 Torrの分圧に相当する量がよい。ＳｉＨ2 Ｃ
ｌ2 ガスの所定量は、通常0.07〜0.1 Torrの分圧に相当
する量がよい。得られるタングステンシリサイド層は、
フッソ含有量が、通常約１×1019atoms/cm3 である。ま
た、この膜厚は、通常0.1 〜0.3 μｍである。
【００１０】この発明においては、この後タングステン
シリサイド層とポリシリコン層の積層領域を所定パター
ンにエッチングし、この上を絶縁膜で被覆してフローテ
ィング電極を形成し、この後公知のEEPROMの作製と同様
にしてソース・ドレイン及びメタル電極を形成し不揮発
性メモリ装置を作製する。
【００１１】
【作用】ＳｉＨ2 Ｃｌ2 が、ＷＦ6 を還元して不純物と
してのＦ含有量の少ないタングステンシリサイド層を形
成し、Ｆ含有量の少ないタングステンシリサイド層がメ
モリ内容の書き換え操作によるトンネル酸化膜の破壊を
防ぐ。
【００１２】
【実施例】この発明の実施例を図面を用いて説明する。
図１に示すようにシリコン基板１上に、フィールド酸化
膜２を形成して素子領域を分離し、メモリセル内のトン
ネル酸化膜形成領域下方のシリコン基板内にイオン注入
層を形成した後、該素子領域に約200 Åの厚さのゲート
酸化膜酸を形成する。
【００１３】この後、フォトリソグラフィ法によってト
ンネル酸化膜形成領域に窓あけをする。次に、図２に示
すように窓あけした部分に約80Åの厚さのトンネル絶縁
膜４を形成し、この上に約0.15μｍ（ゲート酸化膜３上
方の厚さ）のリンをドープしたポリシリコン層を堆積さ
せる。
【００１４】次に図３に示すようにポリシリコン層５上
に、ＳｉＨ2 Ｃｌ2 ガスとＷＦ6 ガスを用いたＬＰＣＶ
Ｄ法によって500 〜600 ℃で約0.2 μｍのタングステン
シリサイド層６を形成する。次に、図４に示すようにフ
ォトリソグラフィ法によってタングステンシリサイド層
６とポリシリコン層５を所定パターンにエッチングし、
この上に酸化シリコン膜７を形成してフローティング電
極８を形成する。この後従来のEEPROMの作製と同様にし
てソース９、ドレイン10及びメタル電極を形成し不揮発
性メモリ装置を作製する。 比較例１ 実施例１において、リンをドープしたポリシリコン膜の
膜厚を0.15μｍとし、この上にタングステンシリサイド
膜を形成せずポリシリコン膜のみでフローティング電極
を形成し、この他は実施例１と同様にして不揮発性メモ
リ装置を作製する。 比較例２ 実施例１において、ＳｉＨ2 Ｃｌ2 ガスを用いる代わり
にＳｉＨ4 ガスを用い300 〜400 ℃のＬＰＣＶＤ法によ
ってタングステンシリサイド層を形成する他は実施例１
と同様にして不揮発性メモリ装置を作製する。
【００１５】実施例１、比較例１及び比較例２におい
て、フローティング電極のＦの含有量と比抵抗を測定す
ると共に得られた不揮発性メモリ装置を定電流ＴＤＤＢ
測定にかけトンネル酸化膜の平均破壊時間を測定したと
ころ、
【００１６】
【表１】 表１に示すように、この発明の実施例で得られた不揮発
性メモリ装置は、トンネル酸化膜の平均破壊時間が大き
く低下することなくフローティング電極の比抵抗の小さ
いことが確認された。
【００１７】
【発明の効果】この発明によれば、メモリ内容の書き換
え操作によるトンネル酸化膜の破壊寿命を低下させるこ
となく、フローティング電極の比抵抗が小さく応答速度
の速い不揮発性メモリ装置の製造方法を提供することが
できる。
【図面の簡単な説明】
【図１】この発明の実施例で作製した不揮発性メモリ装
置の製造工程の説明図である。
【図２】この発明の実施例で作製した不揮発性メモリ装
置の製造工程の説明図である。
【図３】この発明の実施例で作製した不揮発性メモリ装
置の製造工程の説明図である。
【図４】この発明の実施例で作製した不揮発性メモリ装
置の製造工程の説明図である。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ トンネル絶縁膜 ５ ポリシリコン層 ６ タングステンシリサイド層 ７ 酸化シリコン膜 ８ フローティング電極 ９ ソース １０ ドレイン

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に、トンネル酸化膜を介
    してポリシリコン層とタングステンシリサイド層とが順
    に積層されてなるフローティング電極が配設された不揮
    発性メモリ装置の製造において、タングステンシリサイ
    ド層がＷＦ6ガスをＳｉＨ2 Ｃｌ2 ガスで還元するＣＶ
    Ｄ法によって作製することを特徴とする不揮発性メモリ
    装置の製造方法。
  2. 【請求項２】 ＣＶＤ法が、500 〜600 ℃の温度で行わ
    れる請求項１の方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0161735B1 (ko) * 1995-06-30 1999-02-01 김주용 반도체 소자의 제조방법
DE69637095D1 (de) * 1996-12-24 2007-07-05 St Microelectronics Srl Selbstjustiertes Ätzverfahren zur verwirklichung der Wortleitungen integrierter Halbleiterspeicherbauelemente
US6136653A (en) 1998-05-11 2000-10-24 Mosel Vitelic, Inc. Method and device for producing undercut gate for flash memory
US6355522B1 (en) * 1998-12-04 2002-03-12 Advanced Micro Devices, Inc. Effect of doped amorphous Si thickness on better poly 1 contact resistance performance for nand type flash memory devices
US6380029B1 (en) 1998-12-04 2002-04-30 Advanced Micro Devices, Inc. Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices
US6686298B1 (en) * 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6833329B1 (en) 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6660657B1 (en) 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US7112543B2 (en) * 2001-01-04 2006-09-26 Micron Technology, Inc. Methods of forming assemblies comprising silicon-doped aluminum oxide
US20030011018A1 (en) * 2001-07-13 2003-01-16 Hurley Kelly T. Flash floating gate using epitaxial overgrowth
US6878585B2 (en) 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
US6723599B2 (en) 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
JP4928890B2 (ja) * 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
EP1840947A3 (en) * 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR102441431B1 (ko) 2016-06-06 2022-09-06 어플라이드 머티어리얼스, 인코포레이티드 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4816425A (en) * 1981-11-19 1989-03-28 Texas Instruments Incorporated Polycide process for integrated circuits
US4692343A (en) * 1985-08-05 1987-09-08 Spectrum Cvd, Inc. Plasma enhanced CVD
US5156990A (en) * 1986-07-23 1992-10-20 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
US4737474A (en) * 1986-11-17 1988-04-12 Spectrum Cvd, Inc. Silicide to silicon bonding process
KR920002350B1 (ko) * 1987-05-21 1992-03-21 마쯔시다덴기산교 가부시기가이샤 반도체장치의 제조방법
US5120571A (en) * 1988-11-10 1992-06-09 Texas Instruments Incorporated Floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates
JPH03220729A (ja) * 1990-01-25 1991-09-27 Nec Corp 電界効果型トランジスタの製造方法
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US4966869A (en) * 1990-05-04 1990-10-30 Spectrum Cvd, Inc. Tungsten disilicide CVD
JP2522853B2 (ja) * 1990-06-29 1996-08-07 シャープ株式会社 半導体記憶装置の製造方法
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5190887A (en) * 1991-12-30 1993-03-02 Intel Corporation Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance

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