JP2632839B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/01—Manufacture or treatment
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- H10D1/043—Manufacture or treatment of capacitors having no potential barriers using patterning processes to form electrode extensions, e.g. etching
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
- H10D1/684—Capacitors having no potential barriers having dielectrics comprising perovskite structures the dielectrics comprising multiple layers, e.g. comprising buffer layers, seed layers or gradient layers
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- H10D1/692—Electrodes
- H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P95/90—Thermal treatments, e.g. annealing or sintering
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- Manufacturing & Machinery (AREA)
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- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路及びその製造方法に関する。
超大規模集積回路（以下VSLI）不揮発性記憶装置及び
その他の高電圧集積回路は、通常、２つの多結晶シリコ
ン厚を使用すると共にこれら２つの多結晶層の間に適当
な誘電体薄膜層を備え、これによつて高電界を維持する
と共に漏れ電流を極低にするという要求に応えている。
従来、多結晶シリコンは、約620℃において低圧化学気
相成長（以下LPCVD）によつて被着される。誘電体薄膜
層は、多結晶（１）層上に熱的に成長させられるか、又
は酸化物／窒化物／窒化物の複合薄膜層であることもあ
る。
その他の高電圧集積回路は、通常、２つの多結晶シリコ
ン厚を使用すると共にこれら２つの多結晶層の間に適当
な誘電体薄膜層を備え、これによつて高電界を維持する
と共に漏れ電流を極低にするという要求に応えている。
従来、多結晶シリコンは、約620℃において低圧化学気
相成長（以下LPCVD）によつて被着される。誘電体薄膜
層は、多結晶（１）層上に熱的に成長させられるか、又
は酸化物／窒化物／窒化物の複合薄膜層であることもあ
る。
集積回路構造の多くの種類においては、特に不揮発性
消去可能記憶装置（以下EPROM）及び電子的消去可能記
憶装置（以下EEPROM）においては、多結晶対多結晶コン
デンサの多結晶シリコンと誘電体の界面の平滑性は厳密
である。すなわち、酸化物が多結晶シリコン上に成長さ
せられる場合は、正規には、多結晶シリコンと誘電体の
界面は有意な程度の粗さを有することが判つている。周
知のように、この粗さは電界助長を招き、したがつて、
絶縁破壊を防止するには、誘電体の厚さは、この界面が
完全に平滑かつ平坦であつたとしたならば必要であるで
あろうよりは遥かに厚くされなければならない。先行技
術は、平滑な多結晶と誘電体界面を実現する問題に対す
る解決を見付け出すよう試みてきたが、注目すべき成功
は収めていない。この技術分野において本出願人に既知
の最も重要な文献は、以下に掲げるとおりであり、これ
らの全ては、本願に参考文献として収録されている。
消去可能記憶装置（以下EPROM）及び電子的消去可能記
憶装置（以下EEPROM）においては、多結晶対多結晶コン
デンサの多結晶シリコンと誘電体の界面の平滑性は厳密
である。すなわち、酸化物が多結晶シリコン上に成長さ
せられる場合は、正規には、多結晶シリコンと誘電体の
界面は有意な程度の粗さを有することが判つている。周
知のように、この粗さは電界助長を招き、したがつて、
絶縁破壊を防止するには、誘電体の厚さは、この界面が
完全に平滑かつ平坦であつたとしたならば必要であるで
あろうよりは遥かに厚くされなければならない。先行技
術は、平滑な多結晶と誘電体界面を実現する問題に対す
る解決を見付け出すよう試みてきたが、注目すべき成功
は収めていない。この技術分野において本出願人に既知
の最も重要な文献は、以下に掲げるとおりであり、これ
らの全ては、本願に参考文献として収録されている。
エル・フアラオン、多重レベル多結晶シリコン構造の
改善された製造処理、RCA研究所（L.Faraone,An Improv
ed Fabrication process for Multi−Level Polysilico
n Structure）（日付は示されていない−明らかに回布
されたがしかし公表されなかつた）。
改善された製造処理、RCA研究所（L.Faraone,An Improv
ed Fabrication process for Multi−Level Polysilico
n Structure）（日付は示されていない−明らかに回布
されたがしかし公表されなかつた）。
ハルベーク他:LPCVD多結晶シリコン：現場リンドープ
及び無ドープ薄膜成長と物性、44RCAレビユー287（1983
年７月）（Harbeke et al.,LPCVD Polycrystalline sil
icon:Growth and Physical Properties of In−Situ Ph
osphorus Doped and Undoped Films,44 RCA REVIEW 287
（June 1983）。
及び無ドープ薄膜成長と物性、44RCAレビユー287（1983
年７月）（Harbeke et al.,LPCVD Polycrystalline sil
icon:Growth and Physical Properties of In−Situ Ph
osphorus Doped and Undoped Films,44 RCA REVIEW 287
（June 1983）。
チヤオ他、不揮発性記憶装置用薄膜多結晶酸化物の開
発、セミコンダクタ・インタナシヨナル、1985年４月、
156〜159ページ（Chiao et al.,Developments in Thin
Polyoxides for Non−Volatile Memories.SEMICONDUCTO
R INTERNATIONA,April 1985、Pages 156〜159） フアラオン他、熱的酸化n+多結晶シリコンの特性解
析、32 米国電気電子学会技術報告、電子デバイス（19
85年３月）（Faraone et al.,Characterization of The
rmally Oxidized n+ Polycrystalline Silicon,32 IEEE
Transaction on Electron Devices（March 1985）。
発、セミコンダクタ・インタナシヨナル、1985年４月、
156〜159ページ（Chiao et al.,Developments in Thin
Polyoxides for Non−Volatile Memories.SEMICONDUCTO
R INTERNATIONA,April 1985、Pages 156〜159） フアラオン他、熱的酸化n+多結晶シリコンの特性解
析、32 米国電気電子学会技術報告、電子デバイス（19
85年３月）（Faraone et al.,Characterization of The
rmally Oxidized n+ Polycrystalline Silicon,32 IEEE
Transaction on Electron Devices（March 1985）。
先行技術の最も有益な教示は、米国電気電子学会（以
下IEEE）技術報告：電子デバイスに掲載のフアラオンの
論文であると思われる。この論文は、界面平滑性を向上
するためには、下側多結晶シリコン層は多結晶シリコン
層としてであるよりはむしろ無定形質層として被着（デ
ポジツト）されるべきであるという重要な提唱を含んで
いる。すなわち、技術上周知のように、多結晶シリコン
が被着される温度をたとえば625℃からたとえば562℃に
下げることによつて、その際被着された薄膜はもはや多
結晶でなくなり、事実上無定形質になる。無定形質薄膜
は、初期的に多結晶薄膜よりも有意に平坦な面を有する
が、これは、単に、多結晶薄膜内では粒界と粒子様々な
向きがある程度初期的な面の粗さを生じる傾向があるた
めである。
下IEEE）技術報告：電子デバイスに掲載のフアラオンの
論文であると思われる。この論文は、界面平滑性を向上
するためには、下側多結晶シリコン層は多結晶シリコン
層としてであるよりはむしろ無定形質層として被着（デ
ポジツト）されるべきであるという重要な提唱を含んで
いる。すなわち、技術上周知のように、多結晶シリコン
が被着される温度をたとえば625℃からたとえば562℃に
下げることによつて、その際被着された薄膜はもはや多
結晶でなくなり、事実上無定形質になる。無定形質薄膜
は、初期的に多結晶薄膜よりも有意に平坦な面を有する
が、これは、単に、多結晶薄膜内では粒界と粒子様々な
向きがある程度初期的な面の粗さを生じる傾向があるた
めである。
しかしながら、本発明の重大の教示は、いかなる既知
の文献にも含まれていないものであつて、それは、無定
形質の最初の層が被着された後に、これが酸化をされる
ことなく、その代わりに被着誘電体が使用されるという
ことである。この理由は、酸化処理が表面形状を劣化さ
せることにありこのまた理由は単に熱的なものではな
く、酸化処理は粒界に沿う酸化により助長された拡散を
含み、かつこの粒界拡散自体が粗さを生じるということ
にある。したがつて、良品質誘電体の化学気相成長は、
充分に低温の酸化段階において使用される温度よりほん
の僅かに低い温度で普通進められるが、しかしその結
果、界面平滑性は極めて改善される、そしてこれは、酸
素の粒界に沿う移動が実質的に回避されるからである。
したがつて、本発明は、あらゆる先行技術による方法に
おいて可能であつたよりも遥かに平滑な界面を提供す
る。
の文献にも含まれていないものであつて、それは、無定
形質の最初の層が被着された後に、これが酸化をされる
ことなく、その代わりに被着誘電体が使用されるという
ことである。この理由は、酸化処理が表面形状を劣化さ
せることにありこのまた理由は単に熱的なものではな
く、酸化処理は粒界に沿う酸化により助長された拡散を
含み、かつこの粒界拡散自体が粗さを生じるということ
にある。したがつて、良品質誘電体の化学気相成長は、
充分に低温の酸化段階において使用される温度よりほん
の僅かに低い温度で普通進められるが、しかしその結
果、界面平滑性は極めて改善される、そしてこれは、酸
素の粒界に沿う移動が実質的に回避されるからである。
したがつて、本発明は、あらゆる先行技術による方法に
おいて可能であつたよりも遥かに平滑な界面を提供す
る。
さらに、注意しなければならない点は、先行技術にお
ける平滑界面についての提唱は、本発明が行い得るほど
には充分に製造に適した処理を提供することはない、と
いうことである。すなわち、先行技術による処理は、低
温酸化段階で使用される温度全般にわたつてきわめて微
妙な制御を要求する傾向があり、したがつてこのような
厳密な制御が製造能力を阻害する。それゆえ、本発明の
他の利点は、向上された製造性にある。
ける平滑界面についての提唱は、本発明が行い得るほど
には充分に製造に適した処理を提供することはない、と
いうことである。すなわち、先行技術による処理は、低
温酸化段階で使用される温度全般にわたつてきわめて微
妙な制御を要求する傾向があり、したがつてこのような
厳密な制御が製造能力を阻害する。それゆえ、本発明の
他の利点は、向上された製造性にある。
その上、本発明のさらに教示は、シリコン層は拡散に
よりドープされる（たとえば、POCl3を使用して）ので
はなく、打込みによつてドープされるということであ
る。打込み処理は、被着シリコン層をさらに無定形質化
し、したがつて、比較的高温誘電体デポジシヨン段階の
後この層内に微小粒寸法を維持するようにさらに貢献す
る。
よりドープされる（たとえば、POCl3を使用して）ので
はなく、打込みによつてドープされるということであ
る。打込み処理は、被着シリコン層をさらに無定形質化
し、したがつて、比較的高温誘電体デポジシヨン段階の
後この層内に微小粒寸法を維持するようにさらに貢献す
る。
注意すべき点は、先行技術の酸化処理又は本発明の被
着誘電体処理のいずれを使用しても、ある程度の粒子成
長が高温段階中に起こるであろうということである。本
発明の驚異すべき結果は、この粒子成長が起こる結果、
無定形質のこのとき被着された層を多結晶層に変換する
としても、極めて平滑な面を維持するということであ
る。
着誘電体処理のいずれを使用しても、ある程度の粒子成
長が高温段階中に起こるであろうということである。本
発明の驚異すべき結果は、この粒子成長が起こる結果、
無定形質のこのとき被着された層を多結晶層に変換する
としても、極めて平滑な面を維持するということであ
る。
本発明のある種の実施例においては、被着誘電体は、
酸化物／窒化物の層状化誘電体として配位配置され、こ
れはさらに熱的に酸化される結果、酸化物／窒化物／酸
化物の層状構造を形成する、そして、この誘電体は、特
に、熱サイクル中、第１多結晶導電層界面を所定位置に
保持するのに特に有効である。
酸化物／窒化物の層状化誘電体として配位配置され、こ
れはさらに熱的に酸化される結果、酸化物／窒化物／酸
化物の層状構造を形成する、そして、この誘電体は、特
に、熱サイクル中、第１多結晶導電層界面を所定位置に
保持するのに特に有効である。
なお、また注意すべき点は、拡散によるドープに反対
してイオン打込に関して取り挙げている唯一の知られた
論説はフアラオン（Faraone）の論文中の参考文献（2
1）に掲げられているフアラオンの通信文に見られるこ
とである。これの複写は審査官の参考資料に提出されて
いるが、しかし、ここに注意しておく点は、この論説は
刊行されたことがなく、したがつて、本出願人が出願手
続をとろうと予定している少くともいくつかの国の特許
制度の下では正式な参考文献とは認められないであろ
う。
してイオン打込に関して取り挙げている唯一の知られた
論説はフアラオン（Faraone）の論文中の参考文献（2
1）に掲げられているフアラオンの通信文に見られるこ
とである。これの複写は審査官の参考資料に提出されて
いるが、しかし、ここに注意しておく点は、この論説は
刊行されたことがなく、したがつて、本出願人が出願手
続をとろうと予定している少くともいくつかの国の特許
制度の下では正式な参考文献とは認められないであろ
う。
それゆえ、本発明は、あらゆる既知技術の方法及び構
造に対して界面品質上決定的な改善結果を与えるもので
ある。これは、結果としてコンデンサ（下側板が多結晶
シリコンでできておりかつその大部分がシリコン）を与
え、このコンデンサにおいては、誘電体の所与の厚さに
対する絶縁破壊電圧が向上され（通常許容される良さの
指数を使用するためには）このコンデンサ上の単位面積
当り蓄積電荷量を有意に向上することができる。
造に対して界面品質上決定的な改善結果を与えるもので
ある。これは、結果としてコンデンサ（下側板が多結晶
シリコンでできておりかつその大部分がシリコン）を与
え、このコンデンサにおいては、誘電体の所与の厚さに
対する絶縁破壊電圧が向上され（通常許容される良さの
指数を使用するためには）このコンデンサ上の単位面積
当り蓄積電荷量を有意に向上することができる。
特に、本発明は、EPROMセルとの関連において極めて
有利である。浮動ゲートと制御ゲートとの間の結合は可
能な限り密であることが常に望ましい、しかし多結晶と
多結晶の間のいわゆる層間誘電体は使用電圧の下で絶縁
破壊してはならず、またさらに充分な蓄積寿命を保つた
めにはこの誘電体は極めて低漏れ電流しか生じないよう
でなくてはならない。本発明は、多結晶層と誘電体の界
面の粗さを低減させることによつて、絶縁破壊電圧値を
向上するのみならず、絶縁破壊電圧より低い電圧下での
漏れ電流を減少させるという利点を有する。
有利である。浮動ゲートと制御ゲートとの間の結合は可
能な限り密であることが常に望ましい、しかし多結晶と
多結晶の間のいわゆる層間誘電体は使用電圧の下で絶縁
破壊してはならず、またさらに充分な蓄積寿命を保つた
めにはこの誘電体は極めて低漏れ電流しか生じないよう
でなくてはならない。本発明は、多結晶層と誘電体の界
面の粗さを低減させることによつて、絶縁破壊電圧値を
向上するのみならず、絶縁破壊電圧より低い電圧下での
漏れ電流を減少させるという利点を有する。
したがつて、本発明によつて構成されたEPROM又はEEP
ROMは、大きな利点を有し、制御ゲートと浮動ゲートと
の結合及び漏れ電流に関してあらゆる利用可能の先行技
術を実施的に凌ぐものである。
ROMは、大きな利点を有し、制御ゲートと浮動ゲートと
の結合及び漏れ電流に関してあらゆる利用可能の先行技
術を実施的に凌ぐものである。
本発明は、本願において言及した他の利点に加えて、
少くとも次の利点を有する。すなわち、 ・再現性を向上した製造処理 ・層間コンデンサを通しての低漏れ電流 ・層間コンデンサ内の高破壊電圧 ・所与の破壊電圧を持つた層間コンデンサに高静電容量
率を与えることができること。
少くとも次の利点を有する。すなわち、 ・再現性を向上した製造処理 ・層間コンデンサを通しての低漏れ電流 ・層間コンデンサ内の高破壊電圧 ・所与の破壊電圧を持つた層間コンデンサに高静電容量
率を与えることができること。
・プログラムを高速に行うために所与の密度の浮動ゲー
ト記憶トランジスタを製造可能なこと。
ト記憶トランジスタを製造可能なこと。
本発明によれば、次のような集積回路コンデンサが得
られる、すなわち、このコンデンサは、50％を超えるシ
リコン原子を含む第１多結晶導電層、この第１導電層上
面を覆う複合誘電体、この誘電体上面を覆う第２導電
層、及びもしこの誘電体がその層の厚さを有する理想的
誘電体であつたとしたならばこの誘電体を絶縁破壊する
に必要な電圧の少くとも四分の一に相当する電圧をこの
コンデンサに印加する装置、を含む。
られる、すなわち、このコンデンサは、50％を超えるシ
リコン原子を含む第１多結晶導電層、この第１導電層上
面を覆う複合誘電体、この誘電体上面を覆う第２導電
層、及びもしこの誘電体がその層の厚さを有する理想的
誘電体であつたとしたならばこの誘電体を絶縁破壊する
に必要な電圧の少くとも四分の一に相当する電圧をこの
コンデンサに印加する装置、を含む。
本発明によれば、また、次のような不揮発記憶セルが
得られる。すなわち、このセルは、トランジスタチヤネ
ル領域、このトランジスタチヤネル領域の上に横たわり
かつこの領域に容量的に結合された浮動ゲート、この浮
動ゲートに容量的に結合された制御ゲート、を含み、こ
の制御ゲートは界面に垂直な80Åの最大局部偏移を有す
る誘電体を通してこの浮動ゲートに容量的に結合されて
いる。
得られる。すなわち、このセルは、トランジスタチヤネ
ル領域、このトランジスタチヤネル領域の上に横たわり
かつこの領域に容量的に結合された浮動ゲート、この浮
動ゲートに容量的に結合された制御ゲート、を含み、こ
の制御ゲートは界面に垂直な80Åの最大局部偏移を有す
る誘電体を通してこの浮動ゲートに容量的に結合されて
いる。
本発明によれば、なおまた、次のような不揮発性記憶
セルが得られる。すなわち、このセルは、トランジスタ
チヤネル領域、このトランジスタチヤネル領域の上に横
たわりかつこれに容量的に結合された浮動ゲート、この
浮動ゲートに容量的に結合された制御ゲートを含み、こ
の制御ゲートは界面に垂直な、この誘電体の厚さの10％
に相当する最大局部偏移を有する誘電体を通して浮動ゲ
ートに容量的に結合されている。
セルが得られる。すなわち、このセルは、トランジスタ
チヤネル領域、このトランジスタチヤネル領域の上に横
たわりかつこれに容量的に結合された浮動ゲート、この
浮動ゲートに容量的に結合された制御ゲートを含み、こ
の制御ゲートは界面に垂直な、この誘電体の厚さの10％
に相当する最大局部偏移を有する誘電体を通して浮動ゲ
ートに容量的に結合されている。
本発明によれば、なおまた、不揮発性記憶セルの製造
処理が提供され、この製造処理は、半導体基板を作成す
る段階、不揮発性記憶トランジスタの所定個所の上にゲ
ート絶縁膜を形成する段階、不揮発性記憶トランジスタ
の前記所定個所の上に50％を超えるシリコン原子を無定
形質（非結晶質）状態で含む第１導電層を被着させる段
階、この第１導電層上面に誘電体層を被着させる段階、
この誘電体層上面に第２導電層を被着させる段階、及び
不揮発性記憶トランジスタの前記所定個所内において第
１導電層が浮動ゲートを形成しかつ第２導電層が制御ゲ
ートを形成するように第１、第２導電層をパターンニン
グする段階、を含む。
処理が提供され、この製造処理は、半導体基板を作成す
る段階、不揮発性記憶トランジスタの所定個所の上にゲ
ート絶縁膜を形成する段階、不揮発性記憶トランジスタ
の前記所定個所の上に50％を超えるシリコン原子を無定
形質（非結晶質）状態で含む第１導電層を被着させる段
階、この第１導電層上面に誘電体層を被着させる段階、
この誘電体層上面に第２導電層を被着させる段階、及び
不揮発性記憶トランジスタの前記所定個所内において第
１導電層が浮動ゲートを形成しかつ第２導電層が制御ゲ
ートを形成するように第１、第２導電層をパターンニン
グする段階、を含む。
本発明によれば、集積回路製造における二つの導電層
間コンデンサの製造処理が提供され、この製造処理は、
50％を超えるシリコン原子を無定形質（非結晶）状態で
含む第１導電層を被着する段階、誘電体層をこの第１導
電層上面に被着する段階、及び第２導電層をこの誘電体
層上面に被着する段階、を含む。
間コンデンサの製造処理が提供され、この製造処理は、
50％を超えるシリコン原子を無定形質（非結晶）状態で
含む第１導電層を被着する段階、誘電体層をこの第１導
電層上面に被着する段階、及び第２導電層をこの誘電体
層上面に被着する段階、を含む。
本発明を、以下に付図を参照して説明する。
ここでは、本発明をその好適実施例を使つて詳しく論
じる。しかしながら、本発明は広く適用可能な創作上の
着想を提供するものであり、これを実施例に移すことの
できる特定の構成要素の関係といつても極めて多様であ
る、したがつて、論じられる特定の実施例は本発明の実
現と用途をそのうちのいくつかの特定の方法で単に説明
するためであつて、本発明の範囲を限定するものではな
いことを認識しなければならない。
じる。しかしながら、本発明は広く適用可能な創作上の
着想を提供するものであり、これを実施例に移すことの
できる特定の構成要素の関係といつても極めて多様であ
る、したがつて、論じられる特定の実施例は本発明の実
現と用途をそのうちのいくつかの特定の方法で単に説明
するためであつて、本発明の範囲を限定するものではな
いことを認識しなければならない。
本発明によれば、極薄誘電体層を必要とするVLSI製造
に適用される第１多結晶（poly−１）層／層間誘電体／
第２多結晶（poly−２）層の各間に極めて平滑な界面を
得る処理を示す。第１多結晶層は、560℃において無定
形質状態で被着された後にリン原子（31P）イオンをエ
ネルギー50keVかつ打込み濃度約1.0×1016個/cm2で打込
みドープされる。これに続いて層間誘電体、すなわち、
厚さ330ÅのSiO2（下側）／厚さ85ÅのSi3N4（上側）の
LPCVD被着（800℃において）が行われる。次の段階は、
酸化処理（1,000℃の水蒸気を使つて60分間）であつ
て、これによつて窒化物薄膜層（Si3N4）の一部をオキ
シ窒化物に変態させる結果、三層誘電体薄膜を得る。こ
の酸化段階中、その下側に横たわつている第１多結晶層
が同時にアニールされることによつて先に被着された無
定形質状態を再結晶させる一方、第１多結晶層と被着酸
化誘電体薄膜層の平滑界面を依然として維持する。窒化
物薄膜層の一部の熱的酸化は、また、1,000℃の水蒸気
中でのもつと短い時間（約30分間）を使つても行われ、
又はこれに代えて高圧酸化（たとえば、10気圧の下で85
0℃の水蒸気に約27分間）を使いその結果、下側に横た
わるシリコン単結晶内でのドーパン種（埋込拡散から生
じたヒ素など）の横方向の過剰な移動を最小化すること
によつても行われ得る。
に適用される第１多結晶（poly−１）層／層間誘電体／
第２多結晶（poly−２）層の各間に極めて平滑な界面を
得る処理を示す。第１多結晶層は、560℃において無定
形質状態で被着された後にリン原子（31P）イオンをエ
ネルギー50keVかつ打込み濃度約1.0×1016個/cm2で打込
みドープされる。これに続いて層間誘電体、すなわち、
厚さ330ÅのSiO2（下側）／厚さ85ÅのSi3N4（上側）の
LPCVD被着（800℃において）が行われる。次の段階は、
酸化処理（1,000℃の水蒸気を使つて60分間）であつ
て、これによつて窒化物薄膜層（Si3N4）の一部をオキ
シ窒化物に変態させる結果、三層誘電体薄膜を得る。こ
の酸化段階中、その下側に横たわつている第１多結晶層
が同時にアニールされることによつて先に被着された無
定形質状態を再結晶させる一方、第１多結晶層と被着酸
化誘電体薄膜層の平滑界面を依然として維持する。窒化
物薄膜層の一部の熱的酸化は、また、1,000℃の水蒸気
中でのもつと短い時間（約30分間）を使つても行われ、
又はこれに代えて高圧酸化（たとえば、10気圧の下で85
0℃の水蒸気に約27分間）を使いその結果、下側に横た
わるシリコン単結晶内でのドーパン種（埋込拡散から生
じたヒ素など）の横方向の過剰な移動を最小化すること
によつても行われ得る。
層間誘電体薄膜層の形成に続いて、第２多結晶２層
が、620℃の下で被着され、次いでPOCl3を950℃の下で
約20分間ドープされた上、10％のフツ化水素（HF）で
（30秒間）粒子除去を行われる、また、その後、残され
たデバイス処理は、通常の技術を使つて行われ、完成さ
れる。
が、620℃の下で被着され、次いでPOCl3を950℃の下で
約20分間ドープされた上、10％のフツ化水素（HF）で
（30秒間）粒子除去を行われる、また、その後、残され
たデバイス処理は、通常の技術を使つて行われ、完成さ
れる。
本発明の一実施例において使用された方法をフアラオ
ン（Faraone）他によるRCAの方法と下に比較する。
ン（Faraone）他によるRCAの方法と下に比較する。
上記二つの方法における重要な相違点は、本発明は、
無定形質状態にあるn+形第１多結晶層上面にLPCVD法に
よつて層間誘電体を被着し、次いで第１多結晶層を1,00
0℃でアニールして再結晶させるのに対して、RCAの方法
は無定形質状態にあるn+形第１多結晶層の上に熱的酸化
誘電体を成長させる、ということである。層間誘電体薄
膜層の蒸着は、フアラオンの論文に教示された処理によ
るよりも生産性かつ再現性に優れた処理を提供する、こ
れは、熱的酸化は薄膜酸化物を成長させる上で制御が困
難であるからである。
無定形質状態にあるn+形第１多結晶層上面にLPCVD法に
よつて層間誘電体を被着し、次いで第１多結晶層を1,00
0℃でアニールして再結晶させるのに対して、RCAの方法
は無定形質状態にあるn+形第１多結晶層の上に熱的酸化
誘電体を成長させる、ということである。層間誘電体薄
膜層の蒸着は、フアラオンの論文に教示された処理によ
るよりも生産性かつ再現性に優れた処理を提供する、こ
れは、熱的酸化は薄膜酸化物を成長させる上で制御が困
難であるからである。
本発明の教示する処理は、EPROM及びEEPROMに適用可
能であるばかりでなく、コントローラやアナログ部品等
を含む広範囲の高電圧集積回路にも適用可能である。
能であるばかりでなく、コントローラやアナログ部品等
を含む広範囲の高電圧集積回路にも適用可能である。
本発明によつて作成された第２多結晶層／層間誘電体
／第１多結晶層の各界面は、第３図に複写で示された高
解像度断面透過電子顕微鏡像（以下TEM）に見られる。
比較のために、第１図及び第２図は、他の処理による結
果を同じくTEMで示す。もとより、これらの図は、本発
明により得られた第１多結晶層／層間誘電体／第２多結
晶層が極めて平滑であり、先行技術によつて得られたも
のよりも遥かに平滑であることを明らかに示している。
これらのTEMが示しているように、フアラオンのIEEE技
術報告：電子デバイスに掲載の論文（第９図、第10図）
の教示によれば、620℃でのデポジシヨンによる多結晶
層の場合は（第１多結晶層／誘電体）界面粗さは約300
〜500Åを示し、一方、560℃で被着の無定形質シリコン
を使用すると界面粗さ約120〜220Åを与えることが認め
られる。これに対して、第３図のTEMは、本発明を使用
することによつて界面粗さが極めて平滑になる、すなわ
ち、偏移（excursion）が確実に55Å未満、さらに10Å
未満も可能である。
／第１多結晶層の各界面は、第３図に複写で示された高
解像度断面透過電子顕微鏡像（以下TEM）に見られる。
比較のために、第１図及び第２図は、他の処理による結
果を同じくTEMで示す。もとより、これらの図は、本発
明により得られた第１多結晶層／層間誘電体／第２多結
晶層が極めて平滑であり、先行技術によつて得られたも
のよりも遥かに平滑であることを明らかに示している。
これらのTEMが示しているように、フアラオンのIEEE技
術報告：電子デバイスに掲載の論文（第９図、第10図）
の教示によれば、620℃でのデポジシヨンによる多結晶
層の場合は（第１多結晶層／誘電体）界面粗さは約300
〜500Åを示し、一方、560℃で被着の無定形質シリコン
を使用すると界面粗さ約120〜220Åを与えることが認め
られる。これに対して、第３図のTEMは、本発明を使用
することによつて界面粗さが極めて平滑になる、すなわ
ち、偏移（excursion）が確実に55Å未満、さらに10Å
未満も可能である。
第4A図から第4C図は、本発明によるEPROM製造におけ
る試料の処理順に応じた各処理段階における断面を示
す。基板10（好適には、P+形にＰ形を重ねたエピタキシ
ヤル構造）はn+ビツトライン拡散領域12を有し、後者は
自己整列（セルフアライメント）厚膜酸化物（以下SAT
O）領域14によつて覆われる。薄膜酸化物層16は、SATO
領域14の間隔内に成長させられることによつて浮動ゲー
トアバランシエ酸化金属被膜半導体（以下FAMOS）トラ
ンジスタのゲート酸化膜となる。ここで、第１多結晶レ
ベル18を形成するシリコンが被着されるが、しかしこの
層は（この時点では）多結晶ではなく、無定形質であ
る。この層は、打込みされることによつて所望の導電率
を達成し、次いで従来技術を使用してパターンニングと
エツチング処理を施される結果、第4A図に示される構造
をつくる。
る試料の処理順に応じた各処理段階における断面を示
す。基板10（好適には、P+形にＰ形を重ねたエピタキシ
ヤル構造）はn+ビツトライン拡散領域12を有し、後者は
自己整列（セルフアライメント）厚膜酸化物（以下SAT
O）領域14によつて覆われる。薄膜酸化物層16は、SATO
領域14の間隔内に成長させられることによつて浮動ゲー
トアバランシエ酸化金属被膜半導体（以下FAMOS）トラ
ンジスタのゲート酸化膜となる。ここで、第１多結晶レ
ベル18を形成するシリコンが被着されるが、しかしこの
層は（この時点では）多結晶ではなく、無定形質であ
る。この層は、打込みされることによつて所望の導電率
を達成し、次いで従来技術を使用してパターンニングと
エツチング処理を施される結果、第4A図に示される構造
をつくる。
次いで、第4B図に示されるように、誘電体薄膜層20が
全面的に被着される。誘電体薄膜層20は好適には多重層
構造として被着され、その上層は好適には、短時間高温
酸化段階によつて複合誘電体層に変えられる。この結
果、上述したように、酸化物／窒化物／酸化物サンドイ
ツチ構造が得られる。しかしながら、シリコンの無定形
質状態にある第１多結晶層18が実質的に酸化されない限
り、他に広く多様な誘電体薄膜構造（単層又は多重層、
組成物又は簡単な組成のもの）が使用可能である。拡散
領域12間に約１μｍの間隔を持つ進歩したEPROMに対し
ては、使用される誘電体厚さは好適には（上に述べたよ
うに）約400Åの酸化物厚さと等価である、しかし、も
ちろん、他の厚さ（好適にはこれより短い）もこれに代
えて使用可能である。
全面的に被着される。誘電体薄膜層20は好適には多重層
構造として被着され、その上層は好適には、短時間高温
酸化段階によつて複合誘電体層に変えられる。この結
果、上述したように、酸化物／窒化物／酸化物サンドイ
ツチ構造が得られる。しかしながら、シリコンの無定形
質状態にある第１多結晶層18が実質的に酸化されない限
り、他に広く多様な誘電体薄膜構造（単層又は多重層、
組成物又は簡単な組成のもの）が使用可能である。拡散
領域12間に約１μｍの間隔を持つ進歩したEPROMに対し
ては、使用される誘電体厚さは好適には（上に述べたよ
うに）約400Åの酸化物厚さと等価である、しかし、も
ちろん、他の厚さ（好適にはこれより短い）もこれに代
えて使用可能である。
誘電体薄膜層20が置かれた後、その構造は、好適には
高温アニールに付せられ、これによつて第１多結晶層18
を再結晶させてその抵抗率を低める。この段階の後、層
18は（初期に無定形質であつたとしても）多結晶質にな
る。周縁デバイス用のゲート酸化膜を成長させるため
に、ここで、誘電体薄膜層20がその周縁ではぎ取られ
る。第２多結晶層22の被着を、そこで、進行させること
ができる、すなわち、第２多結晶層22が好適には拡散に
よりドープされ、次いで図形化とエツチング処理が行わ
れる、エツチング処理は積重ねエツチング処理を使用し
て行われ、これによつて、（EPROM技術で周知のよう
に）第２多結晶層22、誘電体薄膜層20、第１多結晶層18
が逐次エツチング処理される。処理は、次いで、他の従
来技術による段階、すなわち、層間誘電体の被着、接触
エツチ処理、金属エツチ処理、保護外側被膜の被着等を
使つて進める。
高温アニールに付せられ、これによつて第１多結晶層18
を再結晶させてその抵抗率を低める。この段階の後、層
18は（初期に無定形質であつたとしても）多結晶質にな
る。周縁デバイス用のゲート酸化膜を成長させるため
に、ここで、誘電体薄膜層20がその周縁ではぎ取られ
る。第２多結晶層22の被着を、そこで、進行させること
ができる、すなわち、第２多結晶層22が好適には拡散に
よりドープされ、次いで図形化とエツチング処理が行わ
れる、エツチング処理は積重ねエツチング処理を使用し
て行われ、これによつて、（EPROM技術で周知のよう
に）第２多結晶層22、誘電体薄膜層20、第１多結晶層18
が逐次エツチング処理される。処理は、次いで、他の従
来技術による段階、すなわち、層間誘電体の被着、接触
エツチ処理、金属エツチ処理、保護外側被膜の被着等を
使つて進める。
もちろん、第２多結晶層は、厳密にシリコンでなけれ
ばならないということはなく、金属又は層構造であつて
もよい。ケイ化物／多結晶シリコン／ケイ化物サンドイ
ツチ構造については確かに包括されており、また本プロ
セスにおいて使用されている多結晶シリコンに代えて今
後のプロセスではこれと類似の被着呼び電気的特性を持
つこれからのサンドイツチ構造も包括しようとするもの
である。さらに、第１多結晶層は、被着されたときに実
質的に無定形質でありかつ大きな割合のシリコンを含む
限り、他の材料をある程度混合することも許される。
ばならないということはなく、金属又は層構造であつて
もよい。ケイ化物／多結晶シリコン／ケイ化物サンドイ
ツチ構造については確かに包括されており、また本プロ
セスにおいて使用されている多結晶シリコンに代えて今
後のプロセスではこれと類似の被着呼び電気的特性を持
つこれからのサンドイツチ構造も包括しようとするもの
である。さらに、第１多結晶層は、被着されたときに実
質的に無定形質でありかつ大きな割合のシリコンを含む
限り、他の材料をある程度混合することも許される。
このように、本発明は、層18と20の界面及び層20と22
の界面が極めて平滑でありかつ有意に複雑な追加処理を
導入することなく、先行技術に可能であつたよりも遥か
に平滑であるという決定的な利点を持たらす。
の界面が極めて平滑でありかつ有意に複雑な追加処理を
導入することなく、先行技術に可能であつたよりも遥か
に平滑であるという決定的な利点を持たらす。
当業者によつて認識されるように、本発明は広い範囲
にわたつて変更及び変形が可能であり、したがつてその
範囲は前掲の特許請求の範囲に特定される以外限定され
ることはない。
にわたつて変更及び変形が可能であり、したがつてその
範囲は前掲の特許請求の範囲に特定される以外限定され
ることはない。
以上の説明に関して更に以下の項を開示する。
（１） 50％を超えるシリコン原子を含む第１多結晶導
電層と、 前記第１導電層上面を覆う誘電体と 前記誘電体上面を覆う第２導電層と を包含し、前記第１導電層と前記第２導電層との間の界
面は該界面に垂直な約60Åの最大局部偏移を有すること
を特徴とする集積回路コンデンサ。
電層と、 前記第１導電層上面を覆う誘電体と 前記誘電体上面を覆う第２導電層と を包含し、前記第１導電層と前記第２導電層との間の界
面は該界面に垂直な約60Åの最大局部偏移を有すること
を特徴とする集積回路コンデンサ。
（２） （ａ） 50％を超えるシリコン原子を含む第１
導電層を無定形質（かつ非結晶質）状態において被着す
る段階と、 （ｂ） 前記第１導電層上面を覆つて誘電体を被着する
段階と、 （ｃ） 前記誘電体上面を覆つて第２導電層を被着する
段階と を包含することを特徴とする集積回路コンデンサの製造
方法。
導電層を無定形質（かつ非結晶質）状態において被着す
る段階と、 （ｂ） 前記第１導電層上面を覆つて誘電体を被着する
段階と、 （ｃ） 前記誘電体上面を覆つて第２導電層を被着する
段階と を包含することを特徴とする集積回路コンデンサの製造
方法。
（３） 集積回路コンデンサであつて、 50％を超えるシリコン原子を含む第１多結晶導電層
と、 前記第１導電層上面を覆う複合誘電体と 前記誘電体上面を覆う第２導電層と、 前記誘電体が該誘電体の層の厚さを有する理想的誘電
体であつたとしたならば前記誘電体を絶縁破壊するに必
要な電圧の少くとも四分の一に相当する電圧を前記コン
デンサに印加する装置と を包含することを特徴とする前記集積回路コンデンサ。
と、 前記第１導電層上面を覆う複合誘電体と 前記誘電体上面を覆う第２導電層と、 前記誘電体が該誘電体の層の厚さを有する理想的誘電
体であつたとしたならば前記誘電体を絶縁破壊するに必
要な電圧の少くとも四分の一に相当する電圧を前記コン
デンサに印加する装置と を包含することを特徴とする前記集積回路コンデンサ。
（４） （ａ） トランジスタチヤネル領域と、 （ｂ） 前記トランジスタチヤネル領域の上に横たわり
かつ該領域と容量的に結合されている浮動ゲートと （ｃ） 前記浮動ゲートに静電容量的に結合された制御
ゲートとを包含し、前記制御ゲートは界面に垂直な80Å
の最大局部偏移を有する誘電体を通して前記浮動ゲート
に容量的に結合されている ことを特徴とする不揮発性記憶セル。
かつ該領域と容量的に結合されている浮動ゲートと （ｃ） 前記浮動ゲートに静電容量的に結合された制御
ゲートとを包含し、前記制御ゲートは界面に垂直な80Å
の最大局部偏移を有する誘電体を通して前記浮動ゲート
に容量的に結合されている ことを特徴とする不揮発性記憶セル。
（５） （ａ） トランジスタチヤネル領域と、 （ｂ） 前記トランジスタチヤネル領域の上に横たわり
かつ該領域と容量的に結合されている浮動ゲートと （ｃ） 前記浮動ゲートに容量的に結合された制御ゲー
トとを包含し、前記制御ゲートは界面に垂直で前記誘電
体の厚さの10％に相当する最大局部偏移を有する誘電体
を通して前記浮動ゲートに結合されていること を特徴とする不揮発性記憶セル。
かつ該領域と容量的に結合されている浮動ゲートと （ｃ） 前記浮動ゲートに容量的に結合された制御ゲー
トとを包含し、前記制御ゲートは界面に垂直で前記誘電
体の厚さの10％に相当する最大局部偏移を有する誘電体
を通して前記浮動ゲートに結合されていること を特徴とする不揮発性記憶セル。
（６） 第２項記載の製造方法において、前記第１導電
層は50％を超えるシリコン原子を含むことを特徴とする
前記製造方法。
層は50％を超えるシリコン原子を含むことを特徴とする
前記製造方法。
（７） 第２項記載の製造方法において、前記誘電体を
蒸着する段階は低圧化学気相成長を含むことを特徴とす
る前記製造方法。
蒸着する段階は低圧化学気相成長を含むことを特徴とす
る前記製造方法。
（８） 第２項記載の製造方法において、前記誘電体を
蒸着する段階は複合誘電体を含むことを特徴とする前記
製造方法。
蒸着する段階は複合誘電体を含むことを特徴とする前記
製造方法。
（９） 第２項記載の製造方法において、前記誘電体を
蒸着する段階は明白な成分の多重層を含む層状誘電体を
含むことを特徴とする前記製造方法。
蒸着する段階は明白な成分の多重層を含む層状誘電体を
含むことを特徴とする前記製造方法。
（10） 第２項記載の製造方法において、前記第１導電
層を蒸着する段階は600℃より低い温度で行われること
を特徴とする前記製造方法。
層を蒸着する段階は600℃より低い温度で行われること
を特徴とする前記製造方法。
（11） 第２項記載の製造方法において、前記第１導電
層は3,000Åよりも薄い厚さに被着されることを特徴と
する前記製造方法。
層は3,000Åよりも薄い厚さに被着されることを特徴と
する前記製造方法。
（12） 第２項記載の製造方法において、前記誘電体は
500Åよりも薄い全厚さに蒸着されることを特徴とする
前記製造方法。
500Åよりも薄い全厚さに蒸着されることを特徴とする
前記製造方法。
（13） 第２項記載の製造方法において、前記第１導電
層は該導電層上面に前記誘電体を被着する段階の以前に
は全く酸化されないことを特徴とする前記製造方法。
層は該導電層上面に前記誘電体を被着する段階の以前に
は全く酸化されないことを特徴とする前記製造方法。
（14） 第２項記載の製造方法において、前記第１導電
層は該導電層上面に前記誘電体を被着する段階の前にイ
オン打込みによつてドープされることを特徴とする前記
製造方法。
層は該導電層上面に前記誘電体を被着する段階の前にイ
オン打込みによつてドープされることを特徴とする前記
製造方法。
（15） （ａ） 半導体基板を作成する段階と、 （ｂ） 不揮発性記憶トランジスタの所定個所上にゲー
ト酸化膜を形成する段階と、 （ｃ） 前記不揮発性記憶トランジスタの前記所定個所
上に50％を超えるシリコン原子を含む第１導電層を無定
形質（非結晶質）状態において被着する段階と、 （ｄ） 前記第１導電層上面を覆つて誘電体を被着する
段階と、 （ｅ） 前記誘電体上面を覆つて第２導電層を被着する
段階と、 （ｆ） 前記不揮発性記憶トランジスタの前記所定個所
において、前記第１導電層が浮動ゲートを形成しかつ前
記第２導電層が制御ゲートを形成するように前記第１導
電層と前記第２導電層をパターンニングする段階と を包含することを特徴とする不揮発性記憶セルの製造方
法。
ト酸化膜を形成する段階と、 （ｃ） 前記不揮発性記憶トランジスタの前記所定個所
上に50％を超えるシリコン原子を含む第１導電層を無定
形質（非結晶質）状態において被着する段階と、 （ｄ） 前記第１導電層上面を覆つて誘電体を被着する
段階と、 （ｅ） 前記誘電体上面を覆つて第２導電層を被着する
段階と、 （ｆ） 前記不揮発性記憶トランジスタの前記所定個所
において、前記第１導電層が浮動ゲートを形成しかつ前
記第２導電層が制御ゲートを形成するように前記第１導
電層と前記第２導電層をパターンニングする段階と を包含することを特徴とする不揮発性記憶セルの製造方
法。
第１図は、先行技術により製造された集積回路コンデン
サの断面を示す結晶の構造の写真、 第２図は、他の先行技術により製造された集積回路コン
デンサの断面を示す結晶の構造の写真、 第３図は、本発明により製造された集積回路コンデンサ
の断面を示す結晶の構造の写真、 第4A図〜第4C図は、本発明によるEPROMセル製造の処理
順に応じた処理段階における試料断面図、である。 〔記号の説明〕 10:半導体基板 12:n+ビツトライン拡散領域 14:自己整列厚膜酸化物（SATO）領域 16:薄膜酸化層 18:第１多結晶層 20:誘電体薄膜層 22:第２多結晶層
サの断面を示す結晶の構造の写真、 第２図は、他の先行技術により製造された集積回路コン
デンサの断面を示す結晶の構造の写真、 第３図は、本発明により製造された集積回路コンデンサ
の断面を示す結晶の構造の写真、 第4A図〜第4C図は、本発明によるEPROMセル製造の処理
順に応じた処理段階における試料断面図、である。 〔記号の説明〕 10:半導体基板 12:n+ビツトライン拡散領域 14:自己整列厚膜酸化物（SATO）領域 16:薄膜酸化層 18:第１多結晶層 20:誘電体薄膜層 22:第２多結晶層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (56)参考文献 特開 昭59−154068（ＪＰ，Ａ) 特開 昭61−14766（ＪＰ，Ａ) 特開 昭60−176272（ＪＰ，Ａ)
Claims (2)
- 【請求項１】基板上に無定形質シリコンの導電層を被着
する工程を有し、かつ 該無定形質シリコンの導電層の上に誘電体を被着する工
程であって、該誘電体と該無定形質シリコンの間の界面
を、垂直両方向に60オングストロームより大きくない最
大局部偏移の粗さをもつ高い滑かさにする工程を有し、
かつ 該無定形質シリコンの導電層を結晶化して、該導電層と
しての多結晶シリコンを形成する工程であって、その間
該誘電体と該無定形質シリコンの間の界面を、垂直両方
向に60オングストロームより大きくない最大局部偏移の
粗さをもつ高い滑かさに維持する工程を有する、 ことを特徴とする該基板上に集積回路構造を製造する集
積回路の製造方法。 - 【請求項２】請求項１において、基板上への被着に続い
て無定型シリコンの導電層にドーパント材を埋め込むこ
とを特徴とする集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84668386A | 1986-04-01 | 1986-04-01 | |
| US846683 | 1986-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6317551A JPS6317551A (ja) | 1988-01-25 |
| JP2632839B2 true JP2632839B2 (ja) | 1997-07-23 |
Family
ID=25298644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079531A Expired - Lifetime JP2632839B2 (ja) | 1986-04-01 | 1987-03-31 | 集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2632839B2 (ja) |
| KR (1) | KR960004461B1 (ja) |
| CN (1) | CN1007680B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8716165B2 (en) * | 2008-04-30 | 2014-05-06 | Corning Incorporated | Catalysts on substrates and methods for providing the same |
| JP5215115B2 (ja) * | 2008-10-20 | 2013-06-19 | 旭化成エレクトロニクス株式会社 | 差動増幅回路及びこれを用いたリングオシレータ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154068A (ja) * | 1983-02-22 | 1984-09-03 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPS60176272A (ja) * | 1984-02-23 | 1985-09-10 | Toshiba Corp | 半導体記憶装置の製造方法 |
| NL8402023A (nl) * | 1984-06-27 | 1986-01-16 | Philips Nv | Halfgeleiderinrichting met een niet-vluchtige geheugentransistor. |
-
1987
- 1987-03-31 JP JP62079531A patent/JP2632839B2/ja not_active Expired - Lifetime
- 1987-03-31 CN CN87102505A patent/CN1007680B/zh not_active Expired
- 1987-03-31 KR KR1019870002978A patent/KR960004461B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960004461B1 (ko) | 1996-04-06 |
| KR870010611A (ko) | 1987-11-30 |
| CN87102505A (zh) | 1987-12-30 |
| CN1007680B (zh) | 1990-04-18 |
| JPS6317551A (ja) | 1988-01-25 |
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