JP2908163B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 15
- 239000010408 film Substances 0.000 claims description 176
- 238000005530 etching Methods 0.000 claims description 46
- 239000010409 thin film Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 12
- 238000007667 floating Methods 0.000 description 12
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- -1 for example Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、２つのゲート電極に挟まれた絶縁膜をキ
ャパシタとして利用する、例えば、不揮発性メモリーの
ような半導体装置の製造方法に関する。
に係り、特に、２つのゲート電極に挟まれた絶縁膜をキ
ャパシタとして利用する、例えば、不揮発性メモリーの
ような半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体メモリの大容量化・高速化の技術
の要求は、近年益々強くなっている。第１のゲート電極
と第２のゲート電極とに挟まれた絶縁膜をキャパシタと
して利用するタイプのデバイス、すなわち不揮発性メモ
リであるＥＰＲＯＭやＥＥＰＲＯＭもまた例外でない。
の要求は、近年益々強くなっている。第１のゲート電極
と第２のゲート電極とに挟まれた絶縁膜をキャパシタと
して利用するタイプのデバイス、すなわち不揮発性メモ
リであるＥＰＲＯＭやＥＥＰＲＯＭもまた例外でない。
【０００３】従来から使用されているＥＰＲＯＭやＥＥ
ＰＲＯＭのメモリセルは、２セル毎にビット線コンタク
トを必要とする構造を有する。加工の技術の進歩からメ
モリセルの有る部分についての微細化は進んできたが、
コンタクト周りについては、次に示すような理由から、
極度な微細化は一般には困難となっている。即ち、フォ
トリソグラフィ技術の進歩に従い横方向の微細化は進ん
できているが、縦方向の微細化は進んでいないため、コ
ンタクト孔の深さを浅くしたり、アスペクト比を小さく
することは困難である。むしろ、横方向の微細化が進ん
で下地形状の凹凸が激しくなることから、段差によるＡ
ｌ配線の断線不良の対策のために、厚いパッシベーショ
ン膜を用いることが一般的となっており、このため、コ
ンタクト孔は益々深くなっている。
ＰＲＯＭのメモリセルは、２セル毎にビット線コンタク
トを必要とする構造を有する。加工の技術の進歩からメ
モリセルの有る部分についての微細化は進んできたが、
コンタクト周りについては、次に示すような理由から、
極度な微細化は一般には困難となっている。即ち、フォ
トリソグラフィ技術の進歩に従い横方向の微細化は進ん
できているが、縦方向の微細化は進んでいないため、コ
ンタクト孔の深さを浅くしたり、アスペクト比を小さく
することは困難である。むしろ、横方向の微細化が進ん
で下地形状の凹凸が激しくなることから、段差によるＡ
ｌ配線の断線不良の対策のために、厚いパッシベーショ
ン膜を用いることが一般的となっており、このため、コ
ンタクト孔は益々深くなっている。
【０００４】一方、コンタクト孔を小さくするとコンタ
クト抵抗が上昇したり、コンタクト孔での段差が激しく
なってＡｌ配線の断線不良につながるため、ある程度大
きなコンタクト孔を確保して、より多くのＡｌ配線材料
をその中に入れ込んで段差を軽減するといった方法がと
られている。このように、コンタクト孔の微細化は進ま
ず、メモリセルの微細化のためにはコンタクトの微細化
が必須である。また、基本的には２セル毎に１つという
多数のコンタクト孔が存在するので、コンタクト孔に起
因した歩留まりの低下や不良が発生しやすい。
クト抵抗が上昇したり、コンタクト孔での段差が激しく
なってＡｌ配線の断線不良につながるため、ある程度大
きなコンタクト孔を確保して、より多くのＡｌ配線材料
をその中に入れ込んで段差を軽減するといった方法がと
られている。このように、コンタクト孔の微細化は進ま
ず、メモリセルの微細化のためにはコンタクトの微細化
が必須である。また、基本的には２セル毎に１つという
多数のコンタクト孔が存在するので、コンタクト孔に起
因した歩留まりの低下や不良が発生しやすい。
【０００５】このため、従来から、ビット線コンタクト
を必要としないタイプのメモリセルが提案されている
（１９８７，ＩＤＥＭ，ｐｐ５４８〜）。このタイプの
メモリセルの製造工程の概要を図６に示す。まず、図６
（ａ）に示すように、ｐ型シリコン基板２０１上に、第
１のゲート絶縁膜２０２を介して複数の第１のゲート電
極（ここでは浮遊ゲート電極）２１０を形成し、第１の
ゲート電極２１０をマスクとして用いてｐ型シリコン基
板２０１の表面領域にｎ型不純物を導入し、ビット線配
線となるｎ+ 拡散層２０９を形成する。続いて、図６
（ｂ）に示すように、複数の第１のゲート電極２１０に
挟まれた第１のゲート絶縁膜２０２の上に、シリコン酸
化膜２０８を埋め込む。
を必要としないタイプのメモリセルが提案されている
（１９８７，ＩＤＥＭ，ｐｐ５４８〜）。このタイプの
メモリセルの製造工程の概要を図６に示す。まず、図６
（ａ）に示すように、ｐ型シリコン基板２０１上に、第
１のゲート絶縁膜２０２を介して複数の第１のゲート電
極（ここでは浮遊ゲート電極）２１０を形成し、第１の
ゲート電極２１０をマスクとして用いてｐ型シリコン基
板２０１の表面領域にｎ型不純物を導入し、ビット線配
線となるｎ+ 拡散層２０９を形成する。続いて、図６
（ｂ）に示すように、複数の第１のゲート電極２１０に
挟まれた第１のゲート絶縁膜２０２の上に、シリコン酸
化膜２０８を埋め込む。
【０００６】続いて、図６（ｃ）に示すように、前記第
１のゲート電極２１０の上に、第２のゲート絶縁膜２１
４を介して第２のゲート電極（ここでは、制御ゲート電
極）２１５を形成する。第２のゲート絶縁膜２１４とし
ては、多結晶シリコン酸化膜２１１、シリコン窒化膜２
１２、及びシリコン酸化膜２１３からなる複合膜が使用
される。
１のゲート電極２１０の上に、第２のゲート絶縁膜２１
４を介して第２のゲート電極（ここでは、制御ゲート電
極）２１５を形成する。第２のゲート絶縁膜２１４とし
ては、多結晶シリコン酸化膜２１１、シリコン窒化膜２
１２、及びシリコン酸化膜２１３からなる複合膜が使用
される。
【０００７】このように形成されたメモリセルは、微細
化が困難なビット線コンタクトを必要としないために、
メモリセルの寸法が１／２以下に縮小されることに加え
て、フォトリソグラフィー技術等の微細化技術の進歩と
ともに、単純にメモリセルを小さくすることが可能とな
り、大容量化の要求を満たすことができる。
化が困難なビット線コンタクトを必要としないために、
メモリセルの寸法が１／２以下に縮小されることに加え
て、フォトリソグラフィー技術等の微細化技術の進歩と
ともに、単純にメモリセルを小さくすることが可能とな
り、大容量化の要求を満たすことができる。
【０００８】ところで、半導体メモリー装置を大容量化
する際に問題となるのは、出荷前のテスト時間が膨大に
なることと、コストが増加するということである。この
ため、微細加工技術により単純にメモリセルを小さくし
ながら高密度化することは現実的でない。また、大容量
化とともに高速化の要求は強いことから、素子を微細化
するとともに高性能化・高速化することも必須である。
図６に示すようなＥＰＲＯＭ・ＥＥＰＲＯＭ、すなわち
第１のゲート電極２１０と第２のゲート電極２１５とに
挟まれた絶縁膜をキャパシタとして利用するタイプのデ
バイスにおいては、第２のゲート絶縁膜２１４のキャパ
シタ容量を十分に確保することで、高速書き込みによる
テスト時間の短縮、及び高いチャネル電流による高速化
が達成されることが知られている。
する際に問題となるのは、出荷前のテスト時間が膨大に
なることと、コストが増加するということである。この
ため、微細加工技術により単純にメモリセルを小さくし
ながら高密度化することは現実的でない。また、大容量
化とともに高速化の要求は強いことから、素子を微細化
するとともに高性能化・高速化することも必須である。
図６に示すようなＥＰＲＯＭ・ＥＥＰＲＯＭ、すなわち
第１のゲート電極２１０と第２のゲート電極２１５とに
挟まれた絶縁膜をキャパシタとして利用するタイプのデ
バイスにおいては、第２のゲート絶縁膜２１４のキャパ
シタ容量を十分に確保することで、高速書き込みによる
テスト時間の短縮、及び高いチャネル電流による高速化
が達成されることが知られている。
【０００９】
【発明が解決しようとする課題】しかしながら、図６に
示すような従来の不揮発性メモリセルにおいては、素子
の微細化の面では優れている反面、第１のゲート電極２
１０と第２のゲート電極２１５に挟まれた面積（カップ
リング面積）がメモリセルのチャネル直上に限られるた
め、メモリセルとして要求される第１のゲート電極２１
０と第２のゲート電極２１５との間のキャパシタ容量を
十分に確保することは困難である。また、ビット線コン
タクトを必要とする従来からのメモリセルの場合でも、
カップリング面積を確保するためには、分離絶縁膜上の
第１のゲート電極と第２のゲート電極の挟まれた領域が
十分広くなくてはならず、ビット線コンタクトに加えて
微細化を制限する要因になる。
示すような従来の不揮発性メモリセルにおいては、素子
の微細化の面では優れている反面、第１のゲート電極２
１０と第２のゲート電極２１５に挟まれた面積（カップ
リング面積）がメモリセルのチャネル直上に限られるた
め、メモリセルとして要求される第１のゲート電極２１
０と第２のゲート電極２１５との間のキャパシタ容量を
十分に確保することは困難である。また、ビット線コン
タクトを必要とする従来からのメモリセルの場合でも、
カップリング面積を確保するためには、分離絶縁膜上の
第１のゲート電極と第２のゲート電極の挟まれた領域が
十分広くなくてはならず、ビット線コンタクトに加えて
微細化を制限する要因になる。
【００１０】キャパシタ容量を高めるための手段とし
て、第２のゲート絶縁膜２１４を薄膜化することも可能
であるが、薄膜化するとゲート絶縁耐圧・信頼性が低下
する。特にＥＰＲＯＭ・ＥＥＰＲＯＭといったデバイス
ではデータの書き込みや消去時に、ゲート絶縁膜（２０
２、及び２１４）に高電界が加えられるため、ゲート絶
縁耐圧・信頼性の低下がより顕著になる。
て、第２のゲート絶縁膜２１４を薄膜化することも可能
であるが、薄膜化するとゲート絶縁耐圧・信頼性が低下
する。特にＥＰＲＯＭ・ＥＥＰＲＯＭといったデバイス
ではデータの書き込みや消去時に、ゲート絶縁膜（２０
２、及び２１４）に高電界が加えられるため、ゲート絶
縁耐圧・信頼性の低下がより顕著になる。
【００１１】一般に、第１のゲート電極材料として広く
多結晶シリコンが使用され、第２のゲート絶縁膜として
多結晶シリコンの酸化膜が用いられているが、多結晶シ
リコンの酸化膜は、ゲート破壊耐圧が低く、信頼性も乏
しい。このため、比較的厚い多結晶シリコンの酸化膜を
第２のゲート絶縁膜として使用することによって、高絶
縁耐圧と信頼性との要求に答えているが、第２のゲート
絶縁膜を厚くすると、所望のキャパシタ容量を得ること
ができない。すなわち、第２のゲート絶縁膜のキャパシ
タ容量不足により、長い書き込み時間からくるコスト増
と、トランジスタ電流不足からの高速化が儘ならないの
が現状である。特に図６に示した構造では、カップリン
グ面積が小さいため、より深刻である。
多結晶シリコンが使用され、第２のゲート絶縁膜として
多結晶シリコンの酸化膜が用いられているが、多結晶シ
リコンの酸化膜は、ゲート破壊耐圧が低く、信頼性も乏
しい。このため、比較的厚い多結晶シリコンの酸化膜を
第２のゲート絶縁膜として使用することによって、高絶
縁耐圧と信頼性との要求に答えているが、第２のゲート
絶縁膜を厚くすると、所望のキャパシタ容量を得ること
ができない。すなわち、第２のゲート絶縁膜のキャパシ
タ容量不足により、長い書き込み時間からくるコスト増
と、トランジスタ電流不足からの高速化が儘ならないの
が現状である。特に図６に示した構造では、カップリン
グ面積が小さいため、より深刻である。
【００１２】そこで、本発明の目的は、キャパシタ容量
を十分に確保するとともに微細化を可能とし、それによ
って、素子の高密度化と高速化を図った半導体装置の製
造方法を提供することにある。
を十分に確保するとともに微細化を可能とし、それによ
って、素子の高密度化と高速化を図った半導体装置の製
造方法を提供することにある。
【００１３】
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、半導体基板上に第１のゲート絶縁膜及び
第１の導電性膜を順次形成する工程、前記第１の導電性
膜上にエッチングストッパー薄膜及び第２の導電性膜を
形成する工程、前記第２の導電性膜上の第１のゲート電
極形成予定領域に形成されたレジストパターンをマスク
として、前記第１の導電性膜、エッチングストッパー薄
膜、及び第２の導電性膜を選択的にエッチングする工
程、前記レジストパターンを除去するとともに、エッチ
ングにより除去された領域に分離絶縁膜を形成する工
程、前記エッチングストッパー薄膜が残るように前記第
２の導電性膜に異方性エッチングを施すとともに、前記
分離絶縁膜の側壁に沿ってサイドウォールを残して前記
第１の導電性膜とサイドウォールとからなる第１のゲー
ト電極を形成する工程、及び、前記第１のゲート電極及
び分離絶縁膜上に、第２のゲート絶縁膜及び第２のゲー
ト電極を順次形成する工程を具備する半導体装置の製造
方法を提供する。
に、本発明は、半導体基板上に第１のゲート絶縁膜及び
第１の導電性膜を順次形成する工程、前記第１の導電性
膜上にエッチングストッパー薄膜及び第２の導電性膜を
形成する工程、前記第２の導電性膜上の第１のゲート電
極形成予定領域に形成されたレジストパターンをマスク
として、前記第１の導電性膜、エッチングストッパー薄
膜、及び第２の導電性膜を選択的にエッチングする工
程、前記レジストパターンを除去するとともに、エッチ
ングにより除去された領域に分離絶縁膜を形成する工
程、前記エッチングストッパー薄膜が残るように前記第
２の導電性膜に異方性エッチングを施すとともに、前記
分離絶縁膜の側壁に沿ってサイドウォールを残して前記
第１の導電性膜とサイドウォールとからなる第１のゲー
ト電極を形成する工程、及び、前記第１のゲート電極及
び分離絶縁膜上に、第２のゲート絶縁膜及び第２のゲー
ト電極を順次形成する工程を具備する半導体装置の製造
方法を提供する。
【００１５】
【００１６】また、本発明は、半導体基板上に第１のゲ
ート絶縁膜及び第１の導電性膜を順次形成する工程、前
記第１の導電性膜上にエッチングストッパー薄膜及び第
２の導電性膜を形成する工程、前記第２の導電性膜上の
第１のゲート電極形成予定領域に形成された第１のレジ
ストパターンをマスクとして、前記第１の導電性膜、エ
ッチングストッパー薄膜、及び第２の導電性膜を選択的
にエッチングする工程、前記第１のレジストパターンを
除去するとともに、エッチングにより除去された領域に
分離絶縁膜を形成する工程、前記分離絶縁膜の一部から
隣接する前記第２の導電性膜上の一部にわたって形成さ
れた第２のレジストパターンをマスクとして、前記エッ
チングストッパー薄膜が残るように第２の導電性膜をエ
ッチングして、第１のゲート電極を形成する工程、前記
レジストパターンを除去する工程、及び、前記第１のゲ
ート電極及び分離絶縁膜上に、第２のゲート絶縁膜及び
第２のゲート電極を順次形成する工程を具備する半導体
装置の製造方法を提供する。
ート絶縁膜及び第１の導電性膜を順次形成する工程、前
記第１の導電性膜上にエッチングストッパー薄膜及び第
２の導電性膜を形成する工程、前記第２の導電性膜上の
第１のゲート電極形成予定領域に形成された第１のレジ
ストパターンをマスクとして、前記第１の導電性膜、エ
ッチングストッパー薄膜、及び第２の導電性膜を選択的
にエッチングする工程、前記第１のレジストパターンを
除去するとともに、エッチングにより除去された領域に
分離絶縁膜を形成する工程、前記分離絶縁膜の一部から
隣接する前記第２の導電性膜上の一部にわたって形成さ
れた第２のレジストパターンをマスクとして、前記エッ
チングストッパー薄膜が残るように第２の導電性膜をエ
ッチングして、第１のゲート電極を形成する工程、前記
レジストパターンを除去する工程、及び、前記第１のゲ
ート電極及び分離絶縁膜上に、第２のゲート絶縁膜及び
第２のゲート電極を順次形成する工程を具備する半導体
装置の製造方法を提供する。
【００１７】
【作用】本発明の半導体装置は、隣接する分離絶縁膜の
側壁に接するサイドウォールを有する形状、又は、段差
を有する形状の第１のゲート電極を有している。このた
め、第１のゲート電極と第２のゲート電極とで挟まれた
カップリング面積を大きく確保することができ、キャパ
シタ容量を十分に確保することが可能となった。
側壁に接するサイドウォールを有する形状、又は、段差
を有する形状の第１のゲート電極を有している。このた
め、第１のゲート電極と第２のゲート電極とで挟まれた
カップリング面積を大きく確保することができ、キャパ
シタ容量を十分に確保することが可能となった。
【００１８】また、本発明の製造方法では、第１のゲー
ト電極を形成するに当って、まず、第１の導電性膜を形
成し、その上にエッチングストッパー薄膜を形成してい
る。次いで、エッチングストッパー薄膜上に第２の導電
性膜を形成した後、エッチングストッパー薄膜が残るよ
うに、第２の導電性膜の一部を異方性エッチングにより
加工している。このため、第１のゲート電極の表面は、
エッチングストッパー薄膜の表面と、この表面につなが
る第２の導電性膜のエッチングにより残された面とから
構成されるので、カップリング面積を増大させることが
できる。
ト電極を形成するに当って、まず、第１の導電性膜を形
成し、その上にエッチングストッパー薄膜を形成してい
る。次いで、エッチングストッパー薄膜上に第２の導電
性膜を形成した後、エッチングストッパー薄膜が残るよ
うに、第２の導電性膜の一部を異方性エッチングにより
加工している。このため、第１のゲート電極の表面は、
エッチングストッパー薄膜の表面と、この表面につなが
る第２の導電性膜のエッチングにより残された面とから
構成されるので、カップリング面積を増大させることが
できる。
【００１９】さらに、異方性エッチングによって形成さ
れる第１ゲート電極の表面積は、第２の導電性膜を形成
する際に、その膜厚を調整することによって、容易に制
御することができるので、所望のキャパシタ容量を制御
よく得ることが可能である。
れる第１ゲート電極の表面積は、第２の導電性膜を形成
する際に、その膜厚を調整することによって、容易に制
御することができるので、所望のキャパシタ容量を制御
よく得ることが可能である。
【００２０】
【実施例】以下、図面を参照して、本発明の実施例を示
し、本発明をより具体的に説明する。 （実施例１）
し、本発明をより具体的に説明する。 （実施例１）
【００２１】図１〜３は、本発明の第一の実施例に係る
半導体装置の製造工程を示す断面図である。まず、図１
（ａ）に示すように、熱酸化法によって、Ｐ型シリコン
基板１０１上に２０ｎｍの膜厚の第１のゲート酸化膜１
０２を形成する。続いて、しきい値電圧制御用の不純物
としてボロンを基板１０１にイオン注入した後、ＬＰＣ
ＶＤ法によって２００ｎｍの膜厚の第１の多結晶シリコ
ン膜１０３を第１のゲート酸化膜１０２上に形成する。
半導体装置の製造工程を示す断面図である。まず、図１
（ａ）に示すように、熱酸化法によって、Ｐ型シリコン
基板１０１上に２０ｎｍの膜厚の第１のゲート酸化膜１
０２を形成する。続いて、しきい値電圧制御用の不純物
としてボロンを基板１０１にイオン注入した後、ＬＰＣ
ＶＤ法によって２００ｎｍの膜厚の第１の多結晶シリコ
ン膜１０３を第１のゲート酸化膜１０２上に形成する。
【００２２】次いで、図１（ｂ）に示すように、熱酸化
法によって、第１の多結晶シリコン膜１０３上に膜厚４
ｎｍエッチングストッパー薄膜１０４を形成する。な
お、自然酸化により形成された酸化膜をエッチングスト
ッパー薄膜として使用することもできる。このエッチン
グストッパー薄膜１０４は、２〜７ｎｍ程度の厚さとす
ることが好ましい。２ｎｍ未満であると、ストッパーと
して作用することが困難となり、７ｎｍを越えると、後
の工程で絶縁破壊を生じさせることが困難となる。なお
ここで、エッチングストッパー薄膜１０４として、酸化
膜の代わりに、本来導電性であって、かつ後に形成され
る第２の多結晶シリコン膜をエッチングする際にストッ
パーとして作用するＷ、Ｍｏ、Ｔｉ等の高融点金属を使
用することもできる。また、多結晶シリコン膜の表面を
軽く窒化したものでもよい。
法によって、第１の多結晶シリコン膜１０３上に膜厚４
ｎｍエッチングストッパー薄膜１０４を形成する。な
お、自然酸化により形成された酸化膜をエッチングスト
ッパー薄膜として使用することもできる。このエッチン
グストッパー薄膜１０４は、２〜７ｎｍ程度の厚さとす
ることが好ましい。２ｎｍ未満であると、ストッパーと
して作用することが困難となり、７ｎｍを越えると、後
の工程で絶縁破壊を生じさせることが困難となる。なお
ここで、エッチングストッパー薄膜１０４として、酸化
膜の代わりに、本来導電性であって、かつ後に形成され
る第２の多結晶シリコン膜をエッチングする際にストッ
パーとして作用するＷ、Ｍｏ、Ｔｉ等の高融点金属を使
用することもできる。また、多結晶シリコン膜の表面を
軽く窒化したものでもよい。
【００２３】得られたエッチングストッパー薄膜１０４
上に、膜厚２００ｎｍの第２の多結晶シリコン膜１０５
を、前述の第１の多結晶シリコン膜１０３と同様の条件
でＬＰＣＶＤ法により形成する。この第２の多結晶シリ
コン膜１０５の厚さを調整することによって、後に形成
される浮遊ゲート電極（第１のゲート電極）のカップリ
ング面積を制御することが可能となる。第２の多結晶シ
リコン膜１０５の厚さは、少なくとも５０ｎｍであるこ
とが好ましく、この値であると十分なカップリング面積
が得られる。
上に、膜厚２００ｎｍの第２の多結晶シリコン膜１０５
を、前述の第１の多結晶シリコン膜１０３と同様の条件
でＬＰＣＶＤ法により形成する。この第２の多結晶シリ
コン膜１０５の厚さを調整することによって、後に形成
される浮遊ゲート電極（第１のゲート電極）のカップリ
ング面積を制御することが可能となる。第２の多結晶シ
リコン膜１０５の厚さは、少なくとも５０ｎｍであるこ
とが好ましく、この値であると十分なカップリング面積
が得られる。
【００２４】さらに、第２の多結晶シリコン膜１０５上
の浮遊ゲート電極（第１のゲート電極）形成予定領域に
リソグラフィー技術を用いてレジストパターン１０６を
設ける。
の浮遊ゲート電極（第１のゲート電極）形成予定領域に
リソグラフィー技術を用いてレジストパターン１０６を
設ける。
【００２５】続いて、前記レジストパターン１０６をマ
スクとして用い、ＲＩＥにより、図１（ｃ）に示すよう
に、第２の多結晶シリコン膜１０５、エッチングストッ
パー薄膜１０４、及び第１の多結晶シリコン膜１０３を
エッチング処理する。次に、レジストパターン１０６を
マスクとして用いて、加速電圧４０ｋｅＶ、ドーズ量５
×１０15／ｃｍでヒ素イオンをシリコン基板１０１にイ
オン注入し、基板１０１に欠陥層１０７を発生させる。
スクとして用い、ＲＩＥにより、図１（ｃ）に示すよう
に、第２の多結晶シリコン膜１０５、エッチングストッ
パー薄膜１０４、及び第１の多結晶シリコン膜１０３を
エッチング処理する。次に、レジストパターン１０６を
マスクとして用いて、加速電圧４０ｋｅＶ、ドーズ量５
×１０15／ｃｍでヒ素イオンをシリコン基板１０１にイ
オン注入し、基板１０１に欠陥層１０７を発生させる。
【００２６】次いで、レジストパターン１０６を除去
し、ＣＶＤ法によってＳｉＯ2 膜を堆積した後、エッチ
バックすることで、図２（ａ）に示すように、先にエッ
チング除去された領域に分離絶縁膜１０８を形成するＳ
ｉＯ2 膜が埋め込まれる。このとき、欠陥層１０７は、
活性化されてｎ+ 配線層１０９となる。
し、ＣＶＤ法によってＳｉＯ2 膜を堆積した後、エッチ
バックすることで、図２（ａ）に示すように、先にエッ
チング除去された領域に分離絶縁膜１０８を形成するＳ
ｉＯ2 膜が埋め込まれる。このとき、欠陥層１０７は、
活性化されてｎ+ 配線層１０９となる。
【００２７】続いて、ＲＩＥにより第２の多結晶シリコ
ン膜１０５をエッチング処理するとともに、図２（ｂ）
に示すようにサイドウォール１１０を形成する。なお、
エッチングストッパー薄膜１０４を除去しないような多
結晶シリコンとＳｉＯ2 との選択比の高い方法であっ
て、かつ、異方性エッチングであれば、その他のエッチ
ング方法を使用することもできる。
ン膜１０５をエッチング処理するとともに、図２（ｂ）
に示すようにサイドウォール１１０を形成する。なお、
エッチングストッパー薄膜１０４を除去しないような多
結晶シリコンとＳｉＯ2 との選択比の高い方法であっ
て、かつ、異方性エッチングであれば、その他のエッチ
ング方法を使用することもできる。
【００２８】ここでのエッチングの際のサイドウォール
１１０の厚さは、第２の多結晶シリコン膜１０５の厚さ
に応じて決定されるものであるので、特に限定されな
い。ただし、後に絶縁膜を形成するため酸化しても、サ
イドウォール材である多結晶シリコンが存在しているよ
うな厚さであることが必要である。
１１０の厚さは、第２の多結晶シリコン膜１０５の厚さ
に応じて決定されるものであるので、特に限定されな
い。ただし、後に絶縁膜を形成するため酸化しても、サ
イドウォール材である多結晶シリコンが存在しているよ
うな厚さであることが必要である。
【００２９】さらに、ＰＯＣｌ3 法により前記サイドウ
ォール１１０と第１の多結晶シリコン膜１０３とにリン
をドーピングして、前記２つの多結晶シリコン膜の間に
介在する酸化膜１０４を絶縁破壊する。これによって、
サイドウォール（多結晶シリコン膜）１１０と第１の多
結晶シリコン膜１０３とは電気的に接続され、図２
（ｃ）に示すような段差を有する浮遊ゲート電極１１１
が形成される。なお、絶縁破壊は、リンに限らず、Ａｓ
等の他の不純物をイオン注入することにより行なうこと
もできる。また、エッチングストッパー薄膜１０４にＴ
ｉ等の高融点金属を使用した場合には、絶縁破壊は必要
ない。またここで、素子分離絶縁膜１０８をエッチバッ
クして、この分離絶縁膜に接する浮遊ゲート電極１１１
の側面の表面積を増加させることも可能である。
ォール１１０と第１の多結晶シリコン膜１０３とにリン
をドーピングして、前記２つの多結晶シリコン膜の間に
介在する酸化膜１０４を絶縁破壊する。これによって、
サイドウォール（多結晶シリコン膜）１１０と第１の多
結晶シリコン膜１０３とは電気的に接続され、図２
（ｃ）に示すような段差を有する浮遊ゲート電極１１１
が形成される。なお、絶縁破壊は、リンに限らず、Ａｓ
等の他の不純物をイオン注入することにより行なうこと
もできる。また、エッチングストッパー薄膜１０４にＴ
ｉ等の高融点金属を使用した場合には、絶縁破壊は必要
ない。またここで、素子分離絶縁膜１０８をエッチバッ
クして、この分離絶縁膜に接する浮遊ゲート電極１１１
の側面の表面積を増加させることも可能である。
【００３０】次に、熱酸化することにより浮遊ゲート電
極１１１の上に酸化膜１１２を形成した後、更にその上
に、ＬＰＣＶＤ法を用いてシリコン窒化膜１１３を形成
する。また、このシリコン窒化膜１１３の上を熱酸化す
ることによってシリコン酸化膜１１４を形成する。これ
らのシリコン酸化膜１１２、シリコン窒化膜１１３、及
びシリコン酸化膜１１４により第２のゲート絶縁膜１１
５が構成される。
極１１１の上に酸化膜１１２を形成した後、更にその上
に、ＬＰＣＶＤ法を用いてシリコン窒化膜１１３を形成
する。また、このシリコン窒化膜１１３の上を熱酸化す
ることによってシリコン酸化膜１１４を形成する。これ
らのシリコン酸化膜１１２、シリコン窒化膜１１３、及
びシリコン酸化膜１１４により第２のゲート絶縁膜１１
５が構成される。
【００３１】続いて、第２のゲート絶縁膜１１５上に第
３の多結晶シリコン膜をＣＶＤ法で堆積した後、リンを
ドーピングすることによって、図３に示すような制御ゲ
ート電極（第２ゲート電極）１１６が形成される。以
下、図示しないが、制御ゲート電極１１６をパターニン
グすることによって、ＮチャネルＭＯＳ型ＥＰＲＯＭセ
ルトランジスタが得られる。 （実施例２）図４〜５は、本発明の他の実施例に係る半
導体装置の製造工程を示す断面図である。
３の多結晶シリコン膜をＣＶＤ法で堆積した後、リンを
ドーピングすることによって、図３に示すような制御ゲ
ート電極（第２ゲート電極）１１６が形成される。以
下、図示しないが、制御ゲート電極１１６をパターニン
グすることによって、ＮチャネルＭＯＳ型ＥＰＲＯＭセ
ルトランジスタが得られる。 （実施例２）図４〜５は、本発明の他の実施例に係る半
導体装置の製造工程を示す断面図である。
【００３２】まず、実施例１で説明した図１（ａ）〜図
１（ｃ）と同様の工程にしたがって、図４（ａ）に示す
構造を形成する。すなわち、実施例１に示す例と同様に
ｐ型シリコン基板１０１の上に２０ｎｍの酸化膜１０２
を形成し、第１の多結晶シリコン膜１０３を２００ｎｍ
の厚さでデポジションして、４ｎｍの酸化膜１０４を形
成した後、第２の多結晶シリコン膜１０５を２００ｎｍ
の厚さでデポジションする。次に、実施例１と同様にレ
ジストパターン１０６をマスクとして用いてエッチング
処理し、ヒ素イオンを注入した後、実施例１と同様に分
離絶縁膜ＳｉＯ2 膜１０８を埋め込み、ｎ+ 配線層１０
９を形成する。
１（ｃ）と同様の工程にしたがって、図４（ａ）に示す
構造を形成する。すなわち、実施例１に示す例と同様に
ｐ型シリコン基板１０１の上に２０ｎｍの酸化膜１０２
を形成し、第１の多結晶シリコン膜１０３を２００ｎｍ
の厚さでデポジションして、４ｎｍの酸化膜１０４を形
成した後、第２の多結晶シリコン膜１０５を２００ｎｍ
の厚さでデポジションする。次に、実施例１と同様にレ
ジストパターン１０６をマスクとして用いてエッチング
処理し、ヒ素イオンを注入した後、実施例１と同様に分
離絶縁膜ＳｉＯ2 膜１０８を埋め込み、ｎ+ 配線層１０
９を形成する。
【００３３】次に、前記分離絶縁膜１０８のＳｉＯ2 膜
の一部と、この分離絶縁膜の一方に隣接する前記第２の
多結晶シリコン膜１０５の一部に跨がるようにレジスト
パターン１２０を形成する。このレジストパターン１２
０をマスクとして用いて、ＲＩＥにより、前記エッチン
グストッパー膜１０４まで第２の多結晶シリコン膜１０
５をエッチング処理して、図４（ｂ）に示すような形状
を得る。
の一部と、この分離絶縁膜の一方に隣接する前記第２の
多結晶シリコン膜１０５の一部に跨がるようにレジスト
パターン１２０を形成する。このレジストパターン１２
０をマスクとして用いて、ＲＩＥにより、前記エッチン
グストッパー膜１０４まで第２の多結晶シリコン膜１０
５をエッチング処理して、図４（ｂ）に示すような形状
を得る。
【００３４】続いて、レジストパターン１２０を除去し
た後、ＰＯＣｌ3 法を用いて、第２の多結晶シリコン膜
１０５と第１の多結晶シリコン膜１０３とにリンをドー
ピングして、前記２つの多結晶シリコン膜の間に介在す
る酸化膜からなるエッチングストッパー薄膜１０４を絶
縁破壊する。これにより、第２の多結晶シリコン膜１０
５と第１の多結晶シリコン膜１０３とは電気的に接続さ
れ、図４（ｃ）に示すような段差を有する浮遊ゲート電
極（第１のゲート電極）１２１が形成される。なお、絶
縁破壊は、実施例１と同様に、リンに限らず、Ａｓ等の
他の不純物をイオン注入することにより行なうこともで
きる。また、Ｔｉ等の高融点金属を使用した場合は、絶
縁破壊は必要ない。またここで、素子分離絶縁膜１０８
をエッチバックして、この分離絶縁膜に接する浮遊ゲー
ト電極１２１の側面の表面積を増加させることも可能で
ある。
た後、ＰＯＣｌ3 法を用いて、第２の多結晶シリコン膜
１０５と第１の多結晶シリコン膜１０３とにリンをドー
ピングして、前記２つの多結晶シリコン膜の間に介在す
る酸化膜からなるエッチングストッパー薄膜１０４を絶
縁破壊する。これにより、第２の多結晶シリコン膜１０
５と第１の多結晶シリコン膜１０３とは電気的に接続さ
れ、図４（ｃ）に示すような段差を有する浮遊ゲート電
極（第１のゲート電極）１２１が形成される。なお、絶
縁破壊は、実施例１と同様に、リンに限らず、Ａｓ等の
他の不純物をイオン注入することにより行なうこともで
きる。また、Ｔｉ等の高融点金属を使用した場合は、絶
縁破壊は必要ない。またここで、素子分離絶縁膜１０８
をエッチバックして、この分離絶縁膜に接する浮遊ゲー
ト電極１２１の側面の表面積を増加させることも可能で
ある。
【００３５】次に、浮遊ゲート電極１２１の上を熱酸化
することによって、第２ゲート絶縁膜１２２としてのシ
リコン酸化膜を形成する。なおここで、実施例１と同様
にＳｉＯ2 ／Ｓｉx Ｎy ／ＳｉＯ2 等の複合膜を使用し
てもよい。
することによって、第２ゲート絶縁膜１２２としてのシ
リコン酸化膜を形成する。なおここで、実施例１と同様
にＳｉＯ2 ／Ｓｉx Ｎy ／ＳｉＯ2 等の複合膜を使用し
てもよい。
【００３６】続いて、第２のゲート絶縁膜１２２の上に
第３の多結晶シリコン膜をＣＶＤ法で堆積した後、リン
をドーピングすることによって、図５に示すような制御
ゲート電極（第２ゲート電極）１２３が形成される。以
下、図示しないが、制御ゲート電極１２３をパターニン
グすることによって、ＮチャネルＭＯＳ型ＥＰＲＯＭセ
ルトランジスタが得られる。
第３の多結晶シリコン膜をＣＶＤ法で堆積した後、リン
をドーピングすることによって、図５に示すような制御
ゲート電極（第２ゲート電極）１２３が形成される。以
下、図示しないが、制御ゲート電極１２３をパターニン
グすることによって、ＮチャネルＭＯＳ型ＥＰＲＯＭセ
ルトランジスタが得られる。
【００３７】なお、本実施例の半導体装置の製造に当た
っては、第２の多結晶シリコン膜をエッチング加工する
際に、製造コスト増につながるような厳しいリソグラフ
技術を必要としない。このことは、たとえ、マスクの合
わせずれに加え、レジストパターンの細り若しくは太り
が仮に生じても、後に形成される浮遊ゲート電極１１０
のカップリング面積に変動がないことによる。
っては、第２の多結晶シリコン膜をエッチング加工する
際に、製造コスト増につながるような厳しいリソグラフ
技術を必要としない。このことは、たとえ、マスクの合
わせずれに加え、レジストパターンの細り若しくは太り
が仮に生じても、後に形成される浮遊ゲート電極１１０
のカップリング面積に変動がないことによる。
【００３８】以上、本発明の実施例を説明したが、実施
例１においては、第２のゲート絶縁膜として、多結晶シ
リコンの比較的厚い熱酸化膜のみを用いることもでき
る。多結晶シリコンの厚い酸化膜は、キャパシタ容量を
低下させるという理由から、通常は第２のゲート絶縁膜
として好ましくないが、本発明の半導体装置の特徴によ
って可能となった。
例１においては、第２のゲート絶縁膜として、多結晶シ
リコンの比較的厚い熱酸化膜のみを用いることもでき
る。多結晶シリコンの厚い酸化膜は、キャパシタ容量を
低下させるという理由から、通常は第２のゲート絶縁膜
として好ましくないが、本発明の半導体装置の特徴によ
って可能となった。
【００３９】また、実施例２において第２のゲート絶縁
膜を形成する多結晶シリコンの酸化膜としては、８００
℃以下の熱工程で形成された比較的粗悪な厚い酸化膜を
用いることもできる。そのような比較的厚い多結晶シリ
コンの熱酸化膜は、キャパシタ容量を低下させるという
理由から通常は第２ゲート絶縁膜として好ましくない。
したがって、一般には、１０００℃以上の熱工程で形成
された高品質の薄い熱酸化膜が第２のゲート絶縁膜とし
て用いられているが、実施例１の場合と同様の理由で可
能となった。
膜を形成する多結晶シリコンの酸化膜としては、８００
℃以下の熱工程で形成された比較的粗悪な厚い酸化膜を
用いることもできる。そのような比較的厚い多結晶シリ
コンの熱酸化膜は、キャパシタ容量を低下させるという
理由から通常は第２ゲート絶縁膜として好ましくない。
したがって、一般には、１０００℃以上の熱工程で形成
された高品質の薄い熱酸化膜が第２のゲート絶縁膜とし
て用いられているが、実施例１の場合と同様の理由で可
能となった。
【００４０】すなわち、本実施例の製造方法によって得
られた半導体装置は、カップリング面積を増加させるこ
とにより所望のキャパシタ容量を得ることが可能なの
で、前記の欠点を克服することができるのである。前述
のように第２のゲート絶縁膜を形成した場合は、製造コ
ストの低減化にもつながり、特に、第２の実施例の場合
には、熱工程の低減から不純物の拡散を最小限におさ
え、素子を微細化することができる。
られた半導体装置は、カップリング面積を増加させるこ
とにより所望のキャパシタ容量を得ることが可能なの
で、前記の欠点を克服することができるのである。前述
のように第２のゲート絶縁膜を形成した場合は、製造コ
ストの低減化にもつながり、特に、第２の実施例の場合
には、熱工程の低減から不純物の拡散を最小限におさ
え、素子を微細化することができる。
【００４１】
【発明の効果】以上詳述したように、本発明によれば、
第１のゲート電極に段差を設けた構造としているのでカ
ップリング面積の不足を解消でき、所望のキャパシタ容
量を制御よく確保することができる。また、この構造に
加えてビット線コンタクトを使用しない構造とした場合
には、微細化されたタイプのメモリセルの製造が可能と
なる。したがって、データ書き込み時間が短縮された
上、チャネル電流も同時に大幅に改善され、テスト時間
が非常に短縮されたことからコスト低減と、高性能・高
速化が実現可能となる。
第１のゲート電極に段差を設けた構造としているのでカ
ップリング面積の不足を解消でき、所望のキャパシタ容
量を制御よく確保することができる。また、この構造に
加えてビット線コンタクトを使用しない構造とした場合
には、微細化されたタイプのメモリセルの製造が可能と
なる。したがって、データ書き込み時間が短縮された
上、チャネル電流も同時に大幅に改善され、テスト時間
が非常に短縮されたことからコスト低減と、高性能・高
速化が実現可能となる。
【図１】本発明の第１の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図２】本発明の第１の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図３】本発明の第１の実施例に係る半導体装置を示す
断面図。
断面図。
【図４】本発明の第２の実施例に係る半導体装置の製造
工程を示す断面図。
工程を示す断面図。
【図５】本発明の第２の実施例に係る半導体装置を示す
断面図。
断面図。
【図６】従来から提案されているビット線コンタクトを
必要としないタイプのＥＰＲＯＭセルメモリの製造工程
を示す概略図。
必要としないタイプのＥＰＲＯＭセルメモリの製造工程
を示す概略図。
１０１…ｐ型シリコン基板，１０２…第１のゲート酸化
膜 １０３…第１の多結晶シリコン膜，１０４…エッチング
ストッパー薄膜 １０５…第２の多結晶シリコン膜，１０６…レジストパ
ターン １０７…欠陥層，１０８…分離絶縁膜，１０９…ｎ+ 配
線層 １１０…サイドウォール，１１１…浮遊ゲート電極，１
１２…シリコン酸化膜 １１３…シリコン窒化膜，１１４…シリコン酸化膜， １１５…第２のゲート絶縁膜，１１６…制御ゲート電極 １２０…レジストパターン，１２１…浮遊ゲート電極 １２２…第２のゲート酸化膜，１２３…制御ゲート電極 ２０１…ｐ型シリコン基板，２０２…第１のゲート絶縁
膜 ２０８…分離絶縁膜，２０９…ｎ+ 配線層，２１０…第
１のゲート電極 ２１１…シリコン酸化膜，２１２…シリコン窒化膜，２
１３…シリコン酸化膜 ２１４…第２のゲート絶縁膜，２１５…第２のゲート電
極。
膜 １０３…第１の多結晶シリコン膜，１０４…エッチング
ストッパー薄膜 １０５…第２の多結晶シリコン膜，１０６…レジストパ
ターン １０７…欠陥層，１０８…分離絶縁膜，１０９…ｎ+ 配
線層 １１０…サイドウォール，１１１…浮遊ゲート電極，１
１２…シリコン酸化膜 １１３…シリコン窒化膜，１１４…シリコン酸化膜， １１５…第２のゲート絶縁膜，１１６…制御ゲート電極 １２０…レジストパターン，１２１…浮遊ゲート電極 １２２…第２のゲート酸化膜，１２３…制御ゲート電極 ２０１…ｐ型シリコン基板，２０２…第１のゲート絶縁
膜 ２０８…分離絶縁膜，２０９…ｎ+ 配線層，２１０…第
１のゲート電極 ２１１…シリコン酸化膜，２１２…シリコン窒化膜，２
１３…シリコン酸化膜 ２１４…第２のゲート絶縁膜，２１５…第２のゲート電
極。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 21/822 H01L 27/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 半導体基板上に第１のゲート絶縁膜及び
第１の導電性膜を順次形成する工程、 前記第１の導電性膜上にエッチングストッパー薄膜及び
第２の導電性膜を形成する工程、 前記第２の導電性膜上の第１のゲート電極形成予定領域
に形成されたレジストパターンをマスクとして、前記第
１の導電性膜、エッチングストッパー薄膜、及び第２の
導電性膜を選択的にエッチングする工程、 前記レジストパターンを除去するとともに、エッチング
により除去された領域に分離絶縁膜を形成する工程、 前記エッチングストッパー薄膜が残るように前記第２の
導電性膜に異方性エッチングを施すとともに、前記分離
絶縁膜の側壁に沿ってサイドウォールを残して前記第１
の導電性膜とサイドウォールとからなる第１のゲート電
極を形成する工程、及び前記第１のゲート電極及び分離
絶縁膜上に、第２のゲート絶縁膜及び第２のゲート電極
を順次形成する工程を具備する半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１のゲート絶縁膜及び
第１の導電性膜を順次形成する工程、 前記第１の導電性膜上にエッチングストッパー薄膜及び
第２の導電性膜を形成する工程、 前記第２の導電性膜上の第１のゲート電極形成予定領域
に形成された第１のレジストパターンをマスクとして、
前記第１の導電性膜、エッチングストッパー薄膜、及び
第２の導電性膜を選択的にエッチングする工程、 前記第１のレジストパターンを除去するとともに、エッ
チングにより除去された領域に分離絶縁膜を形成する工
程、 前記分離絶縁膜の一部から隣接する前記第２の導電性膜
上の一部にわたって形成された第２のレジストパターン
をマスクとして、前記エッチングストッパー薄膜が残る
ように第２の導電性膜をエッチングして、第１のゲート
電極を形成する工程、 前記レジストパターンを除去する工程、及び前記第１の
ゲート電極及び分離絶縁膜上に、第２のゲート絶縁膜及
び第２のゲート電極を順次形成する工程を具備する半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036528A JP2908163B2 (ja) | 1993-02-25 | 1993-02-25 | 半導体装置の製造方法 |
| US08/199,018 US5389808A (en) | 1993-02-25 | 1994-02-18 | Non-volatile semiconductor memory with increased capacitance between floating and control gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5036528A JP2908163B2 (ja) | 1993-02-25 | 1993-02-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252412A JPH06252412A (ja) | 1994-09-09 |
| JP2908163B2 true JP2908163B2 (ja) | 1999-06-21 |
Family
ID=12472300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5036528A Expired - Fee Related JP2908163B2 (ja) | 1993-02-25 | 1993-02-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5389808A (ja) |
| JP (1) | JP2908163B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432112A (en) * | 1994-05-06 | 1995-07-11 | United Microelectronics Corporation | Process for EPROM, flash memory with high coupling ratio |
| JP3639028B2 (ja) * | 1996-02-06 | 2005-04-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
| EP0833393B1 (en) * | 1996-09-30 | 2011-12-14 | STMicroelectronics Srl | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
| US6319774B1 (en) | 1998-02-27 | 2001-11-20 | Micron Technology, Inc. | Method for forming a memory cell |
| US6611020B2 (en) | 1998-08-17 | 2003-08-26 | Micron Technology, Inc. | Memory cell structure |
| JP4928019B2 (ja) * | 2000-10-03 | 2012-05-09 | マクロニクス インターナショナル カンパニー リミテッド | フローテイングゲート・メモリセル用のｖ字形状フローテイングゲートを形成する方法 |
| JP2002118186A (ja) * | 2000-10-04 | 2002-04-19 | Micronics Internatl Co Ltd | 輪郭付けられたフローテイングゲート・セルの製造方法 |
| US6908817B2 (en) * | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| US7105406B2 (en) * | 2003-06-20 | 2006-09-12 | Sandisk Corporation | Self aligned non-volatile memory cell and process for fabrication |
| US7183153B2 (en) * | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| US7183161B2 (en) * | 2004-09-17 | 2007-02-27 | Freescale Semiconductor, Inc. | Programming and erasing structure for a floating gate memory cell and method of making |
| TWI252512B (en) * | 2004-10-20 | 2006-04-01 | Hynix Semiconductor Inc | Semiconductor device and method of manufacturing the same |
| US7482223B2 (en) * | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
| US7541240B2 (en) * | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
| JP5178721B2 (ja) * | 2006-08-16 | 2013-04-10 | サンディスク テクノロジーズ インコーポレイテッド | 成形されたフローティングゲートを持つ不揮発性メモリ |
| US7755132B2 (en) | 2006-08-16 | 2010-07-13 | Sandisk Corporation | Nonvolatile memories with shaped floating gates |
| US7494860B2 (en) * | 2006-08-16 | 2009-02-24 | Sandisk Corporation | Methods of forming nonvolatile memories with L-shaped floating gates |
| US20080074920A1 (en) * | 2006-09-21 | 2008-03-27 | Henry Chien | Nonvolatile Memory with Reduced Coupling Between Floating Gates |
| US7615445B2 (en) * | 2006-09-21 | 2009-11-10 | Sandisk Corporation | Methods of reducing coupling between floating gates in nonvolatile memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833514A (en) * | 1985-05-01 | 1989-05-23 | Texas Instruments Incorporated | Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide |
| FR2603128B1 (fr) * | 1986-08-21 | 1988-11-10 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
| JPS63229860A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | 半導体記憶装置およびその製造方法 |
| US4812885A (en) * | 1987-08-04 | 1989-03-14 | Texas Instruments Incorporated | Capacitive coupling |
| US5268318A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JPH0334578A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5021848A (en) * | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JPH0474477A (ja) * | 1990-07-17 | 1992-03-09 | Nec Corp | 不揮発性記憶装置およびその製造方法 |
| US5268585A (en) * | 1991-07-01 | 1993-12-07 | Sharp Kabushiki Kaisha | Non-volatile memory and method of manufacturing the same |
-
1993
- 1993-02-25 JP JP5036528A patent/JP2908163B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-18 US US08/199,018 patent/US5389808A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252412A (ja) | 1994-09-09 |
| US5389808A (en) | 1995-02-14 |
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