JPS63229860A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS63229860A JPS63229860A JP62064701A JP6470187A JPS63229860A JP S63229860 A JPS63229860 A JP S63229860A JP 62064701 A JP62064701 A JP 62064701A JP 6470187 A JP6470187 A JP 6470187A JP S63229860 A JPS63229860 A JP S63229860A
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＥＰＲＯＭ、ＥＥＰＲＯＭにおいて、フローティングゲ
ートをＵ字型とし、これにコントロールゲートを埋め込
む構造とすることにより電荷蓄積容量を増大し、微細化
する。
ートをＵ字型とし、これにコントロールゲートを埋め込
む構造とすることにより電荷蓄積容量を増大し、微細化
する。
本発明はＥＰＲＯＭ、ＥＥＰＲＯＭの構造とその製造方
法に係わり、特にフローティングゲートの基板への投影
面積を増大することな（、その電荷蓄積容量を増大し、
微細化可能な構造とその製造方法に関する。
法に係わり、特にフローティングゲートの基板への投影
面積を増大することな（、その電荷蓄積容量を増大し、
微細化可能な構造とその製造方法に関する。
従来のＥ Ｆ ＲＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）またはＥＥＰＲＯＭ（Ｅｌｅｃｔ−ｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ ）においては、微細化を行ったとき、フロー
ティングゲート（ＦＣ）部の電荷蓄積容量が減らないよ
うにするためには、コントロールゲー） （ＣＧ）とＦ
Ｃ間のゲート間絶縁膜を薄膜化し、ＣＧ−ＦＧ間静電結
合容量の増大化を図るものが多かった。
ｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）またはＥＥＰＲＯＭ（Ｅｌｅｃｔ−ｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ ）においては、微細化を行ったとき、フロー
ティングゲート（ＦＣ）部の電荷蓄積容量が減らないよ
うにするためには、コントロールゲー） （ＣＧ）とＦ
Ｃ間のゲート間絶縁膜を薄膜化し、ＣＧ−ＦＧ間静電結
合容量の増大化を図るものが多かった。
然し、この薄膜化の方法によるものはゲート間絶縁膜の
絶縁破壊強度が弱くなる問題があり、限度があり、他の
良好な策が望まれていた。
絶縁破壊強度が弱くなる問題があり、限度があり、他の
良好な策が望まれていた。
本発明はゲート間絶縁膜厚さを薄くすることなく、ＦＣ
の電荷蓄積容量を増大する構造のＥＰＲＯＭ、ＥＥＰＲ
ＯＭを与える方法を提供するものである。
の電荷蓄積容量を増大する構造のＥＰＲＯＭ、ＥＥＰＲ
ＯＭを与える方法を提供するものである。
〔従来の技術〕
第３図（ａ） 〜（ｃ）は従来例におけるＥＦＲＯＭ形
成工程を説明するための断面模式図である。
成工程を説明するための断面模式図である。
第３図（ａ）はＳｉ基板上に順次、ＳｉＯ□膜、ポリシ
リコン（Ｓｉ）膜、ＳｉＯ□膜、ポリＳｉを形成し、そ
の上に電極形成用レジストパターンを形成した状態を示
す。
リコン（Ｓｉ）膜、ＳｉＯ□膜、ポリＳｉを形成し、そ
の上に電極形成用レジストパターンを形成した状態を示
す。
この図において、２１はＰ型のＳｔ基板で、この表面を
熱酸化して約３００人のＳｉＯ□膜２２膜形２する。つ
いで、ポリＳｉ膜２３をＣＶＤ法で厚さ約４０００人被
着する。ついで、このポリＳｉ膜２３の表面を熱酸化し
て厚さ約４００人のＳｉＯ２膜２４膜形４する。この上
にＣＶＤ法で厚さ約４０００人のポリＳｉ膜２５を被着
する。
熱酸化して約３００人のＳｉＯ□膜２２膜形２する。つ
いで、ポリＳｉ膜２３をＣＶＤ法で厚さ約４０００人被
着する。ついで、このポリＳｉ膜２３の表面を熱酸化し
て厚さ約４００人のＳｉＯ２膜２４膜形４する。この上
にＣＶＤ法で厚さ約４０００人のポリＳｉ膜２５を被着
する。
ついで、この上に厚さ約１μｍのレジスト２６を塗布し
、バターニングして電極形成用のマスクを形成する。
、バターニングして電極形成用のマスクを形成する。
第３図（ｂ）はＣＧ、ＦＣを形成した後、Ｓ／Ｄ領域形
成のための砒素イオン注入をした状態を示す。
成のための砒素イオン注入をした状態を示す。
レジスト２６をマスクにして異方性エツチングして両ゲ
ートを形成する。即ち、ガス： Ｃ２ＣｌＦ５十ＳＦ
＆、圧カニ ０．２ Ｔｏｒｒの条件のもとに、反応
性イオンエツチングして、ポリＳｉ膜２５、ＳｉＯ□膜
２４膜上４Ｓｉ膜２３ 、ＳｉＯ□膜２２膜形２チング
除去する。このとき、Ｓｔ基板２１はこのガスに対して
エツチングレートが小さい。これにより、ポリＳｉ膜２
３によりＦＣが、ポリＳｉ膜２５によりＣＧが、Ｓｉｎ
ｇ膜２２膜上２ゲート酸化膜が、ＳｉＯ□膜２４膜上４
ゲート間絶縁膜が形成される。
ートを形成する。即ち、ガス： Ｃ２ＣｌＦ５十ＳＦ
＆、圧カニ ０．２ Ｔｏｒｒの条件のもとに、反応
性イオンエツチングして、ポリＳｉ膜２５、ＳｉＯ□膜
２４膜上４Ｓｉ膜２３ 、ＳｉＯ□膜２２膜形２チング
除去する。このとき、Ｓｔ基板２１はこのガスに対して
エツチングレートが小さい。これにより、ポリＳｉ膜２
３によりＦＣが、ポリＳｉ膜２５によりＣＧが、Ｓｉｎ
ｇ膜２２膜上２ゲート酸化膜が、ＳｉＯ□膜２４膜上４
ゲート間絶縁膜が形成される。
ついで、レジスト２６を除去、ＳｉおよびポリＳｉ表面
を酸化してＳｉＯ□膜２７膜厚７約３００人形成する。
を酸化してＳｉＯ□膜２７膜厚７約３００人形成する。
両ゲート電極をマスクにして砒素（Ａｓ” ）イオン注
入を行い、Ｓｉ基板表面にイオン注入領域を形成をする
。これは後処理の熱処理でＳ／Ｄ領域２８となる。
入を行い、Ｓｉ基板表面にイオン注入領域を形成をする
。これは後処理の熱処理でＳ／Ｄ領域２８となる。
第３図（ｃ）は絶縁膜を被覆した後、コンタクト孔を開
口しＡＩ電極配線を形成した状態を示す。
口しＡＩ電極配線を形成した状態を示す。
Ｓｉｎ、膜或いはＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ−５ｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜よりなる絶縁膜２９をＣ
ＶＤ法で被着し、これに電極コンタクト孔３０を開口し
、ＡＩをスパッタリングで被着しパターニングして電極
配線３１を形成する。
ｌｉｃａｔｅ Ｇｌａｓｓ）膜よりなる絶縁膜２９をＣ
ＶＤ法で被着し、これに電極コンタクト孔３０を開口し
、ＡＩをスパッタリングで被着しパターニングして電極
配線３１を形成する。
このようにして形成したＥＰＲＯＭにおいては、ＦＣは
平板状に形成され、そこに蓄積される電荷蓄積容量は、
ゲート間絶縁膜２４の誘電体層を挟んでＦＧ２３とＣＧ
２５で形成される静電結合容量で決まる。しかしながら
、この静電結合容量を上げるためにゲート間絶縁膜２４
の厚さを余り薄くすることは、絶縁破壊強度が弱くなり
問題がある。
平板状に形成され、そこに蓄積される電荷蓄積容量は、
ゲート間絶縁膜２４の誘電体層を挟んでＦＧ２３とＣＧ
２５で形成される静電結合容量で決まる。しかしながら
、この静電結合容量を上げるためにゲート間絶縁膜２４
の厚さを余り薄くすることは、絶縁破壊強度が弱くなり
問題がある。
従って、電荷のストアマージンを一定限度以上に保つた
めに、電荷蓄積容量を減らすまいとすれば、ＦＧ２３の
Ｓｉ基板１上における占有面積を余り小さく出来ず、よ
り微細化することは困難となる。
めに、電荷蓄積容量を減らすまいとすれば、ＦＧ２３の
Ｓｉ基板１上における占有面積を余り小さく出来ず、よ
り微細化することは困難となる。
また、この問題は、ＥＥＰＲＯＭにあっても、同様であ
った。即ち、ＥＦＲＯＭにあっては、紫外線によりＦＧ
中の電荷を消去していたが、このＥＥＦＲＯＭでは、Ｓ
ｉ基板上のゲート絶縁膜の一部が薄く形成され、この部
におけるトンネル電流でＦＣ中の電荷を消去するもので
、ＦＣとＣＧとの関係構造は一緒である。
った。即ち、ＥＦＲＯＭにあっては、紫外線によりＦＧ
中の電荷を消去していたが、このＥＥＦＲＯＭでは、Ｓ
ｉ基板上のゲート絶縁膜の一部が薄く形成され、この部
におけるトンネル電流でＦＣ中の電荷を消去するもので
、ＦＣとＣＧとの関係構造は一緒である。
従来例（７）ＥＰＲＯＭ、ＥＥＰＲＯＭにあっては、電
荷のストアマージン或いはゲート間絶縁膜破壊強度の問
題があり、微細化が困難であった。
荷のストアマージン或いはゲート間絶縁膜破壊強度の問
題があり、微細化が困難であった。
上記問題点の解決は、シリコン基板の表面に近い領域に
、−ｉ電型のチャネル領域を挟んで他の導電型のソース
／ドレイン領域を有し、このシリコン基板の表面上に形
成したゲート絶縁膜を挟んで、その周辺部が上に高く伸
びるＵ字型断面形状を持つフローティングゲートを有し
、更にこのフローティングゲートの上に形成したゲート
間絶縁膜を挟んでコントロールゲートを有する本発明に
おける半導体記憶装置、および シリコン基板の表面に絶縁膜を形成し、これに開口を設
けたのち、全面にポリシリコン膜を被覆する工程と、前
記開口を保護膜で埋め、この開口部のポリシリコン膜を
保護した後、絶縁膜表面上のポリシリコン膜をエツチン
グ除去する工程と、保護膜を除去した後、開口部に残存
するポリシリコン膜の表面にゲート間絶縁膜を形成した
後、この上にポリシリコン膜を被覆し、このポリシリコ
ン膜をパターニングする工程を含む本発明による半導体
記憶装置の製造方法により達成される。
、−ｉ電型のチャネル領域を挟んで他の導電型のソース
／ドレイン領域を有し、このシリコン基板の表面上に形
成したゲート絶縁膜を挟んで、その周辺部が上に高く伸
びるＵ字型断面形状を持つフローティングゲートを有し
、更にこのフローティングゲートの上に形成したゲート
間絶縁膜を挟んでコントロールゲートを有する本発明に
おける半導体記憶装置、および シリコン基板の表面に絶縁膜を形成し、これに開口を設
けたのち、全面にポリシリコン膜を被覆する工程と、前
記開口を保護膜で埋め、この開口部のポリシリコン膜を
保護した後、絶縁膜表面上のポリシリコン膜をエツチン
グ除去する工程と、保護膜を除去した後、開口部に残存
するポリシリコン膜の表面にゲート間絶縁膜を形成した
後、この上にポリシリコン膜を被覆し、このポリシリコ
ン膜をパターニングする工程を含む本発明による半導体
記憶装置の製造方法により達成される。
ＥＰＲＯＭ、ＥＥＰＲＯＭにおいて、ＦＧをＵ字型とし
、これに対向してゲート間絶縁膜を挟んでＣＧ”を中に
埋め込むように形成することにより、ＦＧ−ＣＧ間静電
結合容量を確保し、電荷蓄積容量を減することなく、ゲ
ートのＳｉ基板への投影面積を減少し、微細化する。
、これに対向してゲート間絶縁膜を挟んでＣＧ”を中に
埋め込むように形成することにより、ＦＧ−ＣＧ間静電
結合容量を確保し、電荷蓄積容量を減することなく、ゲ
ートのＳｉ基板への投影面積を減少し、微細化する。
第１図（ａ）〜（ｆ）は本発明の実施例（１）における
ＥＰＲＯＭ形成工程を説明するための断面模式図である
。
ＥＰＲＯＭ形成工程を説明するための断面模式図である
。
第１図（ａ）はＳｉ基板上にＳｉＯ２膜を形成し、これ
に開口し、ゲート酸化膜形成後ポリＳｉ膜を被着し、Ｓ
ＯＧ膜を被覆した状態を示す。
に開口し、ゲート酸化膜形成後ポリＳｉ膜を被着し、Ｓ
ＯＧ膜を被覆した状態を示す。
１はＰ型のＳｉ基板で、この表面を熱酸化して約３００
人のＳｉＯ□膜２を形成する。ついで、ＳｉＯ□膜３を
ＣＶＤ法で厚さ約４００人形成する。
人のＳｉＯ□膜２を形成する。ついで、ＳｉＯ□膜３を
ＣＶＤ法で厚さ約４００人形成する。
ついで、この５ｉＯｚ膜３の表面にレジストマスクを形
成しＲＩＥ異方性エツチングにより開口５を形成する。
成しＲＩＥ異方性エツチングにより開口５を形成する。
この異方性エツチングはガス： Ｃ）ＩＰ。
、圧カニ ０．２ Ｔｏｒｒで行う。
ついで、熱酸化してゲート絶縁膜６をＳｉ基板ｌ上に厚
さ約３００人形成する。
さ約３００人形成する。
ついで、ポリＳｉ膜７をＣＶＤ法により厚さ約２０００
人形成する。
人形成する。
更に、この上にＳＯＧ （スピンオングラス）膜８を開
口５を埋め、さらにポリＳｉ膜７の上も被覆するように
塗布する。
口５を埋め、さらにポリＳｉ膜７の上も被覆するように
塗布する。
第１図（ｂ）はエッチバックし、ポリＳｉ膜表面を露出
後、ＳｉＯ２膜上のポリＳｉ膜を除去した状態を示す。
後、ＳｉＯ２膜上のポリＳｉ膜を除去した状態を示す。
ポリＳｉ膜７の表面が露出するまでＳＯＧＯｓＯ４ライ
エツチングを行う。ガスはＣＨＦ：１、圧力は０．２
Ｔｏｒｒである。
エツチングを行う。ガスはＣＨＦ：１、圧力は０．２
Ｔｏｒｒである。
ついで、ポリＳｉ膜７を約２０００人ドライエツチング
して、ＳｉＯ□膜３の表面を露出せしめる。ガスは５ｉ
Ｃ１ｎで、圧力は０．０２Ｔｏｒｒで行う。
して、ＳｉＯ□膜３の表面を露出せしめる。ガスは５ｉ
Ｃ１ｎで、圧力は０．０２Ｔｏｒｒで行う。
これにより、断面Ｕ字型のポリＳｉよりなるＦＧ７Ａが
形成される。
形成される。
第１図（ｃ）はＳＯＧ膜を除去、ポリＳｉ膜表面にゲー
ト間絶縁膜を形成した状態を示す。
ト間絶縁膜を形成した状態を示す。
ＳＯＧＯｓＯ４ＨＦでエツチング除去する。ＳＯＧはＳ
ｉＯ２より希ＨＦに対してエツチングレート大であるた
め、ＳｉＯ２膜ｔの減少は僅がである。
ｉＯ２より希ＨＦに対してエツチングレート大であるた
め、ＳｉＯ２膜ｔの減少は僅がである。
ポリＳｉ膜７の表面を熱酸化してゲート間絶縁膜である
Ｓｉｎ、膜９を約４００人形成する。
Ｓｉｎ、膜９を約４００人形成する。
第１図（ｄ）はポリＳｉ膜を形成し、レジストをマスフ
にしてエツチングしＣＧを形成した状態を示す。
にしてエツチングしＣＧを形成した状態を示す。
ＣＶＤ法によりポリＳｉ膜、１′Ｉを厚さ約４０００人
被覆形成する。
被覆形成する。
ついで、レジスト１１を塗布、パターニングして、これ
をマスクにしてＲＩＥ異方性エツチングを行いポリＳｉ
膜／Ｆｔのパターンを形成する。これにより、ＣＧ１０
Ａを形成する。
をマスクにしてＲＩＥ異方性エツチングを行いポリＳｉ
膜／Ｆｔのパターンを形成する。これにより、ＣＧ１０
Ａを形成する。
ガス： ＳＦ６＋ ＣＺＣＩＦＳ 、圧カニ ０．２
Ｔｏｒｒで行う。
Ｔｏｒｒで行う。
第１図（ｅ）はレジスト除去、ＳｉＯ□膜除去、スルー
酸化膜形成し、砒素イオン注入を行いＳ ／ Ｄ 領域
を形成した状態を示す。
酸化膜形成し、砒素イオン注入を行いＳ ／ Ｄ 領域
を形成した状態を示す。
５ｉＯｚ膜３をＲＩＥ異方性エツチングを行い除去する
。ガス：Ｃ肝３ 、圧カニ ０．２ Ｔｏｒｒで行う
。
。ガス：Ｃ肝３ 、圧カニ ０．２ Ｔｏｒｒで行う
。
ついで、レジスト１１を除去し、熱酸化してＳｉ露出領
域にＳｉ０ｇ膜のスルー酸化膜１２を厚さ約３００人形
成する。
域にＳｉ０ｇ膜のスルー酸化膜１２を厚さ約３００人形
成する。
ついで、両ゲート電極、ＣＧ、ＦＧをマスクにして、砒
素（Ａｓ” ）イオン注入を行い、Ｓｉ基板表面領域に
イオン注入領域を形成する。これは、後の熱処理工程に
より活性化されソース／ドレイン（Ｓ／Ｄ）領域となる
。
素（Ａｓ” ）イオン注入を行い、Ｓｉ基板表面領域に
イオン注入領域を形成する。これは、後の熱処理工程に
より活性化されソース／ドレイン（Ｓ／Ｄ）領域となる
。
第１図（ｆ）は絶縁膜形成、コンタクト孔形成、ＡＩ電
極をパターニングした状態を示す。
極をパターニングした状態を示す。
絶縁膜１８をＣＶＤ法で被着形成する。これはＳｉＯ□
膜十ＰＳＧ膜であってもよいし、又、ＰＳＧ膜のみであ
ってもよい。
膜十ＰＳＧ膜であってもよいし、又、ＰＳＧ膜のみであ
ってもよい。
ついで、この絶縁膜１８に電極のコンタクト孔１４を開
口し、Ａ１をスパッタリングで被着しパターニングして
電極配線１５を形成する。
口し、Ａ１をスパッタリングで被着しパターニングして
電極配線１５を形成する。
このようにして形成したＥＰＲＯＭにおいては、ＦＧは
その周辺部が上に高く伸びＵ字型断面形状をもち、ＣＧ
はこの内部上方にゲート間絶縁膜を挟んで形成される。
その周辺部が上に高く伸びＵ字型断面形状をもち、ＣＧ
はこの内部上方にゲート間絶縁膜を挟んで形成される。
従って、ＣＧ−Ｆ Ｃ間静電結合容量を減することなく
、ｓｔｇ板面へのゲート投影面積を減少することが出来
る。ＣＧ−ＦＧ間静電容量、従ってＦＧの電荷蓄積容量
を減することなくパターンの微小化が可能となる。
、ｓｔｇ板面へのゲート投影面積を減少することが出来
る。ＣＧ−ＦＧ間静電容量、従ってＦＧの電荷蓄積容量
を減することなくパターンの微小化が可能となる。
上記実施例においては、ゲート間絶縁膜とじて熱酸化Ｓ
ｉＯ□膜を形成していたが、このゲート間絶縁膜として
５ｉＪｎ膜を使用することも出来る。
ｉＯ□膜を形成していたが、このゲート間絶縁膜として
５ｉＪｎ膜を使用することも出来る。
即ち、前記第１図（ｃ）において、５ＯＧ８を除去して
ポリＳｔのＦＧ７Ａを形成後、ＣＶＤ法で５ｔ３Ｎ４膜
を被着形成する。ついで、レジストマスクを用いてＦＣ
？Ａより外にはみ出した部分を除去する。このときの異
方性エツチングはＣＦ４． ＋０２なるガスで、圧力
Ｑ、５ Ｔｏｒｒで行う。
ポリＳｔのＦＧ７Ａを形成後、ＣＶＤ法で５ｔ３Ｎ４膜
を被着形成する。ついで、レジストマスクを用いてＦＣ
？Ａより外にはみ出した部分を除去する。このときの異
方性エツチングはＣＦ４． ＋０２なるガスで、圧力
Ｑ、５ Ｔｏｒｒで行う。
第２図（ａ） 、（ｂ）は本発明の実施例（２）におけ
るＥＰＲＯＭ形成工程を説明するための断面模式図であ
る。
るＥＰＲＯＭ形成工程を説明するための断面模式図であ
る。
この実施例（２）に示すＥＰＲＯＭの前半の工程は、実
施例（１）に示す第１図（ａ）〜（ｃ）までの工程と同
じ工程をとり形成され、その後第２図（ａ） 、（ｂ）
の工程へと続く。
施例（１）に示す第１図（ａ）〜（ｃ）までの工程と同
じ工程をとり形成され、その後第２図（ａ） 、（ｂ）
の工程へと続く。
第２図（ａ）はポリＳｉ膜を形成し、レジストをマスク
にしてエツチングしＣＧを形成した状態を示す。
にしてエツチングしＣＧを形成した状態を示す。
ＣＶＤ法によりポリＳｉ膜！澹を厚さ約４０００人被覆
形成する。
形成する。
ついで、レジスト１１を塗布、パターニングして、これ
をマスクにして等方性ドライエツチングを行いポリ５ｔ
ｌｌｆｆ＃のパターンを形成する。これにより、ＣＧ１
０Ｂを形成する。
をマスクにして等方性ドライエツチングを行いポリ５ｔ
ｌｌｆｆ＃のパターンを形成する。これにより、ＣＧ１
０Ｂを形成する。
ガス： ＣＦ４．＋ ０２ 、圧カニ ０．７ Ｔｏ
ｒｒでプラズマエツチングを行うと、ポリＳｉに対して
等方的にエツチングが進むためレジスト１１の下にサイ
ドエツチングが生じ、ＣＧ１０Ｂの断面形状は矩形型に
近くなる。
ｒｒでプラズマエツチングを行うと、ポリＳｉに対して
等方的にエツチングが進むためレジスト１１の下にサイ
ドエツチングが生じ、ＣＧ１０Ｂの断面形状は矩形型に
近くなる。
第２図（ｂ）はレジスト除去、５ｉＯｚ膜除去、砒素イ
オン注入によりＳ／Ｄ領域形成、絶縁膜形成、コンタク
ト孔形成、Ａ１電極をパターニングした状態を示す。
オン注入によりＳ／Ｄ領域形成、絶縁膜形成、コンタク
ト孔形成、Ａ１電極をパターニングした状態を示す。
ＳｉＯ□膜３をＲＩＥ異方性エツチングで除去し、つい
でレジスト１１を除去した後、熱酸化してＳｉ露出領域
に５ｉＯｚ膜のスルー酸化膜１２を形成、Ａｓ”イオン
注入を行い、Ｓ／Ｄ領域を形成する。
でレジスト１１を除去した後、熱酸化してＳｉ露出領域
に５ｉＯｚ膜のスルー酸化膜１２を形成、Ａｓ”イオン
注入を行い、Ｓ／Ｄ領域を形成する。
ついで、絶縁膜１８をＣＶＤ法で被着形成、これに電極
のコンタクト孔１４を開口し、Ａｔをスパッタリングで
被着しパターニングして電極配線１５を形成する。
のコンタクト孔１４を開口し、Ａｔをスパッタリングで
被着しパターニングして電極配線１５を形成する。
この方法で形成したＥＰＲＯＭではＣＧ−ＦＧ間静電結
合容量が実施例（１）のものより若干減少するが、従来
例のものよりは大きくなっており、その効果は期待出来
る。
合容量が実施例（１）のものより若干減少するが、従来
例のものよりは大きくなっており、その効果は期待出来
る。
上記本発明の実施例はＥＦＲＯＭについて説明したが、
ＥＥＰＲＯＭにおいても同様の効果が期待出来ることは
、従来例の説明における論旨からして明らかである。
ＥＥＰＲＯＭにおいても同様の効果が期待出来ることは
、従来例の説明における論旨からして明らかである。
以上詳細に説明したように、本発明によれば、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭにおいて、ＦＣ，ゲート間絶縁膜、Ｃ
Ｇで構成する静電結合容量を減らすことなく、即ち、Ｆ
Ｃの電荷蓄積容量を減少することな（、Ｓｉ基板面への
ＦＣの投影面積を減少出来るのでパターン微小化が可能
となる。
Ｍ、ＥＥＰＲＯＭにおいて、ＦＣ，ゲート間絶縁膜、Ｃ
Ｇで構成する静電結合容量を減らすことなく、即ち、Ｆ
Ｃの電荷蓄積容量を減少することな（、Ｓｉ基板面への
ＦＣの投影面積を減少出来るのでパターン微小化が可能
となる。
第１図（ａ）〜（ｆ）は本発明の実施例（１）における
ＥＰＲＯＭ形成工程を説明するための断面模式図、 第２図（ａ） 、（ｂ）は本発明の実施例（２）におけ
るＥＰＲＯＭ形成工程を説明するための断面模式図、 第３図（ａ） 〜（ｃ）は従来例におけるＥＰＲＯＭ形
成工程を説明するための断面模式図である。 これら図において、 １はＳｉ基板（Ｐ型）、 ２はＳｉｎ、膜、 ３はＳｉＯ□膜、 半悸勃品伝任工 ５は開口、 ６はゲート絶縁膜（ＳｉＯ□膜）、 ７は、ポリシリコン膜、 ７Ａはフローティングゲート（Ｆ Ｇ）、８は保護膜（
ＳＯＧ膜）、 ９はゲート間絶縁膜、 １０Ａ 、 １０Ｂはコントロールゲート（ＣＧ）、１
１はレジスト、 １２はＳｉＯ□膜、 １３はソース／ドレイン（Ｓ／Ｄ）領域、１４はコンタ
クト孔、 １５は電極配線、 黍亡酬の笑列ジテＪ（Ｉ刀シお（乃ｒＰＲＯＭ凧収、二
双、Ｌｉｃ＋ＦＩＶｈｒ＝ａｉｗ＞Ｍｉｄ’１石／図
ＥＰＲＯＭ形成工程を説明するための断面模式図、 第２図（ａ） 、（ｂ）は本発明の実施例（２）におけ
るＥＰＲＯＭ形成工程を説明するための断面模式図、 第３図（ａ） 〜（ｃ）は従来例におけるＥＰＲＯＭ形
成工程を説明するための断面模式図である。 これら図において、 １はＳｉ基板（Ｐ型）、 ２はＳｉｎ、膜、 ３はＳｉＯ□膜、 半悸勃品伝任工 ５は開口、 ６はゲート絶縁膜（ＳｉＯ□膜）、 ７は、ポリシリコン膜、 ７Ａはフローティングゲート（Ｆ Ｇ）、８は保護膜（
ＳＯＧ膜）、 ９はゲート間絶縁膜、 １０Ａ 、 １０Ｂはコントロールゲート（ＣＧ）、１
１はレジスト、 １２はＳｉＯ□膜、 １３はソース／ドレイン（Ｓ／Ｄ）領域、１４はコンタ
クト孔、 １５は電極配線、 黍亡酬の笑列ジテＪ（Ｉ刀シお（乃ｒＰＲＯＭ凧収、二
双、Ｌｉｃ＋ＦＩＶｈｒ＝ａｉｗ＞Ｍｉｄ’１石／図
Claims (1)
- 【特許請求の範囲】 〔１〕シリコン基板（１）の表面に近い領域に、一導電
型のチャネル領域（１６）を挟んで他の導電型のソース
／ドレイン（１３）領域を有し、このシリコン基板（１
）の表面上に形成したゲート絶縁膜（６）を挟んで、そ
の周辺部が上に高く伸びるＵ字型断面形状を持つフロー
ティングゲート（７Ａ）を有し、 更にこのフローティングゲート（７Ａ）の上に形成した
ゲート間絶縁膜（９）を挟んでコントロールゲート（１
０Ａ）を有する ことを特徴とする半導体記憶装置。 〔２〕シリコン基板（１）の表面に絶縁膜（３）を形成
し、これに開口（５）を設けたのち、全面にポリシリコ
ン膜（７）を被覆する工程と、前記開口（５）を保護膜
（８）で埋め、この開口（５）部のポリシリコン膜（７
）を保護した後、絶縁膜（３）表面上のポリシリコン膜
（７）をエッチング除去する工程と、 保護膜（８）を除去した後、開口（５）部に残存するポ
リシリコン膜（７）の表面にゲート間絶縁膜（９）を形
成した後、この上にポリシリコン膜を被覆し、このポリ
シリコン膜をパタ ーニングする工程を 含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064701A JPS63229860A (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064701A JPS63229860A (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229860A true JPS63229860A (ja) | 1988-09-26 |
Family
ID=13265711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064701A Pending JPS63229860A (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229860A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252412A (ja) * | 1993-02-25 | 1994-09-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5793080A (en) * | 1993-10-12 | 1998-08-11 | Lg Semicon Co., Ltd. | Nonvolatile memory device |
| EP0903788A2 (de) * | 1997-07-30 | 1999-03-24 | Siemens Aktiengesellschaft | Nichtflüchtige Speicherzelle mit hoher Koppelkapazität |
-
1987
- 1987-03-19 JP JP62064701A patent/JPS63229860A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252412A (ja) * | 1993-02-25 | 1994-09-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5793080A (en) * | 1993-10-12 | 1998-08-11 | Lg Semicon Co., Ltd. | Nonvolatile memory device |
| EP0903788A2 (de) * | 1997-07-30 | 1999-03-24 | Siemens Aktiengesellschaft | Nichtflüchtige Speicherzelle mit hoher Koppelkapazität |
| EP0903788A3 (de) * | 1997-07-30 | 1999-11-03 | Siemens Aktiengesellschaft | Nichtflüchtige Speicherzelle mit hoher Koppelkapazität |
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