JP3021472B2 - 集積メモリセルの製造法 - Google Patents
集積メモリセルの製造法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は集積メモリセルの製造法に関する。特にこの
方法は、メモリ殊に不揮発性EPROM型メモリ即ち紫外線
照射により消去可能で電気的にプログラミングすること
が可能なメモリ、又はEEPROM7型メモリ即ち電気的に消
去・プログラミング共に可能なメモリを具備するMOS集
積回路の製造に適用される。集積メモリは、電気的に接
続した幾つかのメモリ点から成るメモリセルと呼ばれる
実際の記憶部分と、このメモリ点を制御する周辺回路と
を具備する集積回路である。
方法は、メモリ殊に不揮発性EPROM型メモリ即ち紫外線
照射により消去可能で電気的にプログラミングすること
が可能なメモリ、又はEEPROM7型メモリ即ち電気的に消
去・プログラミング共に可能なメモリを具備するMOS集
積回路の製造に適用される。集積メモリは、電気的に接
続した幾つかのメモリ点から成るメモリセルと呼ばれる
実際の記憶部分と、このメモリ点を制御する周辺回路と
を具備する集積回路である。
本発明はこの実際の記憶部分を製造することを目的と
する。
する。
（従来の技術） 106ビットを記憶出来る最新のメモリセルは、1.2μｍ
技術による、最小のテープと間隔との寸法が1.2μｍで
ある20〜25μm2の表面積を持っている。従って、メモリ
の表面積はトリグラフの基本正方形の面積（1200×1200
nm2）の約14〜17倍である。
技術による、最小のテープと間隔との寸法が1.2μｍで
ある20〜25μm2の表面積を持っている。従って、メモリ
の表面積はトリグラフの基本正方形の面積（1200×1200
nm2）の約14〜17倍である。
第１図は公知のEPROM型メモリセル、即ち読出しの時
だけ電気的にプログラミング出来て、紫外線照射により
消去可能なメモリセルを示す斜視略図である。
だけ電気的にプログラミング出来て、紫外線照射により
消去可能なメモリセルを示す斜視略図である。
第１図に示すように、１つのメモリ点を全て単結晶シ
リコン半導体基板８中に形成されるソース４、チャネル
５、ドレイン６を具備するトランジスタで形成し、ソー
スとドレインとは基板とは逆の導電性を持っている。
リコン半導体基板８中に形成されるソース４、チャネル
５、ドレイン６を具備するトランジスタで形成し、ソー
スとドレインとは基板とは逆の導電性を持っている。
トランジスタはまた、一般に酸化シリコンのゲート絶
縁体10を備え、その上に一般に燐をドープした単結晶シ
リコンから作った第１ゲート12、第２ゲート14を積層す
る。これら２つのゲートは一般に酸化シリコンの薄い絶
縁層16で分離する。
縁体10を備え、その上に一般に燐をドープした単結晶シ
リコンから作った第１ゲート12、第２ゲート14を積層す
る。これら２つのゲートは一般に酸化シリコンの薄い絶
縁層16で分離する。
第１ゲート12は浮遊ゲート、第２ゲート14はメモリ点
の制御ゲートである。
の制御ゲートである。
メモリ点は、例えば窒化シリコンのマスクを介する基
板の局部表面酸化により形成されたフィールド酸化物18
によって他のメモリ点及び該メモリ点の周辺制御回路か
ら電気的に絶縁する。
板の局部表面酸化により形成されたフィールド酸化物18
によって他のメモリ点及び該メモリ点の周辺制御回路か
ら電気的に絶縁する。
メモリセル全体は、24で示すようなソース及びドレイ
ンの電気的接触孔を形成した、通常酸化シリコンで出来
た厚い絶縁層22で覆われる。種々のメモリ点及び周辺制
御回路の両方或はその一方のソースとドレインとの間の
電気的接続は、絶縁層22に蒸着し、適当にエッチングを
した、一般にアルミニウムで出来た導電層26により確保
する。
ンの電気的接触孔を形成した、通常酸化シリコンで出来
た厚い絶縁層22で覆われる。種々のメモリ点及び周辺制
御回路の両方或はその一方のソースとドレインとの間の
電気的接続は、絶縁層22に蒸着し、適当にエッチングを
した、一般にアルミニウムで出来た導電層26により確保
する。
種々のメモリ点の制御ゲート相互間の電気的接続は、
制御ゲート14として同時に、また同じ多結晶シリコン層
中で画定される。
制御ゲート14として同時に、また同じ多結晶シリコン層
中で画定される。
（発明が解決しようとする課題） 本願出願人はこれらのメモリセルを実現するのに当っ
て幾つかの技術的課題に遭遇した。
て幾つかの技術的課題に遭遇した。
第１の課題は集積度に関するものである。
実際、集積回路殊にメモリの集積度を上げるためにそ
の寸法を小さくする方法を見出すべく研究を重ねている
が、今までのところ、一般に現在の公知のメモリで、こ
の課題を解決しようとする努力はメモリセルの寸法の縮
小を制限する２つの因子にだけ集中されている。
の寸法を小さくする方法を見出すべく研究を重ねている
が、今までのところ、一般に現在の公知のメモリで、こ
の課題を解決しようとする努力はメモリセルの寸法の縮
小を制限する２つの因子にだけ集中されている。
第１の因子は、浮遊ゲート12とフィールド酸化物18と
の間のオーバラップ即ち重ね合わせである。メモリ点を
構成する種々の層及びこれら種々の層をエッチングする
のに必要なリトグラフマスクを重ね合わせる際の精度が
不良なために、フィールド酸化物18の上の浮遊ゲート12
のオーバーフロー即ちはみだしX1及び浮遊ゲート12に対
するフィールド酸化物18のはみだしY1が必要である。こ
れらのはみだしはそれぞれメモリセルの語線（即ちゲー
ト接続線）のＸ方向及びこれに垂直なメモリ点のチャネ
ルのＹ方向にある。
の間のオーバラップ即ち重ね合わせである。メモリ点を
構成する種々の層及びこれら種々の層をエッチングする
のに必要なリトグラフマスクを重ね合わせる際の精度が
不良なために、フィールド酸化物18の上の浮遊ゲート12
のオーバーフロー即ちはみだしX1及び浮遊ゲート12に対
するフィールド酸化物18のはみだしY1が必要である。こ
れらのはみだしはそれぞれメモリセルの語線（即ちゲー
ト接続線）のＸ方向及びこれに垂直なメモリ点のチャネ
ルのＹ方向にある。
第２の因子は、ビットのラインの電気的接触孔の回り
即ちメモリ点のドレインの接触孔の回りに絶縁用ガード
を設ける必要があることである。ドレイン接点とフィー
ルド酸化物18との間にＸ方向に１つの絶縁ガードX2が設
けられ、ドレイン接点とゲート12、14の間にＹ方向にも
う１つの絶縁ガードY2が設けられる。
即ちメモリ点のドレインの接触孔の回りに絶縁用ガード
を設ける必要があることである。ドレイン接点とフィー
ルド酸化物18との間にＸ方向に１つの絶縁ガードX2が設
けられ、ドレイン接点とゲート12、14の間にＹ方向にも
う１つの絶縁ガードY2が設けられる。
リトグラフの寸法の縮小は、異なる高さの間の重ね合
わせ、殊にリトグラフのマスクの重ね合わせについて
は、何ら縮小に比例した精度の向上が伴わないので、上
述の制限因子はメモリの集積度を増すにつれて益々厳し
くなることが判る。
わせ、殊にリトグラフのマスクの重ね合わせについて
は、何ら縮小に比例した精度の向上が伴わないので、上
述の制限因子はメモリの集積度を増すにつれて益々厳し
くなることが判る。
従って、浮遊ゲートとフィールド酸化物及び接触孔の
回りの絶縁ガードとの両方或はその一方との間の重なり
合いを避けるために、自動心出し或は自動位置決めが出
来るようなメモリセルの製造法を改良する研究が行なわ
れている。
回りの絶縁ガードとの両方或はその一方との間の重なり
合いを避けるために、自動心出し或は自動位置決めが出
来るようなメモリセルの製造法を改良する研究が行なわ
れている。
第２の課題は、従来の方法で製造されたメモリセルは
第１図にＰで示す小さな点を持っているということであ
る。これらの点はゲート及び共重合体（interpoly）の
不導体16の最端エッジで形成された角度のレベルにあ
る。
第１図にＰで示す小さな点を持っているということであ
る。これらの点はゲート及び共重合体（interpoly）の
不導体16の最端エッジで形成された角度のレベルにあ
る。
第３の課題は、従来の方法で製造されたメモリセル
は、平らな形状に近い構造の方が好ましい場合にも、大
きな凹凸を呈するという点である。
は、平らな形状に近い構造の方が好ましい場合にも、大
きな凹凸を呈するという点である。
（課題を解決するための手段） 本発明は、これらの課題を全て解決でき、特に２つの
メモリ点の２つの浮遊ゲート間の距離Ｘ′３を短くして
メモリの寸法を縮小することによりメモリの集積度を上
げるメモリセル製造法を提供することを目的とする。こ
の距離Ｘ′３は、また制御ラインにより修正された語線
の方向にとったものである。
メモリ点の２つの浮遊ゲート間の距離Ｘ′３を短くして
メモリの寸法を縮小することによりメモリの集積度を上
げるメモリセル製造法を提供することを目的とする。こ
の距離Ｘ′３は、また制御ラインにより修正された語線
の方向にとったものである。
本発明の目的は、互いに電気的に絶縁したメモリ点の
マトリックスを具備し、各メモリ点はドレイン、ソー
ス、浮遊ゲートを具備し、各メモリ点の浮遊ゲートは横
方向に離れ、他の１つ又は２つの浮遊ゲートから第１の
方向に沿って絶縁され、該第１方向に沿った浮遊ゲート
の横方向の絶縁を行なう工程と、これに続いて浮遊ゲー
トを形成する工程とを有することを主な特徴とする、半
導体基板上の集積メモリセルの製造法を提供することに
ある。
マトリックスを具備し、各メモリ点はドレイン、ソー
ス、浮遊ゲートを具備し、各メモリ点の浮遊ゲートは横
方向に離れ、他の１つ又は２つの浮遊ゲートから第１の
方向に沿って絶縁され、該第１方向に沿った浮遊ゲート
の横方向の絶縁を行なう工程と、これに続いて浮遊ゲー
トを形成する工程とを有することを主な特徴とする、半
導体基板上の集積メモリセルの製造法を提供することに
ある。
本発明による製造法は、使用するエッチングマスクが
２つのゲートパターンの中の１つを具備し、マスクのパ
ターンはピッチを持ち、該ピッチは、２つの浮遊ゲート
の間の間隔の２つ分の長さX3だけ増加した２つ分の浮遊
ゲートの長さＬに相当する、長さを有する。
２つのゲートパターンの中の１つを具備し、マスクのパ
ターンはピッチを持ち、該ピッチは、２つの浮遊ゲート
の間の間隔の２つ分の長さX3だけ増加した２つ分の浮遊
ゲートの長さＬに相当する、長さを有する。
好ましくは、浮遊ゲートの絶縁工程は、犠牲層を蒸着
し、続いて２つのゲートパターンの中の１つを持つマス
クによりこの犠牲層をエッチングし、続いて絶縁層を蒸
着して、所望の幅X3のサブミクロンのオーダの幅のスペ
ーサを形成するように該絶縁層をエッチングし、最後に
はその犠牲層を除去する工程を含む。
し、続いて２つのゲートパターンの中の１つを持つマス
クによりこの犠牲層をエッチングし、続いて絶縁層を蒸
着して、所望の幅X3のサブミクロンのオーダの幅のスペ
ーサを形成するように該絶縁層をエッチングし、最後に
はその犠牲層を除去する工程を含む。
好ましくは、その製造法は次の工程を含む。
ａ）はじめに、 前記メモリ点を絶縁するフィールド酸化物を形成する
厚い酸化物により分離した活性帯を基板（８）の中に形
成し、 前記基板を保護する材料層（30）を形成し、 該保護層（30）を介してイオン打込みを行なうことに
よりチャネル領域のドーピングを行い、 ｂ）次に下記工程により浮遊ゲートの横方向の絶縁を形
成し、 犠牲層（31）を付着し、 該犠牲層（31）にエッチングを施して所望のパターン
（310）を形成し、 薄い絶縁層（32）に付着し、 該絶縁層（32）をエッチングして前記パターン（31
0）の横方向の端部にスペーサ型絶縁パターン（320）を
形成し、該絶縁パターン（320）の間隔により浮遊ゲー
ト（350）の長さを規定し、 前記犠牲層（31）の前記パターン（310）を除去し、 前記保護層（30）を除去し、 絶縁材料の薄膜（34）を形成してゲート酸化物を形成
し、 ｃ）メモリ点の浮遊ゲートが実現されることになる層
（35）を付着し、 ｄ）前記層（35）の表面の凹凸を平坦化する平坦化層
（36）を付着し、これら２つの層（35,36）を同時にエ
ッチングし、 ｅ）非導体層（37）とメモリ点の制御ゲートが実現され
ることになる層（38）を付着し、該層（38）をマスクに
よりエッチングし、前記非導体層（37）と工程（ｃ）に
より形成された層（35）をエッチングして浮遊ゲートを
形成し、 ｆ）メモリ点のソース（４）とドレイン（６）を形成
し、 ｇ）ソースとドレインの全部又は一部の電気接点ホール
（24）を形成し、 ｈ）異なるセルのソース、ドレイン及び制御ゲート、及
び関連回路の電気接続（26）を形成する。
厚い酸化物により分離した活性帯を基板（８）の中に形
成し、 前記基板を保護する材料層（30）を形成し、 該保護層（30）を介してイオン打込みを行なうことに
よりチャネル領域のドーピングを行い、 ｂ）次に下記工程により浮遊ゲートの横方向の絶縁を形
成し、 犠牲層（31）を付着し、 該犠牲層（31）にエッチングを施して所望のパターン
（310）を形成し、 薄い絶縁層（32）に付着し、 該絶縁層（32）をエッチングして前記パターン（31
0）の横方向の端部にスペーサ型絶縁パターン（320）を
形成し、該絶縁パターン（320）の間隔により浮遊ゲー
ト（350）の長さを規定し、 前記犠牲層（31）の前記パターン（310）を除去し、 前記保護層（30）を除去し、 絶縁材料の薄膜（34）を形成してゲート酸化物を形成
し、 ｃ）メモリ点の浮遊ゲートが実現されることになる層
（35）を付着し、 ｄ）前記層（35）の表面の凹凸を平坦化する平坦化層
（36）を付着し、これら２つの層（35,36）を同時にエ
ッチングし、 ｅ）非導体層（37）とメモリ点の制御ゲートが実現され
ることになる層（38）を付着し、該層（38）をマスクに
よりエッチングし、前記非導体層（37）と工程（ｃ）に
より形成された層（35）をエッチングして浮遊ゲートを
形成し、 ｆ）メモリ点のソース（４）とドレイン（６）を形成
し、 ｇ）ソースとドレインの全部又は一部の電気接点ホール
（24）を形成し、 ｈ）異なるセルのソース、ドレイン及び制御ゲート、及
び関連回路の電気接続（26）を形成する。
好ましくは、工程ｃ）の中で行われる浮遊ゲートの形
成は次の連続する小工程で行なわれる。
成は次の連続する小工程で行なわれる。
多結晶シリコンの第１層を被着し、 プレーナ化するための樹脂層を蒸着し、 同じ速度で該樹脂層と多結晶シリコンとをエッチング
して多結晶シリコンを露出させ、 多結晶シリコンの第１層にドーピングを施す。
して多結晶シリコンを露出させ、 多結晶シリコンの第１層にドーピングを施す。
好ましい１実施例によれば、基板はシリコンで、絶縁
材料の薄層は基板を形成するシリコンの酸化により得ら
れる酸化シリコン層である。
材料の薄層は基板を形成するシリコンの酸化により得ら
れる酸化シリコン層である。
好ましくは、前記保護層は、フィールド酸化物を形成
するのに使用される窒化物マスクで構成される。
するのに使用される窒化物マスクで構成される。
１実施例によれば、プレーナ化樹脂は脱水処理により
被着される。
被着される。
またある実施例によれば、浮遊ゲートを形成する工程
は、酸素プラズマにより全ての残留樹脂を除去する最終
工程を含んでいる。
は、酸素プラズマにより全ての残留樹脂を除去する最終
工程を含んでいる。
更に１変形実施例によると、多結晶シリコン層のドー
ピングは該多結晶シリコン層の蒸着の直後に行われる。
ピングは該多結晶シリコン層の蒸着の直後に行われる。
好ましくは、工程ｄ）中に行われる制御ゲートの形成
は次の連続する小工程により行なわれる。
は次の連続する小工程により行なわれる。
ゲート間絶縁層を形成し、 多結晶シリコンの第２層を蒸着し、 該多結晶シリコンの第２層にドーピングを行い、 制御ゲートを規定するパターンを持つマスクからこの
第２層にエッチングを施し、 スペーサを形成する絶縁層及びゲート間絶縁層が前記
第２多結晶シリコン層に覆われない区域で該絶縁層及び
ゲート間絶縁層に部分エッチングを行い、 第２多結晶シリコン層に覆われない区域で、前記ゲー
ト間絶縁層に対して第１多結晶シリコン層を選択的にエ
ッチングする。
第２層にエッチングを施し、 スペーサを形成する絶縁層及びゲート間絶縁層が前記
第２多結晶シリコン層に覆われない区域で該絶縁層及び
ゲート間絶縁層に部分エッチングを行い、 第２多結晶シリコン層に覆われない区域で、前記ゲー
ト間絶縁層に対して第１多結晶シリコン層を選択的にエ
ッチングする。
（実施例） 本発明のその他の特徴及び利点は、添付の図面を参照
しながら、決して限定的ではない次の説明を読めば更に
明らかになるであろう。
しながら、決して限定的ではない次の説明を読めば更に
明らかになるであろう。
既に説明した第１図は従来技術によるEPROMメモリセ
ルの斜視略図、第２図は本発明によるEPROMメモリセル
の斜視略図であって、第３図〜第10図は本発明による製
造法の連続する中間工程を示す。第11図、第12図は、そ
れぞれ従来技術、本発明の製造法による浮遊ゲート形成
用エッチングマスクを極めて簡略化した方法で示す略図
である。
ルの斜視略図、第２図は本発明によるEPROMメモリセル
の斜視略図であって、第３図〜第10図は本発明による製
造法の連続する中間工程を示す。第11図、第12図は、そ
れぞれ従来技術、本発明の製造法による浮遊ゲート形成
用エッチングマスクを極めて簡略化した方法で示す略図
である。
次に述べる説明はEPROMメモリセルに関する。勿論、
本発明による製造法はまたEEPROMメモリセルにも適用で
きる。簡単にするために、ここではEPROMメモリセルだ
けについて説明する。このEPROMメモリセルは、ｐ型単
結晶シリコン基板上に形成したチャネルＮ上のメモリ点
から形成される。本発明は、どのような半導体基板上に
形成された、どのようなタイプの浮遊ゲートにも適用で
きるという点で遥かに広い一般的な適用範囲を持ってい
る。
本発明による製造法はまたEEPROMメモリセルにも適用で
きる。簡単にするために、ここではEPROMメモリセルだ
けについて説明する。このEPROMメモリセルは、ｐ型単
結晶シリコン基板上に形成したチャネルＮ上のメモリ点
から形成される。本発明は、どのような半導体基板上に
形成された、どのようなタイプの浮遊ゲートにも適用で
きるという点で遥かに広い一般的な適用範囲を持ってい
る。
あたかも従来技術によるメモリセルのような、第２図
に示すEPROMメモリセルは、メモリ点のマトリックスを
具備し、このマトリックスは、それぞれソース４と、ｐ
型単結晶シリコン基板８上に形成されたn+型ドレイン
と、ソース、ドレイン間に設けられた積層材料とを具備
するトランジスタから形成される。これらの積層材料
は、第１に前記基板８、次いで酸化シリコンの第１の絶
縁体34、燐をドープした多結晶シリコンで出来た浮遊ゲ
ー350、積層された３種の不導体材料SiO2、Si3N4、SiO2
から形成された第２の絶縁体37及び燐をドープした多結
晶シリコン制御ゲート38から形成される。これらの積層
厚は普通600〜700nmである。
に示すEPROMメモリセルは、メモリ点のマトリックスを
具備し、このマトリックスは、それぞれソース４と、ｐ
型単結晶シリコン基板８上に形成されたn+型ドレイン
と、ソース、ドレイン間に設けられた積層材料とを具備
するトランジスタから形成される。これらの積層材料
は、第１に前記基板８、次いで酸化シリコンの第１の絶
縁体34、燐をドープした多結晶シリコンで出来た浮遊ゲ
ー350、積層された３種の不導体材料SiO2、Si3N4、SiO2
から形成された第２の絶縁体37及び燐をドープした多結
晶シリコン制御ゲート38から形成される。これらの積層
厚は普通600〜700nmである。
メモリ点を互い電気的に絶縁するために横方向の絶縁
物18を設ける。これらの絶縁物に対しては、必ず基板に
p+型ドーピングを行なう。
物18を設ける。これらの絶縁物に対しては、必ず基板に
p+型ドーピングを行なう。
各メモリ点の浮遊ゲートはＸ方向に互に離れている。
この離れた距離をX3で表わす。
この離れた距離をX3で表わす。
本発明の製造法によれば、距離X3は従来技術の場合よ
りも小さくなる。このＸ方向のゲートの絶縁は、実線の
浮遊ゲートを形成する前に、本発明の製造法によって形
成される。
りも小さくなる。このＸ方向のゲートの絶縁は、実線の
浮遊ゲートを形成する前に、本発明の製造法によって形
成される。
浮遊ゲートを形成するために、一般にリトグラフのエ
ッチングマスクを使用する。このマスクは、距離Ｘ′３
（第11図）が加算されるゲートの長さに相当する任意の
ピッチのパターンを持っている。実線のゲートを形成す
る前に、本発明による浮遊ゲートの絶縁物の形成によっ
て、従来技術において浮遊ゲートを形成するのに使われ
るピッチより大きいピッチのパターンを持ったエッチン
グマスクを使用する。第11図は従来技術によるエッチン
グマスクのゲートパターンＧ′１、Ｇ′２を示す略図で
ある。第12図は本発明による浮遊ゲートの横方向絶縁を
示す。これらのパターンは、ゲートG1の長さＬ及び第２
のゲートG2の長さＬにゲートG1、G2およびG2、G3を隔て
る長さX3の間隔だけ加えた長さに相当するピッチを持っ
ている。本発明による集積メモリ製造の全ての工程を、
軸BBに沿った断面図である第３図〜第10図を参照しなが
ら説明する。
ッチングマスクを使用する。このマスクは、距離Ｘ′３
（第11図）が加算されるゲートの長さに相当する任意の
ピッチのパターンを持っている。実線のゲートを形成す
る前に、本発明による浮遊ゲートの絶縁物の形成によっ
て、従来技術において浮遊ゲートを形成するのに使われ
るピッチより大きいピッチのパターンを持ったエッチン
グマスクを使用する。第11図は従来技術によるエッチン
グマスクのゲートパターンＧ′１、Ｇ′２を示す略図で
ある。第12図は本発明による浮遊ゲートの横方向絶縁を
示す。これらのパターンは、ゲートG1の長さＬ及び第２
のゲートG2の長さＬにゲートG1、G2およびG2、G3を隔て
る長さX3の間隔だけ加えた長さに相当するピッチを持っ
ている。本発明による集積メモリ製造の全ての工程を、
軸BBに沿った断面図である第３図〜第10図を参照しなが
ら説明する。
浮遊ゲートの絶縁物の形成工程は、好ましくは多結晶
シリコン層である犠牲層31を蒸着し、次いで該犠牲層31
に上に定義したマスクによってエッチングを行い、次い
でこのエッチングした多結晶シリコン31の層の上に絶縁
層32を蒸着し、最後に所望の厚さX3を持つスペーサ320
を形成するように絶縁層32と多結晶シリコン31とにエッ
チングを行なう各小工程から成る。該スペーサ320は、
多結晶シリコン層31のパターン310の横方向のフランク
に対して蒸着した絶縁層32から形成される。
シリコン層である犠牲層31を蒸着し、次いで該犠牲層31
に上に定義したマスクによってエッチングを行い、次い
でこのエッチングした多結晶シリコン31の層の上に絶縁
層32を蒸着し、最後に所望の厚さX3を持つスペーサ320
を形成するように絶縁層32と多結晶シリコン31とにエッ
チングを行なう各小工程から成る。該スペーサ320は、
多結晶シリコン層31のパターン310の横方向のフランク
に対して蒸着した絶縁層32から形成される。
犠牲層31は、基板上に蒸着され、新しい層を受容する
前記基板に関して選択的に且つ異方的にエッチングさ
れ、それ自身もエッチングされて、後に完全に除去され
る層である。
前記基板に関して選択的に且つ異方的にエッチングさ
れ、それ自身もエッチングされて、後に完全に除去され
る層である。
この犠牲層には上述の全ての蒸着及びエッチング作業
が遂行出来るような材料が選ばれる。
が遂行出来るような材料が選ばれる。
以上が、前記犠牲層31を多結晶シリコンにより形成す
る理由である。
る理由である。
本発明による集積メモリセル製造法は次の工程から成
る。
る。
ａ）第１に、 例えば、ｐ型の単結晶シリコン基板において、活性帯
が形成され、この活性帯はメモリ点を絶縁するのに使う
フィールド酸化物18を形成する厚い酸化物によって分離
される。フィールド酸化物は窒化シリコンのマスクを介
して基板を部分酸化することにより形成する。
が形成され、この活性帯はメモリ点を絶縁するのに使う
フィールド酸化物18を形成する厚い酸化物によって分離
される。フィールド酸化物は窒化シリコンのマスクを介
して基板を部分酸化することにより形成する。
材料30の層を形成して、ゲート酸化工程まで、基板を
保護するのに使用し（例えば、酸化シリコンSiO2の
層）、或は窒化シリコンマスクを使用する。イオン打込
みによりチャネル領域にドーピングを行なう。
保護するのに使用し（例えば、酸化シリコンSiO2の
層）、或は窒化シリコンマスクを使用する。イオン打込
みによりチャネル領域にドーピングを行なう。
ｂ）次に横方向の絶縁物を形成する。
これを行うために、厚さ500nmの多結晶シリコンの犠
牲層31を蒸着し、第４図に示すようなパターン310を得
るように、この層31を予め定められる、第12図について
説明したマスクからエッチングを行なう。
牲層31を蒸着し、第４図に示すようなパターン310を得
るように、この層31を予め定められる、第12図について
説明したマスクからエッチングを行なう。
次に絶縁層32を蒸着する。該絶縁層32は、例えば、30
0nmの酸化シリコン（SiO2）により、化学蒸着（CVD）技
術によって形成する。
0nmの酸化シリコン（SiO2）により、化学蒸着（CVD）技
術によって形成する。
第５図に示すようなスペーサ320を形成するために、
フルプレートエッチング（即ちマスクなしのエッチン
グ）を前記絶縁層32に施す。このエッチングは、フルオ
ロホルム（トリフルオルメタン、CHF3）プラズマを使
い、絶縁層32の全厚さに亙って行なう。これによって多
結晶シリコンの犠牲層のパターン310の側面の上にだけ
酸化シリコンを残すことが出来る。
フルプレートエッチング（即ちマスクなしのエッチン
グ）を前記絶縁層32に施す。このエッチングは、フルオ
ロホルム（トリフルオルメタン、CHF3）プラズマを使
い、絶縁層32の全厚さに亙って行なう。これによって多
結晶シリコンの犠牲層のパターン310の側面の上にだけ
酸化シリコンを残すことが出来る。
多結晶シリコンパターン310は、６弗化硫黄（SF6）溶
液を使って、プラズマエッチングにより除去する。この
ようにして、第６図に示すような厚さX3のスペーサ320
を得る。
液を使って、プラズマエッチングにより除去する。この
ようにして、第６図に示すような厚さX3のスペーサ320
を得る。
次に、稀硝酸を使って保護層30を除去する。ゲート酸
化物34は従来技術と同様、熱酸化によって形成する。
化物34は従来技術と同様、熱酸化によって形成する。
次に、250nm厚の多結晶シリコン層35をCVD又はLPCVD
（化学蒸着）法によって蒸着し、引き続きメモリ点の浮
遊ゲートを前記多結晶シリコン層35中に形成する。
（化学蒸着）法によって蒸着し、引き続きメモリ点の浮
遊ゲートを前記多結晶シリコン層35中に形成する。
それから、従来の技術によって、前記多結晶シリコン
層35の凹凸を拭い去る光導電樹脂層36を蒸着する。プレ
ーナ化層として知られるこの樹脂層36の厚さは約1400nm
である。該樹脂層36の蒸着の次には、この層36に適当な
張力を与えるために、例えば、温度約250℃で30分間加
熱する熱処理を行う。
層35の凹凸を拭い去る光導電樹脂層36を蒸着する。プレ
ーナ化層として知られるこの樹脂層36の厚さは約1400nm
である。該樹脂層36の蒸着の次には、この層36に適当な
張力を与えるために、例えば、温度約250℃で30分間加
熱する熱処理を行う。
次に、第８図に示すようなストリップ350の表面が露
出するまで、樹脂層36及び多結晶シリコン層35に対して
同時に、樹脂層36、多結晶シリコン層35及び酸化物350
に対して等しいエッチング速度でエッチングを行い、ス
ペーサ320の残存高さはほぼストリップ350の高さに近く
なる。
出するまで、樹脂層36及び多結晶シリコン層35に対して
同時に、樹脂層36、多結晶シリコン層35及び酸化物350
に対して等しいエッチング速度でエッチングを行い、ス
ペーサ320の残存高さはほぼストリップ350の高さに近く
なる。
このエッチングは、３弗化又は４弗化メタンと酸素の
混合物の溶液を使って反応イオンエッチング法により、
例えば異方的に行なう。弗素化合物は多結晶シリコン
を、酸素は樹脂をエッチングするのに使われる。
混合物の溶液を使って反応イオンエッチング法により、
例えば異方的に行なう。弗素化合物は多結晶シリコン
を、酸素は樹脂をエッチングするのに使われる。
かくして、溶解手段としてH2SO4及びH2O2を使って、
残留樹脂は全て除去出来る。
残留樹脂は全て除去出来る。
例えば、脱水処理によって、樹脂36の被着を行う。
多結晶シリコンへの燐のドーピングは、蒸着の直後に
POCL3の拡散によって行なうことが出来る。
POCL3の拡散によって行なうことが出来る。
多結晶シリコン350への燐のドーピングも、多結晶シ
リコン層35の樹脂36に同じ速度で行われるエッチングの
後で同様に行うことが出来る。次に、絶縁層37（ゲート
間層）が形成され、この層は、例えば、酸化シリコンで
ある。また、例えば、酸化シリコン１層、窒化シリコン
１層、酸化シリコン１層の３層型の絶縁も実現出来る。
この場合、第１の酸化シリコン層、間の窒化シリコン
層、最後の酸化シリコン層の厚さはそれぞれ25、15、5n
mとなる。
リコン層35の樹脂36に同じ速度で行われるエッチングの
後で同様に行うことが出来る。次に、絶縁層37（ゲート
間層）が形成され、この層は、例えば、酸化シリコンで
ある。また、例えば、酸化シリコン１層、窒化シリコン
１層、酸化シリコン１層の３層型の絶縁も実現出来る。
この場合、第１の酸化シリコン層、間の窒化シリコン
層、最後の酸化シリコン層の厚さはそれぞれ25、15、5n
mとなる。
POCL2の拡散により燐をドープしたもう１つの多結晶
シリコン層38を絶縁体37に蒸着し、引き続いて第２ゲー
ト即ち制御ゲートを形成する。多結晶シリコン層38はCV
D又はLPCVD（化学蒸着）技術によっても得られ、厚さは
400nmである。これらの制御ゲート（語線に対応する）
を得るために、前記多結晶シリコン層38は制御ゲートの
幅（Ｙ軸方向の）を規定するパターンを持ったマスクか
らエッチングが行なわれる。
シリコン層38を絶縁体37に蒸着し、引き続いて第２ゲー
ト即ち制御ゲートを形成する。多結晶シリコン層38はCV
D又はLPCVD（化学蒸着）技術によっても得られ、厚さは
400nmである。これらの制御ゲート（語線に対応する）
を得るために、前記多結晶シリコン層38は制御ゲートの
幅（Ｙ軸方向の）を規定するパターンを持ったマスクか
らエッチングが行なわれる。
この工程、浮遊ゲートの幅はまだ規定されず、長さだ
けが規定される。スペーサ320が存在するために、スト
リップ350をＹ方向に得ることが出来る。
けが規定される。スペーサ320が存在するために、スト
リップ350をＹ方向に得ることが出来る。
上に規定した制御ゲートが重ならない区域内にある多
結晶シリコン層38がオーバラップしない領域において、
浮遊ゲートの幅を規定するために、多結晶シリコン層38
から得たパターン350にエッチングが行われる。これを
行なうためには、先ず第１に、多結晶シリコン層38で保
護されていないこれらの領域で、スペーサ320及びゲー
ト間絶縁体37にエッチングを行う。実際には、スペーサ
を200nm以上の幅に形成する酸化シリコン320に部分エッ
チングを施す。このエッチングは、多結晶シリコンの異
方的、選択的に、CHF3或はCF4を溶液の形で使った反応
イオン型エッチングにより行う。次に、酸化シリコン32
0について、多結晶シリコンを選択的にエッチングす
る。このエッチングは、溶液の形の６弗化硫黄（SF6）
に50％HCLを加えたものを使って反応イオン型エッチン
グにより、異方的に行う。部分エッチングをスペーサ32
0に施すので、残った酸化シリコンは、多結晶シリコン3
50のエッチングの間基板８を保護する。残存酸化シリコ
ンの薄い層はイオン打込みを妨害しない。
結晶シリコン層38がオーバラップしない領域において、
浮遊ゲートの幅を規定するために、多結晶シリコン層38
から得たパターン350にエッチングが行われる。これを
行なうためには、先ず第１に、多結晶シリコン層38で保
護されていないこれらの領域で、スペーサ320及びゲー
ト間絶縁体37にエッチングを行う。実際には、スペーサ
を200nm以上の幅に形成する酸化シリコン320に部分エッ
チングを施す。このエッチングは、多結晶シリコンの異
方的、選択的に、CHF3或はCF4を溶液の形で使った反応
イオン型エッチングにより行う。次に、酸化シリコン32
0について、多結晶シリコンを選択的にエッチングす
る。このエッチングは、溶液の形の６弗化硫黄（SF6）
に50％HCLを加えたものを使って反応イオン型エッチン
グにより、異方的に行う。部分エッチングをスペーサ32
0に施すので、残った酸化シリコンは、多結晶シリコン3
50のエッチングの間基板８を保護する。残存酸化シリコ
ンの薄い層はイオン打込みを妨害しない。
次に、従来の手段によってソースとドレインにドーピ
ングを行い、次いで、第10図に示すように、全メモリセ
ルを覆う絶縁体39を蒸着する。第２図で判るように、メ
モリセル間の接触と接続とを従来の手段で行なってこの
製造法を完了する。
ングを行い、次いで、第10図に示すように、全メモリセ
ルを覆う絶縁体39を蒸着する。第２図で判るように、メ
モリセル間の接触と接続とを従来の手段で行なってこの
製造法を完了する。
（発明の効果） 本発明による製造法では、浮遊ゲート間に１μｍ以下
のギャップを持ったメモリセルが形成可能である。
のギャップを持ったメモリセルが形成可能である。
これは、浮遊ゲート上に制御ゲートにより形成された
凹凸を抑えることによって、構造の平坦度を著しく改善
することが出来る。
凹凸を抑えることによって、構造の平坦度を著しく改善
することが出来る。
更に又、共重合体の絶縁体により形成された角度及び
浮遊ゲートのエッジは、本発明による製造法で得られる
この新しい構造にはもはや存在しないので、前記の小さ
い点Ｐを抑えることも出来る。
浮遊ゲートのエッジは、本発明による製造法で得られる
この新しい構造にはもはや存在しないので、前記の小さ
い点Ｐを抑えることも出来る。
最後に、任意のセルの寸法について、抑制ゲートと浮
遊ゲートとの間の接合面は本発明の製造法によって増加
する。
遊ゲートとの間の接合面は本発明の製造法によって増加
する。
第１図は、従来技術によるEPROMメモリセルの斜視略
図、第２図は本発明によるEPROMメモリセルの斜視略
図、第３図〜第10図は本発明による製造法における連続
的な中間工程を示す図、第11図は極めて簡略化した方法
で従来技術により浮遊ゲートを形成するエッチングマス
クを示す略図、第12図は極めて簡略化した方法で１μｍ
以下の幅のスペーサを形成するため、本発明による製造
法で使用するエッチングマスクを示す。 ４……ソース、 ５……チャネル、 ６……ドレイン、 ８……単結晶シリコン半導体基板、 10……ゲート絶縁体、 12……第１ゲート（浮遊ゲート）、 14,350……第２ゲート（制御ゲート）、 16,22,32……絶縁層、 18……フィールド酸化物、 24……電気的接触孔、 26……導電層、 31……犠牲層、 34,37……絶縁体、 35……多結晶シリコン層、 36……光導電性樹脂層、 38……多結晶シリコン制御ゲート、 310……パターン、 320……スペーサ（酸化シリコン）、 350……ストリップ、 G1,G1,G3……ゲート、 G1′,G2′……ゲートパターン、 X1,Y1……はみだし（オーバーフロー）、 X2,Y2……絶縁ガード。
図、第２図は本発明によるEPROMメモリセルの斜視略
図、第３図〜第10図は本発明による製造法における連続
的な中間工程を示す図、第11図は極めて簡略化した方法
で従来技術により浮遊ゲートを形成するエッチングマス
クを示す略図、第12図は極めて簡略化した方法で１μｍ
以下の幅のスペーサを形成するため、本発明による製造
法で使用するエッチングマスクを示す。 ４……ソース、 ５……チャネル、 ６……ドレイン、 ８……単結晶シリコン半導体基板、 10……ゲート絶縁体、 12……第１ゲート（浮遊ゲート）、 14,350……第２ゲート（制御ゲート）、 16,22,32……絶縁層、 18……フィールド酸化物、 24……電気的接触孔、 26……導電層、 31……犠牲層、 34,37……絶縁体、 35……多結晶シリコン層、 36……光導電性樹脂層、 38……多結晶シリコン制御ゲート、 310……パターン、 320……スペーサ（酸化シリコン）、 350……ストリップ、 G1,G1,G3……ゲート、 G1′,G2′……ゲートパターン、 X1,Y1……はみだし（オーバーフロー）、 X2,Y2……絶縁ガード。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 - 29/792 H01L 27/10 - 27/115 H01L 21/8239 - 21/8247 G11C 17/00
Claims (9)
- 【請求項１】相互に電気的に絶縁したメモリ点のマトリ
ックスを持ち、各メモリ点はソース（４）、ドレイン
（６）、浮遊ゲート（350）、制御ゲート（38）及び浮
遊ゲートの下にあるチャネル（５）を有し、ソースとド
レインとは浮遊ゲートの両側に位置し、各メモリ点の浮
遊ゲートは相互に横方向に離れていて、他の１つ又は２
つの浮遊ゲートから第１の方向（Ｘ）に沿って絶縁され
ている、半導体基板上のEPROM型又はEEPROM型の集積メ
モリセルを製造する方法において、 フィールド酸化層（18）の上に第１の方向にそって浮遊
ゲートの横方向の絶縁手段（320）を形成するように凹
凸の中の絶縁パターンによりスペーサを形成するステッ
プと、その後２つのスペーサの間に浮遊ゲートを形成す
るステップとを有し、 浮遊ゲート（350）の間に横方向の絶縁手段（320）を形
成する時に、浮遊ゲートの長さを規定するパターンを有
するエッチングマスクを使用し、使用されるマスクは２
つのゲートパターンの中のひとつを有し、マスクのパタ
ーンのピッチは浮遊ゲートの２つの長さ（Ｌ）と２つの
ゲートを分離するスペーサの２つの長さ（X3）との和に
対応することを特徴とする、EPROM型又はEEPROM型集積
メモリセルの製造法。 - 【請求項２】前記浮遊ゲートを形成する工程が、犠牲層
を蒸着し、次に２つのゲートパターン中の１つを有する
マスクにより該犠牲層のエッチングを行い、次いで絶縁
層（32）を蒸着し、続いて所望のサブミクロンオーダの
幅（X3）のスペーサ型絶縁パターンを前記フィールド酸
化層の上に形成するように前記絶縁層にエッチングを施
し、最後に前記犠牲層を除去する各工程を有することを
特徴とする請求項１記載の製造法。 - 【請求項３】ａ）はじめに、 前記メモリ点を絶縁するフィールド酸化物を形成する厚
い酸化物により分離した活性帯を基板（８）の中に形成
し、 前記基板を保護する材料層（30）を形成し、 該保護層（30）を介してイオン打込みを行なうことによ
りチャネル領域のドーピングを行い、 ｂ）次に下記工程により浮遊ゲートの横方向の絶縁を形
成し、 犠牲層（31）を付着し、 該犠牲層（31）にエッチングを施して所望のパターン
（310）を形成し、 薄い絶縁層（32）を付着し、 該絶縁層（32）をエッチングして前記パターン（310）
の横方向の端部にスペーサ型絶縁パターン（320）を形
成し、該絶縁パターン（320）の間隔により浮遊ゲート
（350）の長さを規定し、 前記犠牲層（31）の前記パターン（310）を除去し、 前記保護層（30）を除去し、 絶縁材料の薄膜（34）を形成してゲート酸化物を形成
し、 ｃ）メモリ点の浮遊ゲートが実現されることになる層
（35）を付着し、 ｄ）前記層（35）の表面の凹凸を平坦化する平坦化層
（36）を付着し、これら２つの層（35,36）を同時にエ
ッチングし、 ｅ）非導体層（37）とメモリ点の制御ゲートが実現され
ることになる層（38）を付着し、該層（38）をマスクに
よりエッチングし、前記非導体層（37）と工程（ｃ）に
より形成された層（35）をエッチングして浮遊ゲートを
形成し、 ｆ）メモリ点のソース（４）とドレイン（６）を形成
し、 ｇ）ソースとドレインの全部又は一部の電気接点ホール
（24）を形成し、 ｈ）異なるセルのソース、ドレイン及び制御ゲート、及
び関連回路の電気接続（26）を形成する、 各工程を有する請求項１記載の製造法。 - 【請求項４】前記浮遊ゲートを形成する工程が、 多結晶シリコンの第１層（35）を被着し、 プレーナ化樹脂層（36）を被着し、 前記樹脂層（36）及び多結晶シリコン層（35）に同じ速
度でエッチングを行って多結晶シリコンを露出させ、 多結晶シリコンの第１層にドーピングを行う 各工程を有することを特徴とする請求項３記載の製造
法。 - 【請求項５】前記犠牲層（31）を多結晶シリコンで構成
することを特徴とする請求項３記載の製造法。 - 【請求項６】前記基板をシリコンで構成し、前記絶縁材
料の薄膜を前記基板の酸化により形成した酸化シリコン
で構成することを特徴とする請求項３記載の製造法。 - 【請求項７】前記保護層（30）をフィールド酸化物を形
成するのに使用する窒化物マスクで構成することを特徴
とする請求項３記載の製造法。 - 【請求項８】前記多結晶シリコン（35）の第１層のドー
ピングを該第１層の被着の直後に行なうことを特徴とす
る請求項４記載の製造法。 - 【請求項９】前記制御ゲートを形成する工程が、 ゲート間絶縁層を被着し、 多結晶シリコンの第２層（38）を被着し、 該多結晶シリコンの第２層にドーピングを行い、 前記第２層に制御ゲートを規定するパターンを有するマ
スクからエッチングを行い、 前記スペーサ（320）を形成する絶縁層及びゲート間絶
縁層（37）とにこれらの層が前記多結晶シリコンの第２
層で覆われない区域で部分エッチングを施し、 多結晶シリコン（35）の第１層を、絶縁（320）に関し
多結晶（38）の第２層で覆われない区域で、選択的にエ
ッチングを行うことを特徴とする請求項２記載の製造
法。
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| US6127698A (en) * | 1998-03-23 | 2000-10-03 | Texas Instruments - Acer Incorporated | High density/speed nonvolatile memories with a textured tunnel oxide and a high capacitive-coupling ratio |
| KR100314127B1 (ko) * | 1999-04-22 | 2001-11-17 | 윤종용 | 반도체소자의 부유게이트 형성방법 |
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| US6682978B1 (en) * | 1999-08-30 | 2004-01-27 | Advanced Micro Devices, Inc. | Integrated circuit having increased gate coupling capacitance |
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| US6242306B1 (en) * | 2000-07-28 | 2001-06-05 | Advanced Micro Devices | Dual bit isolation scheme for flash memory devices having polysilicon floating gates |
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|---|---|---|---|---|
| JPS583380B2 (ja) * | 1977-03-04 | 1983-01-21 | 株式会社日立製作所 | 半導体装置とその製造方法 |
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| US4359816A (en) * | 1980-07-08 | 1982-11-23 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits |
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| US4402128A (en) * | 1981-07-20 | 1983-09-06 | Rca Corporation | Method of forming closely spaced lines or contacts in semiconductor devices |
| JPS58158972A (ja) * | 1982-03-16 | 1983-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58168258A (ja) * | 1982-03-30 | 1983-10-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置およびその製造方法 |
| JPS5957450A (ja) * | 1982-09-27 | 1984-04-03 | Nec Corp | 半導体装置の素子分離方法 |
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS60149145A (ja) * | 1983-12-14 | 1985-08-06 | Nec Corp | 半導体装置の製造方法 |
| DE3575813D1 (de) * | 1984-05-07 | 1990-03-08 | Toshiba Kawasaki Kk | Verfahren zum herstellen einer halbleiteranordnung mit einer gateelektrodenstapel-struktur. |
| JPH0810726B2 (ja) * | 1984-07-06 | 1996-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS6150370A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61139986A (ja) * | 1984-12-11 | 1986-06-27 | Hitachi Maxell Ltd | デイスクカ−トリツジの製造方法、およびデイスクカ−トリツジの自動組立装置 |
| US4597060A (en) * | 1985-05-01 | 1986-06-24 | Texas Instruments Incorporated | EPROM array and method for fabricating |
| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| US4698900A (en) * | 1986-03-27 | 1987-10-13 | Texas Instruments Incorporated | Method of making a non-volatile memory having dielectric filled trenches |
| FR2603128B1 (fr) * | 1986-08-21 | 1988-11-10 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
| US4749443A (en) * | 1986-12-04 | 1988-06-07 | Texas Instruments Incorporated | Sidewall oxide to reduce filaments |
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
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-
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