JPS5957450A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
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- JPS5957450A JPS5957450A JP16781682A JP16781682A JPS5957450A JP S5957450 A JPS5957450 A JP S5957450A JP 16781682 A JP16781682 A JP 16781682A JP 16781682 A JP16781682 A JP 16781682A JP S5957450 A JPS5957450 A JP S5957450A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の素子分離方法に関する。
従来、半導体装置の素子分離方法の一つにＬＯＣＯ８法
（ＬｏｃａＩ ０ｘｉｄａｔｉｏｎ ｏｆ ８ｉ１ｉｃ
ｏｎ）と呼ばれるものがある。これはシリコン窒化膜を
熱酸化防止用マスクとして用いており、選択的な熱酸化
が可能であるのでその形成方法は簡便であり、へ４０Ｓ
集積回路やパイボ〜う集積回路に広＜コカ用されていた
。しかし熱酸化時に屋化膜のエツジから横方向に酸化膜
が喰い込む現象、所ｈ１”１バーズ・ピークが生じて、
所定の素子分離領域の寸法が変化するので、変化量を見
込んだマスク設計を必−要としていた。近年素子の微細
化が進むにつれて、素子分離にをする寸法の微細化も成
されてきてしまいるもののバーズ・ビークによる変化量
ヲ＊子のスケーリングｈすにしたがって小きくすること
（（ｉ困夛１ｆｅでりυ、書く子の大容、ｈｒ化に対す
る大きな障壁となっていた。
（ＬｏｃａＩ ０ｘｉｄａｔｉｏｎ ｏｆ ８ｉ１ｉｃ
ｏｎ）と呼ばれるものがある。これはシリコン窒化膜を
熱酸化防止用マスクとして用いており、選択的な熱酸化
が可能であるのでその形成方法は簡便であり、へ４０Ｓ
集積回路やパイボ〜う集積回路に広＜コカ用されていた
。しかし熱酸化時に屋化膜のエツジから横方向に酸化膜
が喰い込む現象、所ｈ１”１バーズ・ピークが生じて、
所定の素子分離領域の寸法が変化するので、変化量を見
込んだマスク設計を必−要としていた。近年素子の微細
化が進むにつれて、素子分離にをする寸法の微細化も成
されてきてしまいるもののバーズ・ビークによる変化量
ヲ＊子のスケーリングｈすにしたがって小きくすること
（（ｉ困夛１ｆｅでりυ、書く子の大容、ｈｒ化に対す
る大きな障壁となっていた。
第１図は従来のＭＯ８集積回路の一例の断面図である。
Ｐ ｉ（、ＩＪシＩＪ ｊン基板１にＰ型チャンネルス
トッパ領域２を設け、表面に薄い酸化物層４を設け、Ｆ
ＥＴｆ７ｃ形成すべき領域にシリコン窒化／ＩＩ：ｉを
選択的に形成し、熱酸化すると］νい酸化物の累子分離
領城３が形成される。シリコン窒化膜を除去し、多結晶
シリコンゲート電極６を形成し、これをマスクにしてイ
オン注入等によ）Ｎ型のソースウドレイン領域５を形成
する。
トッパ領域２を設け、表面に薄い酸化物層４を設け、Ｆ
ＥＴｆ７ｃ形成すべき領域にシリコン窒化／ＩＩ：ｉを
選択的に形成し、熱酸化すると］νい酸化物の累子分離
領城３が形成される。シリコン窒化膜を除去し、多結晶
シリコンゲート電極６を形成し、これをマスクにしてイ
オン注入等によ）Ｎ型のソースウドレイン領域５を形成
する。
第２図は従来のバイポーラ集積回路の一例の断面図であ
る。
る。
Ｐ型シリコンノル板１１にＮ型埋込層１３、Ｎ型エピタ
キシャル層１５、チャンネルストツバ領域１２を設け、
シリコン窒化膜を選択的に形成し、厚い酸化物の素子分
離領域１４を形成する。Ｎ型エピタキシャル層１５にＮ
型コレクタ電極１６、Ｐ型ベース電柚１７、Ｐ型ベース
領域１８、Ｎ型エミッタ電極１９ｆ、形成し、表面に８
ｉＯｚ層２０を設ける。
キシャル層１５、チャンネルストツバ領域１２を設け、
シリコン窒化膜を選択的に形成し、厚い酸化物の素子分
離領域１４を形成する。Ｎ型エピタキシャル層１５にＮ
型コレクタ電極１６、Ｐ型ベース電柚１７、Ｐ型ベース
領域１８、Ｎ型エミッタ電極１９ｆ、形成し、表面に８
ｉＯｚ層２０を設ける。
上記二つの例で示したように、ＬＯＣＯ８法を用いて形
成した素子分離領域３，１４にはバーズ。
成した素子分離領域３，１４にはバーズ。
ピークが形成され、これが半導体装置の高集積化微細化
を妨けていた。また、ＬＯＣＯ８法で形成される素子分
離領域３．１４で分離できる半導体層１５の厚さは、Ｖ
ｔ；々０．５μｍ１程度であシ、深い拡散層を使用する
バイポーラ集積回路は適用が制限されるという欠点があ
った。
を妨けていた。また、ＬＯＣＯ８法で形成される素子分
離領域３．１４で分離できる半導体層１５の厚さは、Ｖ
ｔ；々０．５μｍ１程度であシ、深い拡散層を使用する
バイポーラ集積回路は適用が制限されるという欠点があ
った。
最近、シリコン基板に反応性イオンエツチング法によっ
て深く微細な溝部を設けて、その溝内に種々の絶縁体を
埋込む方法が提案されているが、表面の平坦化が離しい
、製造工程が袂雑である、微細化パターンを形成する特
殊で高価な装置が必要である等の問題点もあり実用化が
柿−しいという欠点があった。
て深く微細な溝部を設けて、その溝内に種々の絶縁体を
埋込む方法が提案されているが、表面の平坦化が離しい
、製造工程が袂雑である、微細化パターンを形成する特
殊で高価な装置が必要である等の問題点もあり実用化が
柿−しいという欠点があった。
本発明は上記欠点を除去し、特別なパターン形成装ｕ１
を用いなくても１μｍ以下の微細パターンと１μｍ以上
の深さで絶縁可能でかつ寸法制御が容易な半導体装置の
素子分１ｉｆｌ＃方法を提供するものである。
を用いなくても１μｍ以下の微細パターンと１μｍ以上
の深さで絶縁可能でかつ寸法制御が容易な半導体装置の
素子分１ｉｆｌ＃方法を提供するものである。
本発明の半導体装置の素子分離方法は、半導体基板上に
垂直な側壁を有する第１の絶縁体層のパターンを形成す
る工程と、前記垂直な側壁にのみ前記第１の絶縁体層と
は別柚の第２の絶縁体層を形成する工程と、前記第１の
絶縁体層のうち少くとも前記第２の絶縁体層と隣接する
一部分を除去する工程と、前記半尋体ノ、（板が露出し
だ部分に選択的に半導体単結晶層を堆債する工程とを含
んで構成される。
垂直な側壁を有する第１の絶縁体層のパターンを形成す
る工程と、前記垂直な側壁にのみ前記第１の絶縁体層と
は別柚の第２の絶縁体層を形成する工程と、前記第１の
絶縁体層のうち少くとも前記第２の絶縁体層と隣接する
一部分を除去する工程と、前記半尋体ノ、（板が露出し
だ部分に選択的に半導体単結晶層を堆債する工程とを含
んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第３図（ａ１〜（ｄ）ｔ：ｊ：本発明の一実施例を説明
するための主なｐ足端工程における断面図であるＯ
舊ず、８Ｂ３図（１）に示すように、結晶１ｉｉ（１
０ｏ）、比抵抗約０．１０αのＰ型シリコン基板３１の
表面に第１の絶縁体層３２を約１μｍの厚さに形成する
Ｏ第１の絶縁体層３２は、Ｓ ｉＣｈが適当であるが、
他の酸化物等の絶縁体でも選択エツチング可能であれば
使用できる。次に通常の光学露光法とドライエツチング
法とを用いてシリコン基板３１の表面が露出するまで選
択エツチングを行い、画直な側壁を有するように第１の
絶縁体層３２を整形する。第１の絶縁体層が５ｉＯｚで
ある場合には、ＣＦ４とＨ２とを用いる反応性スノくツ
タエツチング法が適する。この方法を用いるとほぼ垂直
な側壁が得られる。次に、第２の絶縁体層３３を約０．
２μｍの厚さに形成する。第２の絶縁体層３３は第１の
絶縁体層３２を侵さないエツチング液あるいはエツチン
グ条件でエツチングできるものでなければならない。第
１の絶縁体層３２が８Ｌ（ｈである場合に、第２の絶縁
体層３３はＳｉ３Ｎ４が適当である。Ｓｉ３Ｎ４はＣＶ
Ｄ法で形成できる。
するための主なｐ足端工程における断面図であるＯ
舊ず、８Ｂ３図（１）に示すように、結晶１ｉｉ（１
０ｏ）、比抵抗約０．１０αのＰ型シリコン基板３１の
表面に第１の絶縁体層３２を約１μｍの厚さに形成する
Ｏ第１の絶縁体層３２は、Ｓ ｉＣｈが適当であるが、
他の酸化物等の絶縁体でも選択エツチング可能であれば
使用できる。次に通常の光学露光法とドライエツチング
法とを用いてシリコン基板３１の表面が露出するまで選
択エツチングを行い、画直な側壁を有するように第１の
絶縁体層３２を整形する。第１の絶縁体層が５ｉＯｚで
ある場合には、ＣＦ４とＨ２とを用いる反応性スノくツ
タエツチング法が適する。この方法を用いるとほぼ垂直
な側壁が得られる。次に、第２の絶縁体層３３を約０．
２μｍの厚さに形成する。第２の絶縁体層３３は第１の
絶縁体層３２を侵さないエツチング液あるいはエツチン
グ条件でエツチングできるものでなければならない。第
１の絶縁体層３２が８Ｌ（ｈである場合に、第２の絶縁
体層３３はＳｉ３Ｎ４が適当である。Ｓｉ３Ｎ４はＣＶ
Ｄ法で形成できる。
次に、第３図（ｂ）に示すように、第１の絶縁体層３２
の１１１１壁に堆積した部分以外の第２の絶縁体層３３
をエツチング除去する。第２の絶縁体層３３がＳｉ３Ｎ
４である場合、ＣＦ４とＨ２とを用いる反応性スパッタ
エツチング法が適当でちる。このエツチング方法は強い
エツチング方向性を有するので、側壁にのみ８ｉ３Ｎ４
を残すのに都合が良い。
の１１１１壁に堆積した部分以外の第２の絶縁体層３３
をエツチング除去する。第２の絶縁体層３３がＳｉ３Ｎ
４である場合、ＣＦ４とＨ２とを用いる反応性スパッタ
エツチング法が適当でちる。このエツチング方法は強い
エツチング方向性を有するので、側壁にのみ８ｉ３Ｎ４
を残すのに都合が良い。
側壁に残留するＳｉ３Ｎ４ もエツチングされるが、そ
のｔ（は僅かであシ、最初の厚さとほぼ同札度でめる。
のｔ（は僅かであシ、最初の厚さとほぼ同札度でめる。
次に、第３図（Ｃ）に示すように、半導体単結晶層を形
成したい領域以外のフィールド領域をレジスト３４で榎
い、通常のエツチング法でｊｔｌの絶縁体層３２を除去
する。エツチングは、化学薬品を使う方法、プラズマエ
ツチング法等のいずれでも良い。
成したい領域以外のフィールド領域をレジスト３４で榎
い、通常のエツチング法でｊｔｌの絶縁体層３２を除去
する。エツチングは、化学薬品を使う方法、プラズマエ
ツチング法等のいずれでも良い。
次ｉ／（−１第３図（ｄ）に示すように、レジスト３４
を除去し、第２の絶縁体層３３０間に半導体単結晶Ｍ
３５ ｋ成長させる。半導体単結晶層３５の成長には、
５ｉ１ｈＣ１２と１］Ｃｌとをソースとし、ＩＩ２をギ
、ｙ ’Ｊギヤースとする気相成長法を用いると、第１
及び第２のボＩ３縁体層上には何も堆積されずに露出し
たシリコン基板上にのみ単結晶シリコンが成長するので
都合が良い。半導体単結晶層３５の成長時にＰ型あるい
はＮ型の不純物ソースをドープすることは自由である。
を除去し、第２の絶縁体層３３０間に半導体単結晶Ｍ
３５ ｋ成長させる。半導体単結晶層３５の成長には、
５ｉ１ｈＣ１２と１］Ｃｌとをソースとし、ＩＩ２をギ
、ｙ ’Ｊギヤースとする気相成長法を用いると、第１
及び第２のボＩ３縁体層上には何も堆積されずに露出し
たシリコン基板上にのみ単結晶シリコンが成長するので
都合が良い。半導体単結晶層３５の成長時にＰ型あるい
はＮ型の不純物ソースをドープすることは自由である。
以上説明したようにして、本発明による半導体装置の素
子分離領域が形成される。こうして得られた基板を用い
ると種々の半導体集積回路を形成することができる。
子分離領域が形成される。こうして得られた基板を用い
ると種々の半導体集積回路を形成することができる。
第４図は本発明を用いて形成したＭＯ８集６ノ（回路の
一例の断面斜視図である。
一例の断面斜視図である。
第３図（ｄ）に示した基板を用い、表面にゲート酸化膜
３６を熱酸化法で形成する。次に多結晶シリコンでゲー
ト電極３７を形成する。ゲート３７をマスクにしてイオ
ン注入法によりソース・ドレイン領域３８を形成する。
３６を熱酸化法で形成する。次に多結晶シリコンでゲー
ト電極３７を形成する。ゲート３７をマスクにしてイオ
ン注入法によりソース・ドレイン領域３８を形成する。
このようにして作られた半導体装置は、素子分離領域と
なる第２の絶縁体層３３がれγく、かつ深く形成されて
いるので、素子を高密度に集積できる。
なる第２の絶縁体層３３がれγく、かつ深く形成されて
いるので、素子を高密度に集積できる。
第５図は本発明を用いて形成したバイポーラ集積回路の
一例の断面図である。
一例の断面図である。
Ｐ型シリコン基板５１にＮ型埋込層５２とＰ型チャンネ
ルストッパ領域５３を設ける。この基板表面に前述の方
法によ＃）出１の絶縁体層としてＳ＋０２層５４、第２
の絶縁体層として５ｉａＮ４層５５、半導体単結晶層と
してＮ型７９３７層５６を形成する。以降は通誉の方法
によｊｊ＋ ｌＪ型ベース電極５７、Ｐ型ベース領域５
８、Ｎ型コレクタ電極５９、Ｎハイエミッタ電極６０、
Ｓｉｇｈ層６１全６１する。
ルストッパ領域５３を設ける。この基板表面に前述の方
法によ＃）出１の絶縁体層としてＳ＋０２層５４、第２
の絶縁体層として５ｉａＮ４層５５、半導体単結晶層と
してＮ型７９３７層５６を形成する。以降は通誉の方法
によｊｊ＋ ｌＪ型ベース電極５７、Ｐ型ベース領域５
８、Ｎ型コレクタ電極５９、Ｎハイエミッタ電極６０、
Ｓｉｇｈ層６１全６１する。
この発明の始子分離方法は、薄くかつ深い素子分離領域
を形成するから、バイポーラ型半導体装置に特に大きな
効果を発揮する。
を形成するから、バイポーラ型半導体装置に特に大きな
効果を発揮する。
以上詳細に説明したように、本発明によれＶ」；、微細
な絶縁分Ｉｒ＋ｈ領域を高精度でしかも深い半導体装１
１ｒ１の素子外１’ｉｌＦ領域が形成でき、高密度集積
の半２Ｊ１体装置１゛ｔをイ（することができるのでそ
の効果は大きい。
な絶縁分Ｉｒ＋ｈ領域を高精度でしかも深い半導体装１
１ｒ１の素子外１’ｉｌＦ領域が形成でき、高密度集積
の半２Ｊ１体装置１゛ｔをイ（することができるのでそ
の効果は大きい。
ｇ＋７．１図は従来のＭ Ｏ８集積回路の一例の断面図
、第２図す二従来のバイポーラ集積回路の一例の断面図
、２１１３図（８）〜（ｄ）は本発明の一実施例を説明
するだめの主な工程における断面図、第４図は本発明を
用いて形成したＭＯ８集積回路の一例の断面斜４Ｊｌ＋
図、第５図は本発明を用いて形成したバイポーラ隼ｆｊ
’（回路の一例の断面図である。 １・・・・・・ｐ 型シＩＪコン；ＩＬ ２・・・チ
ャンネルストッパ領域、３・・・・・・素子分離領域、
４・・・酸化物ＩＣｓ八５・・・・・ソースψドレイン
領域、６・・・・・・ゲート甫、似、１１・ ・・Ｐ型
シリコン基板、１２ ・・・・ブヤンネルストッパ領域
、１３ ・・・・Ｎ型埋込層、 １４・・・・・素子
分離領域、１５・・・・・Ｎ型エピタキシャル層、１６
・・・・Ｎ型コレクタ電極、１７・・・・・Ｐ型ベー
ス電極、１８ ・・・・・Ｐ型ベース領域、１９ ・
Ｎ型エミッタ電極、２０ ・・・５ｉ０２層、３１
・・・Ｐ型シリコン基板、３２・・・・・・第１の絶縁
体層、３３・・第２の絶縁体層、３４ ・・・・レジス
ト、３５ ・・・半導体単結晶層、３６・・・・・・
ゲート酸化膜、３７ゲートＩｆｆ、極、３８ ・・ ソ
ース・ドレイン領域、５１・・・・・・Ｐ型シリコン基
板、５２・・・ ・Ｎ型埋込層、５３・・・・チャンネ
ルストッパ領域、５４ ・・・Ｓ＋０２層、５５ ・
・ Ｓｉ３Ｎ４層、５６ ・・・Ｎ型シリコンＲ４，５
７・・・・・・Ｐ型ベース１ｊ４ｉｆＮ、５８・・・・
・Ｐ型ベース領域、５９ ・・・・・Ｎ型コレクタ電
極、６０・・・・・・Ｎ型エミッタ電極、６１ ・・・
・５ｉ０２層。
、第２図す二従来のバイポーラ集積回路の一例の断面図
、２１１３図（８）〜（ｄ）は本発明の一実施例を説明
するだめの主な工程における断面図、第４図は本発明を
用いて形成したＭＯ８集積回路の一例の断面斜４Ｊｌ＋
図、第５図は本発明を用いて形成したバイポーラ隼ｆｊ
’（回路の一例の断面図である。 １・・・・・・ｐ 型シＩＪコン；ＩＬ ２・・・チ
ャンネルストッパ領域、３・・・・・・素子分離領域、
４・・・酸化物ＩＣｓ八５・・・・・ソースψドレイン
領域、６・・・・・・ゲート甫、似、１１・ ・・Ｐ型
シリコン基板、１２ ・・・・ブヤンネルストッパ領域
、１３ ・・・・Ｎ型埋込層、 １４・・・・・素子
分離領域、１５・・・・・Ｎ型エピタキシャル層、１６
・・・・Ｎ型コレクタ電極、１７・・・・・Ｐ型ベー
ス電極、１８ ・・・・・Ｐ型ベース領域、１９ ・
Ｎ型エミッタ電極、２０ ・・・５ｉ０２層、３１
・・・Ｐ型シリコン基板、３２・・・・・・第１の絶縁
体層、３３・・第２の絶縁体層、３４ ・・・・レジス
ト、３５ ・・・半導体単結晶層、３６・・・・・・
ゲート酸化膜、３７ゲートＩｆｆ、極、３８ ・・ ソ
ース・ドレイン領域、５１・・・・・・Ｐ型シリコン基
板、５２・・・ ・Ｎ型埋込層、５３・・・・チャンネ
ルストッパ領域、５４ ・・・Ｓ＋０２層、５５ ・
・ Ｓｉ３Ｎ４層、５６ ・・・Ｎ型シリコンＲ４，５
７・・・・・・Ｐ型ベース１ｊ４ｉｆＮ、５８・・・・
・Ｐ型ベース領域、５９ ・・・・・Ｎ型コレクタ電
極、６０・・・・・・Ｎ型エミッタ電極、６１ ・・・
・５ｉ０２層。
Claims (1)
- 半導体Ｊ１（２板上に垂直な側壁を有する第１の絶縁体
層のパターンを形成する工程と、前記垂直な側壁にのみ
前記第１の絶縁体層とは別種の第２の絶縁体層を形成す
る工程と、前記第１の絶縁体層の９ち少くとも前記第２
の絶縁体層と隣接する一部分を除去する工程と、前記半
導体基板が露出した部分にか択的に半、ｖｔ体単結晶層
を堆１ｌｉ（する工程とを含むことを特徴とする半導体
装置の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16781682A JPS5957450A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16781682A JPS5957450A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5957450A true JPS5957450A (ja) | 1984-04-03 |
Family
ID=15856625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16781682A Pending JPS5957450A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957450A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169940A (ja) * | 1987-12-24 | 1989-07-05 | Mitsubishi Electric Corp | 素子分離構造およびその製造方法 |
| US4886763A (en) * | 1987-08-21 | 1989-12-12 | Oki Electric Industry Co., Ltd. | Device isolation by etching trench in dielectric on substrate and epitaxially filling the trench |
| US5011787A (en) * | 1988-07-13 | 1991-04-30 | Commissariat A L'energie Atomique | Production of an integrated memory cell |
| US5804495A (en) * | 1990-04-24 | 1998-09-08 | Mitsubishi Materials Corporation | Method of making SOI structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498188A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS57111032A (en) * | 1980-12-26 | 1982-07-10 | Nippon Telegr & Teleph Corp <Ntt> | Forming method for pattern |
-
1982
- 1982-09-27 JP JP16781682A patent/JPS5957450A/ja active Pending
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