JPS60170257A - 半導体装置 - Google Patents
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- JPS60170257A JPS60170257A JP59025029A JP2502984A JPS60170257A JP S60170257 A JPS60170257 A JP S60170257A JP 59025029 A JP59025029 A JP 59025029A JP 2502984 A JP2502984 A JP 2502984A JP S60170257 A JPS60170257 A JP S60170257A
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の構造に係り、特に高速でかつ低消
費電力の性能を有する小さな横型バイポーラ・トランジ
スタに関する。
費電力の性能を有する小さな横型バイポーラ・トランジ
スタに関する。
第１図は従来の横形ｐｎｐトランジスタの断面構造図を
示すものである。Ｐ形基板１１の表面に不順物を選択的
に添加し、高濃度ｎ形埋込層１４を形成する。その後、
ｎ形エピタキシャル層Ｉ５を成長し、表面からボロンを
添加してｐ影領域１２および１３を形成する。更にリン
を添加して高濃度ｎ影領域１６を形成する。１２をエミ
ツタ層、１５をベース層、１３をコレクタ層として用い
、拡散層１４．１６をベース電極へ引き出すための低抵
抗層として用いる。図中１７Ｅはエミッタ電極、１７Ｇ
はコレクタ電極、ｉ７Ｂはベース電極である。第１図に
示した従来のｐｎｐトランジスタは工程が簡単なため広
く用いられているが、以下に述べる欠点を有している。
示すものである。Ｐ形基板１１の表面に不順物を選択的
に添加し、高濃度ｎ形埋込層１４を形成する。その後、
ｎ形エピタキシャル層Ｉ５を成長し、表面からボロンを
添加してｐ影領域１２および１３を形成する。更にリン
を添加して高濃度ｎ影領域１６を形成する。１２をエミ
ツタ層、１５をベース層、１３をコレクタ層として用い
、拡散層１４．１６をベース電極へ引き出すための低抵
抗層として用いる。図中１７Ｅはエミッタ電極、１７Ｇ
はコレクタ電極、ｉ７Ｂはベース電極である。第１図に
示した従来のｐｎｐトランジスタは工程が簡単なため広
く用いられているが、以下に述べる欠点を有している。
（１）トランジスタ動作においては、エミッタからベー
スに注入されたホールは、すべてコレクタに集められる
ことが好ましい。しかしながら第１図に示した構造では
、エミッタ拡散層１２の底辺部分から注入されたホール
の大部分は拡散層１４を通して、ベース電極に流れ出る
。このため、消費電力が増加し、かつ電流利得が低下す
る。
スに注入されたホールは、すべてコレクタに集められる
ことが好ましい。しかしながら第１図に示した構造では
、エミッタ拡散層１２の底辺部分から注入されたホール
の大部分は拡散層１４を通して、ベース電極に流れ出る
。このため、消費電力が増加し、かつ電流利得が低下す
る。
（２）エミッタ電極１７Ｆおよびコレクタ電極１７Ｇは
エミッタ拡散領域１２およびコレクタ拡散領域１３より
も小さな穴（コンタクト・ホール）より取り出さなけれ
ばならず、そのためエミッタ、コレクタ拡散領域は少な
くともコンタクト・ホールよりも大きくなる。コンタク
ト・ホールの大きさはリソグラフィー技術により決めら
れ、これを小さくすることは困難であり、拡散層１．２
．１３の領域は必然的に大きくなる。
エミッタ拡散領域１２およびコレクタ拡散領域１３より
も小さな穴（コンタクト・ホール）より取り出さなけれ
ばならず、そのためエミッタ、コレクタ拡散領域は少な
くともコンタクト・ホールよりも大きくなる。コンタク
ト・ホールの大きさはリソグラフィー技術により決めら
れ、これを小さくすることは困難であり、拡散層１．２
．１３の領域は必然的に大きくなる。
このため、エミッタ・ベース、コレクタ・ベース接合容
量がその接合面積に比例して太きくな（３）トランジス
タのスイッチング動作速度はトランジスタ内に蓄積され
る。電子およびホールの量で決まる。エミッタ層１２．
コレクタ層１３の直下に蓄積されるホールはトランジス
タの動作速度を著しく低下させる。
量がその接合面積に比例して太きくな（３）トランジス
タのスイッチング動作速度はトランジスタ内に蓄積され
る。電子およびホールの量で決まる。エミッタ層１２．
コレクタ層１３の直下に蓄積されるホールはトランジス
タの動作速度を著しく低下させる。
第２図は上記の欠点を除去するために考案された別の従
来の横形Ｐｎｐトランジスタの平面図を、第３図は第２
図のＨ−Ｈ’に沿った構造断面図を示すものである。Ｐ
形基板１１の表面に不純物を添加することにより高濃度
ｎ影領域１４を形成する。その後、全面を酸化し、熱酸
化膜２２を形成する。酸化膜２２の一部を選択的に除去
した後、全面にエピタキシャル層を成長させる。基板が
露出した部分２０の上には単結晶層】５が成長し、絶縁
物２２の上には多結晶シリコン層２１（２１Ｅ。
来の横形Ｐｎｐトランジスタの平面図を、第３図は第２
図のＨ−Ｈ’に沿った構造断面図を示すものである。Ｐ
形基板１１の表面に不純物を添加することにより高濃度
ｎ影領域１４を形成する。その後、全面を酸化し、熱酸
化膜２２を形成する。酸化膜２２の一部を選択的に除去
した後、全面にエピタキシャル層を成長させる。基板が
露出した部分２０の上には単結晶層】５が成長し、絶縁
物２２の上には多結晶シリコン層２１（２１Ｅ。
２１Ｃ）が形成される。マスクを用い、選択的に２１０
．２１Ｃ，１２，１３の領域にボロンを添加し、エミッ
タ拡散領域１２およびコレクタ拡散領域１３を形成する
。トランジスタとして用いる以外の多結晶シリコンを、
マスクを用い選択的に除去することにより第２図および
第３図の横形ｐｎｐトランジスタが形成される。本例で
はエミッタ電極１７Ｅ直下２１Ｅ、コレクタ電極１７Ｇ
直下２１Ｃがシリコン酸化膜２２により基板１１ないし
拡散層１４と電気的に絶縁されるため上記の欠点が除去
され、低消費電力・高速な横形ｐｎｐ）ランリスタが実
現されるものの、以下に述べる欠点を有している。
．２１Ｃ，１２，１３の領域にボロンを添加し、エミッ
タ拡散領域１２およびコレクタ拡散領域１３を形成する
。トランジスタとして用いる以外の多結晶シリコンを、
マスクを用い選択的に除去することにより第２図および
第３図の横形ｐｎｐトランジスタが形成される。本例で
はエミッタ電極１７Ｅ直下２１Ｅ、コレクタ電極１７Ｇ
直下２１Ｃがシリコン酸化膜２２により基板１１ないし
拡散層１４と電気的に絶縁されるため上記の欠点が除去
され、低消費電力・高速な横形ｐｎｐ）ランリスタが実
現されるものの、以下に述べる欠点を有している。
（■）トランジスタに流れる電流を決めたとき、ベース
・エミッタ間電位ＶＲＥはベース対向長■、により決め
られる。このベース対向長ｒ、は多結晶シリコン層のエ
ツチングにより決められ、その制御性が悪いため、特性
の安定したトランジスタを作るにはベース対向長Ｉ、を
十分、大きくしなければならない。このため、素子の占
有面積が大きくなる。
・エミッタ間電位ＶＲＥはベース対向長■、により決め
られる。このベース対向長ｒ、は多結晶シリコン層のエ
ツチングにより決められ、その制御性が悪いため、特性
の安定したトランジスタを作るにはベース対向長Ｉ、を
十分、大きくしなければならない。このため、素子の占
有面積が大きくなる。
（Ｈ）単結晶層１５と多結晶層２１の境界には多くの格
子欠陥が発生し、トランジスタのベース領域として用い
るにはトランジスタ特性子好ましくない。このため、エ
ミッタ・コレクタ拡散層１．２．１３を酸化膜の開口部
２０よりも十分内側に形成する必要がある。このため、
間口部２０を小さくすることは困難で、素子占有面積が
大きくなる。
子欠陥が発生し、トランジスタのベース領域として用い
るにはトランジスタ特性子好ましくない。このため、エ
ミッタ・コレクタ拡散層１．２．１３を酸化膜の開口部
２０よりも十分内側に形成する必要がある。このため、
間口部２０を小さくすることは困難で、素子占有面積が
大きくなる。
（ｍ）酸化膜２２の開口部２０は多結晶シリコン層２１
の内側になければならない。このため、ベース領域の一
部２３は結晶性が著しく悪く、格子欠陥を通して、リー
ク電流が生じる。このため、コレクタ電流の制御性が悪
く、実用上、殆ど使いものにならない特性になっている
。これを避けるため、２３の領域をエツチングして除去
する。熱工程により、シ“リコン酸化膜にする等の改良
が考えられるが、これらは小さなトランジスタ形成を困
難にしている。
の内側になければならない。このため、ベース領域の一
部２３は結晶性が著しく悪く、格子欠陥を通して、リー
ク電流が生じる。このため、コレクタ電流の制御性が悪
く、実用上、殆ど使いものにならない特性になっている
。これを避けるため、２３の領域をエツチングして除去
する。熱工程により、シ“リコン酸化膜にする等の改良
が考えられるが、これらは小さなトランジスタ形成を困
難にしている。
本発明の目的は、上述の欠点を除去し、制御性良く高性
能かつ微細な横形バイポーラ・トランジスタを提供する
ことにある。
能かつ微細な横形バイポーラ・トランジスタを提供する
ことにある。
−上記目的を達成するための本発明の構成は、単結晶領
域と多結晶シリコン領域との境界の１部に絶縁膜を設け
るものである。上記、第２の従来例では、単結晶領域と
多結晶シリコン領域とを同時に形成するため、その境界
に＃！Ｉ縁膜を設けることは不可能である。そこで発明
者らは、最初に単結晶領域を形成し、その後、多結晶シ
リコン層をデポジットして、単結晶層と接続する新しい
技術を開発した。
域と多結晶シリコン領域との境界の１部に絶縁膜を設け
るものである。上記、第２の従来例では、単結晶領域と
多結晶シリコン領域とを同時に形成するため、その境界
に＃！Ｉ縁膜を設けることは不可能である。そこで発明
者らは、最初に単結晶領域を形成し、その後、多結晶シ
リコン層をデポジットして、単結晶層と接続する新しい
技術を開発した。
以下、本発明の実施例を図面を用いて説明する。
第４図は本発明の一実施例として横形ＰｎＰトランジス
タを、第５図は第４図において、ＴＶ−ＩＶ’に沿った
構造断面図を、第６図は第４図においてｖ−ｖ’ に沿
った構造断面図を示すものである。
タを、第５図は第４図において、ＴＶ−ＩＶ’に沿った
構造断面図を、第６図は第４図においてｖ−ｖ’ に沿
った構造断面図を示すものである。
本発明を明確に示すためとくに断わりの無い限り前述の
従来例の第１図および第２図で用いた図面の番号を用い
る。本構造ではエミッタ、コレクタ拡散領域１２．１３
は高濃度のＰ形不純物を含んだ多結晶シリコン２１から
単結晶シリコン１５へのｐ形不純物の拡散により形成さ
れる。ｐ形不純物の単結晶層への侵入はシリコン酸化膜
６１の開ＬＪ部にのみ制限され、同開口部の長さＬが横
形ｐｎｐトランジスタのベース対向長を決める。シリコ
ン酸化膜６１は単結晶領域１５の形成ののち熱酸化等に
より形成され、更に制御性良く同酸化膜を選択的にエツ
チングする。この後、多結晶シリコン層２１が接続され
る。
従来例の第１図および第２図で用いた図面の番号を用い
る。本構造ではエミッタ、コレクタ拡散領域１２．１３
は高濃度のＰ形不純物を含んだ多結晶シリコン２１から
単結晶シリコン１５へのｐ形不純物の拡散により形成さ
れる。ｐ形不純物の単結晶層への侵入はシリコン酸化膜
６１の開ＬＪ部にのみ制限され、同開口部の長さＬが横
形ｐｎｐトランジスタのベース対向長を決める。シリコ
ン酸化膜６１は単結晶領域１５の形成ののち熱酸化等に
より形成され、更に制御性良く同酸化膜を選択的にエツ
チングする。この後、多結晶シリコン層２１が接続され
る。
第７図は、本発明の半導体装置を具現する為の製造工程
の一例を示したもので、第４〜６図の断面構造になる以
前を示しである。以下、製造過程を図番に従って説明す
る。
の一例を示したもので、第４〜６図の断面構造になる以
前を示しである。以下、製造過程を図番に従って説明す
る。
第７図（ａ）：ｐ形半導体基板１１を用意する。
不純物はＤ形であってもよいが、その場合以下の不純物
を逆の導電形にしなければならない。また、基板を導体
として用いず、絶縁物、Ｆに、導電体を載置した形の公
義の意味の基板であってもよい。
を逆の導電形にしなければならない。また、基板を導体
として用いず、絶縁物、Ｆに、導電体を載置した形の公
義の意味の基板であってもよい。
これはＳ ＯＩ （Ｓｊｌｉｃｏｎ ｏｎ ｌ’ｎ５ｕ
ｌａｔｏｒ）又は、Ｓ ＯＳ （Ｓｉｌｊｃｏｎ ｏｔ
＋ ５ａｐｐｈｉｒｅ）等によって代表される。
ｌａｔｏｒ）又は、Ｓ ＯＳ （Ｓｉｌｊｃｏｎ ｏｔ
＋ ５ａｐｐｈｉｒｅ）等によって代表される。
発明者らは、基板として不純物種類ｐ形、不純物濃度５
Ｘ１０１４ｃ＋ｏ−３のものを選択した。
Ｘ１０１４ｃ＋ｏ−３のものを選択した。
この基板を熱酸化し、基板表面に薄いシリコン酸化膜７
１を形成する。発明者らは１０００℃で１５０分の熱処
理を行い６００ｍｍのシリコン酸化膜を得た９次に、従
来通りのホトリソグラフィ技術を用いて、ｎ十形高濃度
埋込層１４形成の為の開口部をシリコン酸化膜７１に設
ける。
１を形成する。発明者らは１０００℃で１５０分の熱処
理を行い６００ｍｍのシリコン酸化膜を得た９次に、従
来通りのホトリソグラフィ技術を用いて、ｎ十形高濃度
埋込層１４形成の為の開口部をシリコン酸化膜７１に設
ける。
上記開口部より、拡散又はイオン打込み等の技術を用い
、所望の濃度を有するｎ ４’形高濃度理込層１４を設
ける。
、所望の濃度を有するｎ ４’形高濃度理込層１４を設
ける。
第７図（ｂ）二次に、シリコン酸化膜７１を除去して、
基板表面を露出した後、エピタキシャル成長法によって
、ｎ形単結晶層１５を形成する。
基板表面を露出した後、エピタキシャル成長法によって
、ｎ形単結晶層１５を形成する。
エピタキシャル層１５は、成長時の時間、温度等により
所望の厚さを得ることができる０本発明により所望の厚
さを得ることができる。本発明者らは１μｍのエピタキ
シャル成長層１５を得た。
所望の厚さを得ることができる０本発明により所望の厚
さを得ることができる。本発明者らは１μｍのエピタキ
シャル成長層１５を得た。
次に熱酸化膜７２を全面に形成する。酸化膜７２はデポ
ジションにより形成してもよい。
ジションにより形成してもよい。
次にシリコンちつ化膜７３をデポジションにより形成す
る。更にシリコン酸化膜７４をデポジションにより、形
成する。本発明者らは、それぞれ５０部ｍ、１２０部ｍ
、 ９００部ｍの酸化膜７２．ちつ化膜７３．酸化膜７
４の三層膜を形成した。
る。更にシリコン酸化膜７４をデポジションにより、形
成する。本発明者らは、それぞれ５０部ｍ、１２０部ｍ
、 ９００部ｍの酸化膜７２．ちつ化膜７３．酸化膜７
４の三層膜を形成した。
第７図（Ｃ）二全面のフォトレジスタを塗布し、パター
ニングし、フォトレジスタをマスクに三層膜７２，７３
，７４の一部を除去する。その後、フォトレジストを除
去する。
ニングし、フォトレジスタをマスクに三層膜７２，７３
，７４の一部を除去する。その後、フォトレジストを除
去する。
第７図（ｄ）二次に、三層膜をマスクに、上記エピタキ
シャル成長層をエツチングし、凸形領域を形成する。形
成は、一方向性のドライエツチングを用いる為、サイド
エッチはほとんどない。
シャル成長層をエツチングし、凸形領域を形成する。形
成は、一方向性のドライエツチングを用いる為、サイド
エッチはほとんどない。
第７図（ｅ）：再度熱酸化膜７５を形成する。
これはデポジションにより形成してもよい。ただしその
場合、形状が少し異なる。更にその上にシリコンちつ化
膜７６をデポジションにより形成する。本発明者らは５
０部ｍ、１２０部ｍのシリコン酸化膜、シリコンちつ化
膜を形成した。
場合、形状が少し異なる。更にその上にシリコンちつ化
膜７６をデポジションにより形成する。本発明者らは５
０部ｍ、１２０部ｍのシリコン酸化膜、シリコンちつ化
膜を形成した。
第７図（ｆ）二次に一方向性ドライエッチングによりエ
ツチングを行い、凸形領域の側面のみにシリコンちつ化
膜７６を残す。これは一方向性ドライエツチングにより
形成する為、エツチング用のフォト・マスクは不要であ
る。
ツチングを行い、凸形領域の側面のみにシリコンちつ化
膜７６を残す。これは一方向性ドライエツチングにより
形成する為、エツチング用のフォト・マスクは不要であ
る。
第７図（ｇ）二次にシリコンちっ化膜７ｂをマスクとし
て、熱酸化を行い厚い酸化膜２２を形成する。本発明者
らは７００ｎｍの酸化膜を形成した。
て、熱酸化を行い厚い酸化膜２２を形成する。本発明者
らは７００ｎｍの酸化膜を形成した。
第７図（ｈ）二次に、シリコンちっ化膜７６を除去し、
更にシリコン酸化膜７５を除去する。シリコン酸化膜を
除去するときは、第４図のように、凸形領域側面の一部
６１に酸化膜を残すようフォト・マスクを用いレジスト
でおおう。よって、おおわれた部分のシリコン酸化膜６
１は除去されない。
更にシリコン酸化膜７５を除去する。シリコン酸化膜を
除去するときは、第４図のように、凸形領域側面の一部
６１に酸化膜を残すようフォト・マスクを用いレジスト
でおおう。よって、おおわれた部分のシリコン酸化膜６
１は除去されない。
第７図（ｉ）：全面に多結晶シリコン２１をデポジショ
ンし、更にシリコン酸化膜７６１をデポジションにより
形成する。
ンし、更にシリコン酸化膜７６１をデポジションにより
形成する。
本発明者らは多結晶シリコンを３５０ｒ＋ｍずつ２回デ
ポジションして計７００ｎｍ形成し、シリコン酸化膜を
２００ｎｍ形成した。
ポジションして計７００ｎｍ形成し、シリコン酸化膜を
２００ｎｍ形成した。
第７１ＦＴ（ｊ）：全面にレジスト７７を塗布し、凸形
領域よりもやや大きな領域のレジストをフォト・マスク
工程により除去する。
領域よりもやや大きな領域のレジストをフォト・マスク
工程により除去する。
本発明らは、凸形領域から片側当り１μｍ大きい領域内
にあるレジストを除去した。
にあるレジストを除去した。
第７図（ｋ）：フオトレジスト７７と別のフォトレジス
ト７８を全面に塗布し、表面を平坦にする。
ト７８を全面に塗布し、表面を平坦にする。
第７図（Ｑ）；０２雰囲気でスパンａ・エツチングを行
ない、フォト・レジスト７４を酸化膜７６が露出するま
で一様に除去する。
ない、フォト・レジスト７４を酸化膜７６が露出するま
で一様に除去する。
第７図（ｍ）：露出酸化膜をウェット・エツチングによ
り除去し、ドライ・エツチングにより、露出した多結晶
シリコン層を除去する。
り除去し、ドライ・エツチングにより、露出した多結晶
シリコン層を除去する。
第７図（ｎ）二フォト・レジスト７７，７８、酸化膜７
６１を除去する。
６１を除去する。
第７図（０）：多結晶シリコン２１の表面に熱酸化法に
よりシリコン酸化膜７９を形成し、全面にシリコンちつ
化膜８０をデポジットする。その鵠、フォト・マスク工
程により、シリコンちっ化膜、シリコン酸化膜の一部を
選択的に除去する。
よりシリコン酸化膜７９を形成し、全面にシリコンちつ
化膜８０をデポジットする。その鵠、フォト・マスク工
程により、シリコンちっ化膜、シリコン酸化膜の一部を
選択的に除去する。
更に、多結晶シリコン層２１をドライ・エツチングによ
り、エツチングし、同層の厚さを減らす。
り、エツチングし、同層の厚さを減らす。
この工程は、後に素子表面を平坦に形成するため行なう
が、省略してもよい。
が、省略してもよい。
第７Ｄｌ（ｐ）：シリコンちつ化膜８０をマスクに多結
晶シリコンを選択的に酸化し、酸化膜５１を形成する。
晶シリコンを選択的に酸化し、酸化膜５１を形成する。
この後、シリコンちつ化膜８０を除去し、ボロンをイオ
ン打ち込み法により多結晶シリコンにボロン添加する。
ン打ち込み法により多結晶シリコンにボロン添加する。
第７図（ｑ）：シリコン酸化膜７４および７９を除去す
る。
る。
第７図（ｒ）：シリコンちつ化膜７３をマスクに多結晶
シリコン層の表面を酸化し、シリコン酸化膜８１を形成
する。この熱工程の時、第７１１（ｐ）の工程で打ち込
まれたボロンは、多結晶層１５中に拡散し、ｐ影領域１
２，１．３が形成される。
シリコン層の表面を酸化し、シリコン酸化膜８１を形成
する。この熱工程の時、第７１１（ｐ）の工程で打ち込
まれたボロンは、多結晶層１５中に拡散し、ｐ影領域１
２，１．３が形成される。
この時、第７図（ｈ）で行なった側壁酸化膜７５の選択
エツチングで、ｐｍ領域の拡散窓が決められる。
エツチングで、ｐｍ領域の拡散窓が決められる。
以下、通常の方法を用い、第４図〜第６項の構造が得ら
れる。
れる。
本発明の半導体装置により得られた電気的特性を第８図
および第９図に示す。第８図はコレクタ飽和電流のベー
ス対向長依存性を、第９図はベース飽和電流のベース対
向長依存性を示す。ここにベース対向長［、は第４図に
示す。側壁酸化膜のエツチング幅に等しい。第８，９図
に示すように本装置を流れる電流はほぼ■、に比例し、
動作が安定かつ正確に決められていることがわかる。
および第９図に示す。第８図はコレクタ飽和電流のベー
ス対向長依存性を、第９図はベース飽和電流のベース対
向長依存性を示す。ここにベース対向長［、は第４図に
示す。側壁酸化膜のエツチング幅に等しい。第８，９図
に示すように本装置を流れる電流はほぼ■、に比例し、
動作が安定かつ正確に決められていることがわかる。
更に本発明の装置は、平面パターンで比較したとき、第
１図の従来型半導体装置に比べ、約１／３に、第２図の
半導体装置に比べ、約１１５に小さくなり、微細化に適
した構造となっている。
１図の従来型半導体装置に比べ、約１／３に、第２図の
半導体装置に比べ、約１１５に小さくなり、微細化に適
した構造となっている。
第１図は従来の横形ｐ ｎ ｐ トランジスタの稙造断
面図、第２図は従来の高性能横形ｐｎｐトランジスタの
平面図１．第３図は第２図のｎ−Ｈ’に沿つた構造断面
図、第４図は本発明の横形ｐｎｐトランジスタの平面図
、第５図は第４図のｒＶ−ＴＶ’に沿った構造断面図、
第６図は第４図のｖ−ｖ’に沿った構造断面図、第７図
は本発明の半導体装置の製造過程を示す断面図、第８図
は本発明の半導体装置により得られたコレクタ飽和電流
のベース対向長依存性を示す図、第９図はベース飽和電
流のベース対向長依存性を示す図である。 １１・・・ｐ形半導体基体、１２，１３・・・ｐ形拡散
領域、１４．１６・・・高濃度ｎ形拡散領域、１５・・
・ｎ形エピタキシャル層、２１・・・多結晶シリコン、
第 １ 図 ４２ 図 第 ４ 図 闇５ 図 ２２ １４ 第７ 図 （ａ−） ￥ ７ 図 （め （ｅ）′ダ 第７ 図 （峡 第 ７ 図 １＞） （１） ７り ￥ ７ 区 （ｆｆ） ４ （７Ｉ） ＩＩ ／４ 第 ７ 回 第８ 区 纂９ 図
面図、第２図は従来の高性能横形ｐｎｐトランジスタの
平面図１．第３図は第２図のｎ−Ｈ’に沿つた構造断面
図、第４図は本発明の横形ｐｎｐトランジスタの平面図
、第５図は第４図のｒＶ−ＴＶ’に沿った構造断面図、
第６図は第４図のｖ−ｖ’に沿った構造断面図、第７図
は本発明の半導体装置の製造過程を示す断面図、第８図
は本発明の半導体装置により得られたコレクタ飽和電流
のベース対向長依存性を示す図、第９図はベース飽和電
流のベース対向長依存性を示す図である。 １１・・・ｐ形半導体基体、１２，１３・・・ｐ形拡散
領域、１４．１６・・・高濃度ｎ形拡散領域、１５・・
・ｎ形エピタキシャル層、２１・・・多結晶シリコン、
第 １ 図 ４２ 図 第 ４ 図 闇５ 図 ２２ １４ 第７ 図 （ａ−） ￥ ７ 図 （め （ｅ）′ダ 第７ 図 （峡 第 ７ 図 １＞） （１） ７り ￥ ７ 区 （ｆｆ） ４ （７Ｉ） ＩＩ ／４ 第 ７ 回 第８ 区 纂９ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電形半導体基体と、前記基体の表面領域に設
けられた前記第１導電形と反対導電形の第２導電形の第
１領域と、前記基体表面上に設けられ、前記第１領域上
に開口部を有する絶縁物と、該開口部のほぼ直上に設け
られた単結晶生温体層の第２領域と、前記絶縁膜上に設
けられ、かつ前記第２領域のほぼ垂直な側壁と接するよ
うに設けられた多結晶半導体の第３領域とを有する半導
体装置において、前記第２領域と前記第３領域との境界
の少なくとも１部に絶縁膜が設けられていることを特徴
とする半導体装置。 ２、上記第２領域中に、上記第３領域と接するように設
置−ｒられた第１導電形の第４領域および第５領域を有
し、上記第１領域と接するように設けられた第２導電形
の第６領域を有することを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025029A JPH0618198B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
| EP85101688A EP0152116B1 (en) | 1984-02-15 | 1985-02-15 | Lateral bipolar transistor and method of producing the same |
| DE8585101688T DE3581417D1 (de) | 1984-02-15 | 1985-02-15 | Lateraler bipolarer transistor und verfahren zu seiner herstellung. |
| US07/040,125 US4769687A (en) | 1984-02-15 | 1987-04-20 | Lateral bipolar transistor and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025029A JPH0618198B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170257A true JPS60170257A (ja) | 1985-09-03 |
| JPH0618198B2 JPH0618198B2 (ja) | 1994-03-09 |
Family
ID=12154481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025029A Expired - Lifetime JPH0618198B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4769687A (ja) |
| EP (1) | EP0152116B1 (ja) |
| JP (1) | JPH0618198B2 (ja) |
| DE (1) | DE3581417D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292673A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 横型バイポ−ラトランジスタ |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561556A (en) * | 1979-06-18 | 1981-01-09 | Hitachi Ltd | Semiconductor device |
| US6372596B1 (en) * | 1985-01-30 | 2002-04-16 | Texas Instruments Incorporated | Method of making horizontal bipolar transistor with insulated base structure |
| DE3545244A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
| JP2503460B2 (ja) * | 1986-12-01 | 1996-06-05 | 三菱電機株式会社 | バイポ−ラトランジスタおよびその製造方法 |
| DE3681291D1 (de) * | 1986-12-18 | 1991-10-10 | Itt Ind Gmbh Deutsche | Kollektorkontakt eines integrierten bipolartransistors. |
| NL8700640A (nl) * | 1987-03-18 | 1988-10-17 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
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| US4939474A (en) * | 1988-08-26 | 1990-07-03 | At&T Bell Laboratories | Semiconductor optical amplifier with shortened gain recovery time |
| GB2230134A (en) * | 1989-04-05 | 1990-10-10 | Philips Nv | A method of manufacturing a semiconductor device |
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| JP3202460B2 (ja) * | 1993-12-21 | 2001-08-27 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6232649B1 (en) * | 1994-12-12 | 2001-05-15 | Hyundai Electronics America | Bipolar silicon-on-insulator structure and process |
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| US8085604B2 (en) * | 2008-12-12 | 2011-12-27 | Atmel Corporation | Snap-back tolerant integrated circuits |
Citations (2)
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|---|---|---|---|---|
| JPS5244186A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor intergrated circuit device |
| JPS57170546A (en) * | 1981-03-30 | 1982-10-20 | Ibm | Semiconductor element |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
| US4333227A (en) * | 1979-11-29 | 1982-06-08 | International Business Machines Corporation | Process for fabricating a self-aligned micrometer bipolar transistor device |
| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| US4339767A (en) * | 1980-05-05 | 1982-07-13 | International Business Machines Corporation | High performance PNP and NPN transistor structure |
-
1984
- 1984-02-15 JP JP59025029A patent/JPH0618198B2/ja not_active Expired - Lifetime
-
1985
- 1985-02-15 DE DE8585101688T patent/DE3581417D1/de not_active Expired - Lifetime
- 1985-02-15 EP EP85101688A patent/EP0152116B1/en not_active Expired
-
1987
- 1987-04-20 US US07/040,125 patent/US4769687A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244186A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor intergrated circuit device |
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| JPS63292673A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 横型バイポ−ラトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0152116A3 (en) | 1986-12-30 |
| EP0152116A2 (en) | 1985-08-21 |
| US4769687A (en) | 1988-09-06 |
| DE3581417D1 (de) | 1991-02-28 |
| EP0152116B1 (en) | 1991-01-23 |
| JPH0618198B2 (ja) | 1994-03-09 |
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