JPS6060759A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置の構造に関し、特に・５イポーラ
トランジスタを有する半導体装置に関するものである。

〔発明の背景〕

以下、説明を簡単にするため、半導体の導電形を規定（
第１導電形をｎ形、第２導電形をｐ形とする。）して述
べることにする。

第１図は先に発明されている半導体装置の一例（特願昭
５７−１４９２２７号）である。第１図において、領域
（１）は、横形ｐｎｐ）ランジスタを表わし、領域（Ｉ
ｒ）は、縦形ｎｐｎ）ランジスタを表わし、領域（Ｉ）
および（ＩＤより、ＩＩＬ回路を構成している。

第１図のトランジスタは、活性領域以外を絶縁膜上に設
けているので寄生容量が低減され、高速かつ素子面積が
小さい等の利点を有している。しかし、ｐ影領域４　（
４１，４，２，４４１は、多結晶半導体層７に含まれる
ｐ形不純物を多結晶半導体層７とは異なる拡散係数をも
つ凸形部領域中に拡散させることにより形成されていた
ので、ｐ影領域４　（４１，４２，４４）の凸形部領域
内の拡散の深さを制御することが困難であった。特に、
半導体装置の微細化の際、ｎ形高濃度領域４４は、凸形
部領域中に深く拡散するため、凸形部領域内で接してし
まう。したがって、凸形部領域上面から２重拡散により
形成された真性ベース領域幅が厚くなるため、素子特性
が劣ってしまい、素子の微細化が困難であった。また、
ｎ形高濃度領域４４が、ｎ形高濃度領域（エミッタ領域
）５と直接接しているため、ベース・エミッタ間の接合
容量が大きくなり、素子の高速化が妨げられていた。

〔発明の目的〕

本発明の目的は、上記従来の半導体装置の問題点を改善
し、縦形トランジスタ凸形部領域においてｐ形高濃度領
域とｎ形高濃度領域間の接合容量を減少させることにあ
る。

〔発明の概要〕

本発明では、以下の点において改善がなされている。

第一点は、トランジスタの高速化である。トランジスタ
の動作速度は、所定の内部抵抗に対して、トランジスタ
の静電容量に比例するので、高速化のためには、静電容
量を減少させることが必要である。縦形トランジスタの
静電容量は、ｐ影領域とｎ影領域の不純物濃度により決
まり、不純物濃度が高いほど空乏層幅が減少し、静電容
量が大きくなる。したがって、静電容量を減少させるた
めには、縦形トランジスタ凸形部領域においてｐ形高濃
度領域とｎ形高濃度領域が直接接しないように、ｐ形高
濃度領域の凸形部領域内における拡散を押さえなければ
ならない。

ｐ形高＃度領域は、凸形部領域に接する多結晶半導体層
からのｐ形不純物の拡散により形成され、特に凸形部領
域内のエミッタ領域の方向に深く拡散する。したがって
、多結晶半導体層とエミッタ領域の双方に接するように
凸形部領域内に絶縁膜領域を形成することにより、多結
晶半導体層からのｐ形不純物の拡散が押さえられ、ｐ形
高濃度領域の拡がりを制御することができる。したがっ
て、トランジスタの高速化が可能となる。

〔発明の実施例〕

以下、本発明の実施例を詳細に説明する。

第２図は本発明の半導体装置の第１の実施例を示す断面
構造図である。図において、前出のものと同一符号のも
のは同−又は均等部分を示すものとする。第１の実施例
で示す本発明のバイポーラトランジスタは、ｎ形凸形部
領域内に多結晶半導体層７およびｐ影領域４４およびｎ
影領域５に接する様な絶縁膜１１を有する。このため、
ｐ影領域４４の凸形部領域内での拡散が押えられ、ｎ形
高濃度領域５とｎ形高濃度領域４４は直接には接しない
ので、ベース・エミッタ間接合容量が減少し、素子の高
速化への効果がある。

第３図は本発明の半導体装置の第２の実施例を示す断面
図である。第２の実施例で示すＩＩＬ回路は、縦形トラ
ンジスタ部分に第１の実施例を用い、横形トランジスタ
部分においては、凸形部領域内に多結晶半導体層７およ
び該多結晶半導体層７上の絶縁膜８およびｐ影領域４１
．４２に直接接する絶縁膜１１１．１１２を有する。こ
のため、ｐ影領域４１．４２の凸形部領域内への拡散が
押えられ、凸形部領域の微小化が可能となる。したがっ
て、ＩＩＬ回路の微小化および高速化の効果がある。

次に本発明の半導体装置の製造方法を、第２の実施例を
用いて説明する。

第４図（ａ）〜（ｇ）は、第３図に示した半導体装置の
製造を工程順に表わした断面図である。主要工程を図番
にしたがって説明する。

（ａ）　：　Ｉ）形Ｓ１基板１上にｎ０形埋込層２を不
純物拡散により形成し、その後ｎ形Ｓｉエピタキシャル
層１２を成長し、全面にシリコン酸化膜１３、シリコン
窒化膜（ＳＩ３Ｎ４）１４、シリコン酸化膜１５を形成
し、パターニングしてトランジスタの能動領域形成部分
にのみ上記３層膜を残す。次に、上記３層膜をマスクと
して用いエピタキシャル層１２を図に示したようにエツ
チングして凸形部領域を形成する。

その後シリコン窒化膜１６を全面に堆積し、（ｄ縦形ト
ランジスタのコレクタ電極形成領域のみに上記窒化膜１
６を残すようにパターニン　（ｅグし、シリコン酸化膜
１３下のＳｉエピタキシャル層１２をウェットエツチン
グによりサイドエツチングする。

（ｂ）：熱酸化により酸化膜１１　（１１１，１１２゜
１１３．１１４）を形成し、その後窒化膜１６を除去し
、異方性ドライエツチング法により凸形部領域以外の酸
化Ｍｘｘおよびエピタキシャル層１２を各々の雰囲気で
エツチングし、シリコン酸化膜１３下のＳｉエピタキシ
ャル層１２をウェットエツチングによりサイドエツチン
グすると、縦形および横形トランジスタ形成領域上部に
、表面が滑らかな絶縁膜（酸化膜１１）が形成される。

（Ｃ）：熱酸化により酸化膜１７を形成し、次に窒化膜
１８を堆積する。その後、異方性ドライエツチング法で
窒化膜１８をエツチングすると凸形部領域の側面に窒化
膜１８が残る。

：熱酸化により酸化膜６を形成し、その後窒化膜１８、
酸化膜１７を除去する。

：多結晶シリコン膜１９を堆積する。多結晶シリコン膜
１９はｐ形で低濃度にドープされている。次に、比較的
硬いホトレジスト膜２゜を塗布し、凸形部領域よりもや
や広くバターニングする。次に比較的軟らかいホトレジ
スト２１を塗布する。このときホトレジスト２１は凸形
部領域とホトレジスト膜２０との間の溝内に入り込み、
さらにそれらの上部にも塗布されるため、塗布後の表面
は平坦になる。次に０２ガス中でホトレジストヲエッチ
ングし、凸形部領域の多結晶シリコン膜１９が露出した
らホトレジストのエツチングを止める。次て多結晶シリ
コン膜１９、及びホトレジス）２０，２１の層を異方性
エツチング法で除去すると、凸形部領域上面のみ多結晶
シリコン膜１９、及びホトレジスト２０゜２１は除去さ
れ、シリコン酸化膜１５が露出する。残ったホトレジス
）２０．２１は除去する。

（ｆ）二酸化膜１５を除去し、縦形および横形トランジ
スタを含むように多結晶シリコン膜１９をパターニング
して取り出し電極を形成する。

この時、多結晶シリコン膜１９の電極以外の部分は、エ
ツチング時間の制御により膜厚の半分だけエッチする。

次の酸化工程で、酸化され、多結晶シリコン膜は分離さ
れる。次に酸化して絶縁膜８を形成し、窒化膜１４を除
去する。その陵、例えばイオン打込みを行なってベース
領域（ｐ影領域４３１ｆ：形成する。

（ｇ）：パッシベーション用の窒化膜２２を堆積し、コ
レクタ取り出し電極の穴明けを行ない、コレクタ不純物
を添加して、コレクタ取り出し領域１０を形成する。次
に、エミッタ領域形成用の穴明けを行い、エミッタ不純
物を添加してエミッタ領域（ｎ０領域５）を形成する。

その後各領域の電極９′ｆｔ形成する。

〔発明の効果〕

本発明によれば、凸形部領域中の絶縁膜形成により接合
容量が減少するので、素子の高速化の効果がある。具体
的にこの効果の一例を示すと、現状の４μｍ口縦形ｎｐ
ｎ　）ランジスタではエミッタ・ベース間容量は約２７
　ｆＦ’であるが、本発明の装着のエミッタ・ペース間
容量は、約２０ｆＦとなり改善されている。また、横形
ｐｎｐ）ランジスタにおけるグラフトベースは、従来の
もので、約０，７μｍはどｎ影領域中に伸びていたが、
本発明のものでは、約０．４μｍとなっている。したが
ッテ、横形ｐｎｐトランジスタのベース幅を制御性よく
減少させることができ、素子の微細化が可能となる効果
もある。

【図面の簡単な説明】

第１図は従来の半導体装置の一例を示す断面図、第２図
は本発明の半導体装置の第１の実施例を示す断面図、第
３図は本発明の半導体装置の第２の実施例を示す断面図
、第４図（ａ）〜（ｇ）は、第３図に示した本発明の製
造工程を工程順に示した断面図である。 １・・・基板、２・・・埋込層、３・・・ｎ影領域、４
・・・ｐ形領域（４１・・・エミッタ領域、４２・・・
コレクタ領域、４３・・・真性ベース領域、４４・・・
グラフトベース領域）、５・・・ｎ１形領域（エミッタ
領域）、６・・・絶縁膜、７・・・多結晶半導体層、８
・・・絶縁膜、９・・・電極、１０・・・取り出し電極
、１１・・・絶縁膜、１２・・・エピタキシャル層、１
３，１５．１７・・・シリコン酸化膜、１４．１６，１
８．２２・・・シリコン窒化膜、１９・・・多結晶シリ
コン膜、２０．２１・・・ホトレジスト膜。 第　／　口 第　２　印 第　３　口 第　４　図 第１頁の続き ■発明者岡部　隆博 ０発　明　者　永　１）　穣 国分寺市東恋ケ窪１丁目２８幡地　株式会社日立製作所
中央研究所内 国分寺市東恋ケ窪１丁目２８＠地　株式会社日立製作所
中央研究所内

Claims (1)

1. 【特許請求の範囲】 １、第１導電形の凸形部領域を有する半導体基体と、該
   基体の凸形部領域を除く表面上に設けられた絶縁膜と、
   該絶縁膜上に設けられた上記基体凸形部領域のほぼ垂直
   な側壁に接した第２導電形半導体層の第１領域と、上記
   第１領域上に設けられ上記基体に接した絶縁膜の第２領
   域と、上記第１領域に接し上記基体の凸形領域中に設け
   られた第２導電形の第３領域と、上記第１領域と上記第
   ２領域と上記第３領域に接し上記基体の凸形部領域のほ
   ぼ垂直な側壁に沿って設けられた絶縁膜の第４領域を有
   して構成したことを特徴とする半導体装置。 ２、前記基体の凸形部領域の表面領域に第１導電形半導
   体層の第５領域を有し、前記第３領域に接し凸形部領域
   の内部に第２導電形半導体層の第６領域を有するもので
   あることを特徴とする特許請求の範囲第１項記載の半導
   体装置。