JPS6267867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6267867A JPS6267867A JP20823285A JP20823285A JPS6267867A JP S6267867 A JPS6267867 A JP S6267867A JP 20823285 A JP20823285 A JP 20823285A JP 20823285 A JP20823285 A JP 20823285A JP S6267867 A JPS6267867 A JP S6267867A
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- Japan
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- film
- polysilicon
- polysilicon layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
通常の光によるパターニング技術又はＥＢ法によるパタ
ーニング技術を用いる半導体装置の製造方法であって、
多結晶シリコン層の酸化１漠厚を制御するプロセス技術
により高精度の微細パターンの作成を可使とする。
ーニング技術を用いる半導体装置の製造方法であって、
多結晶シリコン層の酸化１漠厚を制御するプロセス技術
により高精度の微細パターンの作成を可使とする。
本発明は゛ト導体ＪＡｔの製造方法に関するものであり
、更に詳しくＪえば高集積度で高速動作を可使とするバ
イポーラトランジスタの製造方法に関するものである。
、更に詳しくＪえば高集積度で高速動作を可使とするバ
イポーラトランジスタの製造方法に関するものである。
半導体装置において、集積度の向上と動作速度の向１と
が重要な要請であることは周知のπ実である。
が重要な要請であることは周知のπ実である。
従来技術におけるプレーナ型バイポーラトランジスタは
、一般に、第２図に概略断面図を示す如きものである１
図において、１は一導電型例えばｐ型の（以下、本図に
おいてはｐ型を一導電型、ｎ型を反対導電型という、）
半導体基板であり。
、一般に、第２図に概略断面図を示す如きものである１
図において、１は一導電型例えばｐ型の（以下、本図に
おいてはｐ型を一導電型、ｎ型を反対導電型という、）
半導体基板であり。
２は反対導電型（ｎ型）の高不純物濃度埋め込み層であ
り、３は反対導電型（ｎ型）のエピタキシャル成長層で
ありコレクタを構成し、４は一導電型（ｐ型）の素子分
離領域である。５は一導電型（ｐ型）の拡散層でありベ
ースを構成し、６は反対導電型（ｎ型）の拡散層であり
エミッタを構成する。７は反対導電型（ｎ型）のコレク
タ電極引き出し領域であり、８，９．１０は金属層より
なり、それぞれ、コレクタ電極、ベース電極、エミッタ
電極を構成する。なお、１１はフィールド絶縁層である
。
り、３は反対導電型（ｎ型）のエピタキシャル成長層で
ありコレクタを構成し、４は一導電型（ｐ型）の素子分
離領域である。５は一導電型（ｐ型）の拡散層でありベ
ースを構成し、６は反対導電型（ｎ型）の拡散層であり
エミッタを構成する。７は反対導電型（ｎ型）のコレク
タ電極引き出し領域であり、８，９．１０は金属層より
なり、それぞれ、コレクタ電極、ベース電極、エミッタ
電極を構成する。なお、１１はフィールド絶縁層である
。
ところで従来の製造方法によれば１例えばベースである
ｐ型拡散層５とベース電極１０とを接触するためのコン
タクトホールの大きさは、パターニング技術の制約を受
けていた。すなわち通常の光ニヨるパターニング技術に
よれば最大限ｌ。
ｐ型拡散層５とベース電極１０とを接触するためのコン
タクトホールの大きさは、パターニング技術の制約を受
けていた。すなわち通常の光ニヨるパターニング技術に
よれば最大限ｌ。
５ルｍ程度が保証されるにすぎないし、またＥＢ法によ
るバターニング技術によっても０゜５ｇｍ程度が限界で
あったから、これより小さいコンタクトホールを精度良
くつくることは不＋ｉｒ 渣であった。
るバターニング技術によっても０゜５ｇｍ程度が限界で
あったから、これより小さいコンタクトホールを精度良
くつくることは不＋ｉｒ 渣であった。
このためエミッタ領域やベース領域の大きさは機滝的に
必要とする大きさより大きくせざるを得ず、集積度を向
上する１−で制約となったり、動作速度が制御されると
いう問題があった。
必要とする大きさより大きくせざるを得ず、集積度を向
上する１−で制約となったり、動作速度が制御されると
いう問題があった。
本発明はかかる従来例の問題点に鑑み創作されたもので
あり、高精度の微細パターンの作成を可能にすることに
より高集積度かつ高速動作のバイポーラトランジスタの
製造方法の提供を目的とする。
あり、高精度の微細パターンの作成を可能にすることに
より高集積度かつ高速動作のバイポーラトランジスタの
製造方法の提供を目的とする。
本発明は、−導電型シリコン層上に絶縁膜、多結晶シリ
コン層を順次形成した後に該多結晶シリコン層をパター
ニングし、さらに多結晶シリコン層を酸化して所定の膜
Ｈの酸化膜を形成した後に該酸化膜をマスクに該絶縁膜
を除去することにより、該絶縁膜のパターニングを行う
ことを特徴とする。
コン層を順次形成した後に該多結晶シリコン層をパター
ニングし、さらに多結晶シリコン層を酸化して所定の膜
Ｈの酸化膜を形成した後に該酸化膜をマスクに該絶縁膜
を除去することにより、該絶縁膜のパターニングを行う
ことを特徴とする。
通常の光によるパターニング又はＥＢ法によるバターニ
ング技術により、多結晶シリコン層のノ々ターニングを
行う、このときの多結晶シリコン層の溝の幅は従来のパ
ターニング精度である。
ング技術により、多結晶シリコン層のノ々ターニングを
行う、このときの多結晶シリコン層の溝の幅は従来のパ
ターニング精度である。
次に多結晶シリコン層を酸化すると、多結晶シリコン層
の溝の幅は酸化膜によって縮まる。従ってその溝の幅は
、酸化膜の厚さを制御することにより精度良く設定でき
る。
の溝の幅は酸化膜によって縮まる。従ってその溝の幅は
、酸化膜の厚さを制御することにより精度良く設定でき
る。
次にこの酸化膜をマスクとして絶縁膜を除去する。この
ときの絶縁膜に対するパターニングは前述の多結晶シリ
コン層の酸化膜により定められた溝と同じものであるか
ら、高精度の微細パターンの作成が可能となる。
ときの絶縁膜に対するパターニングは前述の多結晶シリ
コン層の酸化膜により定められた溝と同じものであるか
ら、高精度の微細パターンの作成が可能となる。
次に図を参照しながら本発明の実施例について説明する
。第１図（ａ）〜（ｈ）は本発明の実施例に係るバイポ
ーラトランジスタの製造方法を説明する断面図である。
。第１図（ａ）〜（ｈ）は本発明の実施例に係るバイポ
ーラトランジスタの製造方法を説明する断面図である。
まず不図示のｐ型基板に埋め込み層（ｎ型）を形成した
後、エピタキシャル成長によりｆＩ型５１層１２を形成
する。さらにドライ酸化により厚さ５０膜ｍ（７）ＳＩ
０２１１Ｑ１３ 、ＣＶＤ法により厚さ１１００ｎのＳ
＋３Ｎｎ ＩＥ２１４ 、同様にｃｖｎ法により厚さ２
００ｎｍの多結晶５１層１５を形成する（第１図（ａ）
）。
後、エピタキシャル成長によりｆＩ型５１層１２を形成
する。さらにドライ酸化により厚さ５０膜ｍ（７）ＳＩ
０２１１Ｑ１３ 、ＣＶＤ法により厚さ１１００ｎのＳ
＋３Ｎｎ ＩＥ２１４ 、同様にｃｖｎ法により厚さ２
００ｎｍの多結晶５１層１５を形成する（第１図（ａ）
）。
次にＥＢ法によるパターン技術により多結晶５１層１５
をパターニングする。このとき図のように多結晶Ｓ１層
１５の溝の幅と溝間の長さはそれぞれ０．５ｐｍ、０．
８層ｍである。（第１図（ｂ））。
をパターニングする。このとき図のように多結晶Ｓ１層
１５の溝の幅と溝間の長さはそれぞれ０．５ｐｍ、０．
８層ｍである。（第１図（ｂ））。
次に５ｉｒＮ４膜１４をマスクとして多結晶３１層１５
をウェット酸化する。このと５の５１０２膜１６の厚さ
を２００ｎｍとする。これにｓ、ｏ２膜１６の形成する
溝の幅と溝間の長さはそれぞれ０．３ｐｍ、１．ＯＡＬ
ｍとなる。（第１図（ｃ））。
をウェット酸化する。このと５の５１０２膜１６の厚さ
を２００ｎｍとする。これにｓ、ｏ２膜１６の形成する
溝の幅と溝間の長さはそれぞれ０．３ｐｍ、１．ＯＡＬ
ｍとなる。（第１図（ｃ））。
次に５１３Ｎａ膜とＳ、０２膜に関して選択比のないＣ
Ｈ３ガスのＲ，１，Ｅ、により、 ５ｉＪＮ４膜１４
、５１０２膜１３と１６をエツチングする。その後にＫ
Ｏ）（により多結晶５１層１５を除去する（第１図（ｄ
））、これによりＳｉ３Ｎ４膜１４の０．３ｇｍ幅の溝
を形成することができる。
Ｈ３ガスのＲ，１，Ｅ、により、 ５ｉＪＮ４膜１４
、５１０２膜１３と１６をエツチングする。その後にＫ
Ｏ）（により多結晶５１層１５を除去する（第１図（ｄ
））、これによりＳｉ３Ｎ４膜１４の０．３ｇｍ幅の溝
を形成することができる。
次に厚さ５００ ｎｍの多結晶３１層１７をＣＶＤ法に
より形成した後、ポロンイオンを注入する。その後ＣＶ
Ｄ法により厚さ３００ｎｍのｓ、ｏ７膜１８を堆積させ
る（第１図（ｅ））。
より形成した後、ポロンイオンを注入する。その後ＣＶ
Ｄ法により厚さ３００ｎｍのｓ、ｏ７膜１８を堆積させ
る（第１図（ｅ））。
次にＥＢ法によるパターン技術によってＳｉ０？膜１８
および多結晶Ｓ１層１７をパターニングする。このとき
のＳ、Ｏ，膜１８および多結晶５１層１７の溝の幅は０
．５．Ｂｃｍである。（第１図（ｆ） ）。
および多結晶Ｓ１層１７をパターニングする。このとき
のＳ、Ｏ，膜１８および多結晶５１層１７の溝の幅は０
．５．Ｂｃｍである。（第１図（ｆ） ）。
次にウェット酸化して厚さ２００ｎｍのＳ、０？膜を形
成する。これにより５Ｉ０２１Ｎ １ Ｂの溝の幅は０
．３ｐｍとなる。なおこのとき多結晶３１層１７中のポ
ロンイオンはｎ型Ｓ１層１２中に拡散してｐ°層を形成
し、後述のベース領域とベース電極（多結晶５１層１７
）とのコンタクトを形成する（第１図（ｇ））。
成する。これにより５Ｉ０２１Ｎ １ Ｂの溝の幅は０
．３ｐｍとなる。なおこのとき多結晶３１層１７中のポ
ロンイオンはｎ型Ｓ１層１２中に拡散してｐ°層を形成
し、後述のベース領域とベース電極（多結晶５１層１７
）とのコンタクトを形成する（第１図（ｇ））。
次に５Ｉ０２膜１８をマスクにして溝の底部にある５Ｉ
Ｎ４膜１４をＲ，１，Ｅ、によりエツチングした後、ポ
ロンイオンを注入してベース領域１９を形成する。この
ベース領域は市ｉ述のｐ°層と接続される。さらに多結
晶５１層（エミッタ電Ｊ４ｉ）２０をＣＶＤ法により堆
積した後にヒ素をイオン注入し、ノ＾板にドライブさせ
てエミッタ領域２Ｌ（ｎ・層）を形成する。（第１図（
ｈ））。
Ｎ４膜１４をＲ，１，Ｅ、によりエツチングした後、ポ
ロンイオンを注入してベース領域１９を形成する。この
ベース領域は市ｉ述のｐ°層と接続される。さらに多結
晶５１層（エミッタ電Ｊ４ｉ）２０をＣＶＤ法により堆
積した後にヒ素をイオン注入し、ノ＾板にドライブさせ
てエミッタ領域２Ｌ（ｎ・層）を形成する。（第１図（
ｈ））。
このように実施例によれば、通常の光によるパターニン
グ技術やＥＢ法によるパターニング技術を用いても、コ
ンタクトホールの小さいパターンを高精度に作成するこ
とができる。従ってこれに対応するエミッタ領域やベー
ス領域の占有面積も小さくすることができるから、高集
積度で高速動作のバイポーチトランジスタの作成が１Ｔ
ｒｆｆｆｉとなる。
グ技術やＥＢ法によるパターニング技術を用いても、コ
ンタクトホールの小さいパターンを高精度に作成するこ
とができる。従ってこれに対応するエミッタ領域やベー
ス領域の占有面積も小さくすることができるから、高集
積度で高速動作のバイポーチトランジスタの作成が１Ｔ
ｒｆｆｆｉとなる。
以り説明したように１本発明に係る製造方法によれば現
在最も多く使用されている通常の光によるパターニング
技術やＥＢ法によるパターニング技術を用いても、高精
度の微細パターンの作成がＩＩｉ濠となり、従って高集
積度で高速動作の半導体装置の製造が１１ｆ１むとなる
。
在最も多く使用されている通常の光によるパターニング
技術やＥＢ法によるパターニング技術を用いても、高精
度の微細パターンの作成がＩＩｉ濠となり、従って高集
積度で高速動作の半導体装置の製造が１１ｆ１むとなる
。
第１図（ａ）〜（ｈ）は本発明の実施例に係るノーイボ
ーラ・トランジスタの製造方法を説明するための断面図
であり、第２図は従来例に係るバイポーラトランジスタ
の構造を示す断面図である。 １２・・・ｎ型Ｓ１層（−導電型シリコン層）１３・・
・Ｓ、Ｏ，膜 １４・・・５１ｇＮａ膜（絶縁膜） １５・・・多結晶５１層（多結晶シリコン層）１６・・
・５１０２膜（酸化膜） １７・−・多結晶５１層（多結晶シリコン層）１８・・
・Ｓ １２’Ｊ！２ （酸化膜）１９・・・ベース領域 ２０・・・多結晶３１層（エミッタ電極）２１・・・エ
ミッタ領域
ーラ・トランジスタの製造方法を説明するための断面図
であり、第２図は従来例に係るバイポーラトランジスタ
の構造を示す断面図である。 １２・・・ｎ型Ｓ１層（−導電型シリコン層）１３・・
・Ｓ、Ｏ，膜 １４・・・５１ｇＮａ膜（絶縁膜） １５・・・多結晶５１層（多結晶シリコン層）１６・・
・５１０２膜（酸化膜） １７・−・多結晶５１層（多結晶シリコン層）１８・・
・Ｓ １２’Ｊ！２ （酸化膜）１９・・・ベース領域 ２０・・・多結晶３１層（エミッタ電極）２１・・・エ
ミッタ領域
Claims (1)
- 導電型シリコン層上に絶縁膜、多結晶シリコン層を順次
形成した後に該多結晶シリコン層をパターニングし、さ
らに多結晶シリコン層を酸化して所定の膜厚の酸化膜を
形成した後に該酸化膜をマスクに該絶縁膜を除去するこ
とにより該絶縁膜のパターニングを行うことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20823285A JPS6267867A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20823285A JPS6267867A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267867A true JPS6267867A (ja) | 1987-03-27 |
Family
ID=16552840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20823285A Pending JPS6267867A (ja) | 1985-09-20 | 1985-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644997B2 (en) | 2004-06-16 | 2010-01-12 | Toyota Jidosha Kabushiki Kaisha | Master cylinder with fill-up function |
-
1985
- 1985-09-20 JP JP20823285A patent/JPS6267867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644997B2 (en) | 2004-06-16 | 2010-01-12 | Toyota Jidosha Kabushiki Kaisha | Master cylinder with fill-up function |
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