JPH0661240A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0661240A JPH0661240A JP20768792A JP20768792A JPH0661240A JP H0661240 A JPH0661240 A JP H0661240A JP 20768792 A JP20768792 A JP 20768792A JP 20768792 A JP20768792 A JP 20768792A JP H0661240 A JPH0661240 A JP H0661240A
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Abstract
(57)【要約】
【目的】リソグラフィー加工精度より小さい幅のエミッ
タ領域を有する高速特性の優れたバイポーラトランジス
タを得る。 【構成】エミッタ開口部１０８の側壁に設けた窒化シリ
コン膜１０９の内周に沿って環状の開口部を設け、窒化
シリコン膜１０９の内側の側壁に設けたＮ型不純物を含
む多結晶シリコン膜１１７より不純物をベース領域１１
３内に拡散してエミッタ領域１１８を形成しているた
め、リソグラフィーの最小加工精度より小さい２０〜２
００ｎｍの程度の幅のエミッタ領域１１８を高加工精度
で得ることができる。これによりエミッタ・ベース間寄
生容量の低減およびベース引き出し抵抗の低減が同時に
可能となり、トランジスタの高速性能の大幅な向上が得
られる。
タ領域を有する高速特性の優れたバイポーラトランジス
タを得る。 【構成】エミッタ開口部１０８の側壁に設けた窒化シリ
コン膜１０９の内周に沿って環状の開口部を設け、窒化
シリコン膜１０９の内側の側壁に設けたＮ型不純物を含
む多結晶シリコン膜１１７より不純物をベース領域１１
３内に拡散してエミッタ領域１１８を形成しているた
め、リソグラフィーの最小加工精度より小さい２０〜２
００ｎｍの程度の幅のエミッタ領域１１８を高加工精度
で得ることができる。これによりエミッタ・ベース間寄
生容量の低減およびベース引き出し抵抗の低減が同時に
可能となり、トランジスタの高速性能の大幅な向上が得
られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、とくに超高速動作用のバイポーラトラン
ジスタおよびその製造方法に関する。
造方法に関し、とくに超高速動作用のバイポーラトラン
ジスタおよびその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置について図面を参照し
て説明する。
て説明する。
【０００３】図６（ａ），（ｂ）は従来の半導体装置の
製造方法を説明するための工程順に示した断面図であ
る。
製造方法を説明するための工程順に示した断面図であ
る。
【０００４】まず、図６（ａ）に示すように、Ｐ型シリ
コン基板１０１の一主面に選択的にヒ素を導入してＮ埋
込層１０２を形成し、Ｎ型埋込層１０２を含む表面に厚
さ０．７μｍのＮ型エピタキシャル層１０３を成長した
後、素子分離領域１２２およびＰ型シリコン領域１２３
を形成する。次に、Ｎ型エピタキシャル層１０３の上面
よりリンを選択的に拡散しコレクタ引き出し領域１０４
を形成する。次に、全面に厚さ５０〜２００ｎｍの酸化
シリコン膜１０５を堆積し、酸化シリコン膜１０５のコ
レクタ引き出し領域１０４上およびトランジスタ形成領
域上を選択的にエッチング除去して開口部を形成する。
次に厚さ５０〜２００ｎｍの多結晶シリコン膜を全面に
堆積してパターニングし、コレクタ引き出し領域１０４
上の多結晶シリコン膜に選択的にリンを導入してＮ型多
結晶シリコン膜１０６を形成し、同様にトランジスタ形
成領域上の多結晶シリコン膜に選択的にホウ素を導入し
Ｐ型多結晶シリコン膜１０７を形成する。次に、厚さ１
００ｎｍの窒化シリコン膜１００を全面に堆積する。次
にフォトレジスト膜をマスクとして窒化シリコン膜１０
０およびＰ型多結晶シリコン膜１０７を順次異方性エッ
チングしてエミッタ開口部１０８を形成する。
コン基板１０１の一主面に選択的にヒ素を導入してＮ埋
込層１０２を形成し、Ｎ型埋込層１０２を含む表面に厚
さ０．７μｍのＮ型エピタキシャル層１０３を成長した
後、素子分離領域１２２およびＰ型シリコン領域１２３
を形成する。次に、Ｎ型エピタキシャル層１０３の上面
よりリンを選択的に拡散しコレクタ引き出し領域１０４
を形成する。次に、全面に厚さ５０〜２００ｎｍの酸化
シリコン膜１０５を堆積し、酸化シリコン膜１０５のコ
レクタ引き出し領域１０４上およびトランジスタ形成領
域上を選択的にエッチング除去して開口部を形成する。
次に厚さ５０〜２００ｎｍの多結晶シリコン膜を全面に
堆積してパターニングし、コレクタ引き出し領域１０４
上の多結晶シリコン膜に選択的にリンを導入してＮ型多
結晶シリコン膜１０６を形成し、同様にトランジスタ形
成領域上の多結晶シリコン膜に選択的にホウ素を導入し
Ｐ型多結晶シリコン膜１０７を形成する。次に、厚さ１
００ｎｍの窒化シリコン膜１００を全面に堆積する。次
にフォトレジスト膜をマスクとして窒化シリコン膜１０
０およびＰ型多結晶シリコン膜１０７を順次異方性エッ
チングしてエミッタ開口部１０８を形成する。
【０００５】次に、図６（ｂ）（但し図６（ａ）の部分
拡大図）に示すように、エミッタ開口部１０８に露出し
たＮ型エピタキシャル層１０３の表面を熱酸化して厚さ
１０〜４０ｎｍの酸化シリコン膜１１１を形成する。同
時にＰ型多結晶シリコン膜１０７注のホウ素をこれと接
触している部分のＮ型エピタキシャル層１０３の表面に
拡散させ、外部ベース領域１１２を形成する。次に、窒
化シリコン膜１００をマスクとしてホウ素イオンを加速
エネルギー１０ｋｅＶ、ドーズ３×１０13ｃｍ-2でイオ
ン注入しベース領域１１３を形成する。次に、厚さ１０
０ｎｍの窒化シリコン膜１０９を全面に堆積して異方性
エッチングによりエッチバックしエミッタ開口部１０８
の側壁にのみ窒化シリコン膜１０９を残す。
拡大図）に示すように、エミッタ開口部１０８に露出し
たＮ型エピタキシャル層１０３の表面を熱酸化して厚さ
１０〜４０ｎｍの酸化シリコン膜１１１を形成する。同
時にＰ型多結晶シリコン膜１０７注のホウ素をこれと接
触している部分のＮ型エピタキシャル層１０３の表面に
拡散させ、外部ベース領域１１２を形成する。次に、窒
化シリコン膜１００をマスクとしてホウ素イオンを加速
エネルギー１０ｋｅＶ、ドーズ３×１０13ｃｍ-2でイオ
ン注入しベース領域１１３を形成する。次に、厚さ１０
０ｎｍの窒化シリコン膜１０９を全面に堆積して異方性
エッチングによりエッチバックしエミッタ開口部１０８
の側壁にのみ窒化シリコン膜１０９を残す。
【０００６】次に、ヒ素を含む多結晶シリコン膜１１７
を全面に堆積してパターニングし、エミッタ電極を形成
する。次にラピッドサーマルアニール（ＲＴＡ）法によ
り多結晶シリコン膜１１７中のヒ素をこれと接触するベ
ース領域１１３の表面に拡散してＮ型のエミッタ領域１
１８を形成する。次に全面に酸化シリコン膜１１９を堆
積した後、選択的にエッチングしてコンタクトホールを
形成する。次に、コンタクトホールの多結晶シリコン膜
１１７と電気的に接続するアルミニウム配線１２１を選
択的に形成し、半導体装置を構成する。
を全面に堆積してパターニングし、エミッタ電極を形成
する。次にラピッドサーマルアニール（ＲＴＡ）法によ
り多結晶シリコン膜１１７中のヒ素をこれと接触するベ
ース領域１１３の表面に拡散してＮ型のエミッタ領域１
１８を形成する。次に全面に酸化シリコン膜１１９を堆
積した後、選択的にエッチングしてコンタクトホールを
形成する。次に、コンタクトホールの多結晶シリコン膜
１１７と電気的に接続するアルミニウム配線１２１を選
択的に形成し、半導体装置を構成する。
【０００７】
【発明が解決しようとする課題】バイポーラトランジス
タのエミッタ幅を縮小することは、高速化に有効なエミ
ッタ・ベース間寄生容量の低減およびベース・コレクタ
間寄生容量の低減およびベース抵抗低減に効果がある。
そのためリソグラフィーによる最小加工よりも更に狭い
幅のエミッタ領域を形成することが行われている。
タのエミッタ幅を縮小することは、高速化に有効なエミ
ッタ・ベース間寄生容量の低減およびベース・コレクタ
間寄生容量の低減およびベース抵抗低減に効果がある。
そのためリソグラフィーによる最小加工よりも更に狭い
幅のエミッタ領域を形成することが行われている。
【０００８】従来の半導体装置ではエミッタ領域はエミ
ッタ開口部１０８の側壁に窒化シリコン膜１０９を形成
し、実効のエミッタ領域１１８の幅の縮小を行ってい
た。実効のエミッタ幅をＷE ，エミッタ開口部１０８の
幅をＷEO，側壁の窒化シリコン膜１０９の幅をＷS とす
ると、ＷE ＝ＷEO−２×ＷS となる。
ッタ開口部１０８の側壁に窒化シリコン膜１０９を形成
し、実効のエミッタ領域１１８の幅の縮小を行ってい
た。実効のエミッタ幅をＷE ，エミッタ開口部１０８の
幅をＷEO，側壁の窒化シリコン膜１０９の幅をＷS とす
ると、ＷE ＝ＷEO−２×ＷS となる。
【０００９】この場合、リソグラフィー最小加工寸法に
比べてエミッタ幅を小さくしたい場合、加工精度が特に
重要になる。例えば、リソグラフィーの最小加工精度
０．５μｍのステッパー装置で０．１μｍのエミッタ幅
ＷE を有するトランジスタを形成する場合、ＷEO＝０．
５μｍ，ＷS ＝０．２μｍとなる。このとき加工精度は
通常ＷEO，ＷS の±１０％程度であるから、ＷE の寸法
誤差は、ＷEO×０．１＋ＷS ×０．１×２＝０．０９μ
ｍとなり、ＷE は０．０１から０．１９すなわち誤差９
０％と大きく変化する。これによりトランジスタ特性が
大きく変化するという欠点を有していた。
比べてエミッタ幅を小さくしたい場合、加工精度が特に
重要になる。例えば、リソグラフィーの最小加工精度
０．５μｍのステッパー装置で０．１μｍのエミッタ幅
ＷE を有するトランジスタを形成する場合、ＷEO＝０．
５μｍ，ＷS ＝０．２μｍとなる。このとき加工精度は
通常ＷEO，ＷS の±１０％程度であるから、ＷE の寸法
誤差は、ＷEO×０．１＋ＷS ×０．１×２＝０．０９μ
ｍとなり、ＷE は０．０１から０．１９すなわち誤差９
０％と大きく変化する。これによりトランジスタ特性が
大きく変化するという欠点を有していた。
【００１０】エミッタ領域上の多結晶シリコン膜１１７
の膜厚をある程度以上薄くするとトランジスタの増幅率
が低下するため、多結晶シリコン膜１１７の膜厚は最低
１００ｎｍは必要である。ところがエミッタ幅を多結晶
シリコン膜１１７の膜厚近くまで縮小した場合、多結晶
シリコン膜１１７によりエミッタ開口部が埋込まれ、多
結晶シリコン膜１１７の実効的な膜厚が増大し、アルミ
ニウム配線１２１に達するまでのエミッタの引き出し抵
抗が大幅に増大するという問題点があった。
の膜厚をある程度以上薄くするとトランジスタの増幅率
が低下するため、多結晶シリコン膜１１７の膜厚は最低
１００ｎｍは必要である。ところがエミッタ幅を多結晶
シリコン膜１１７の膜厚近くまで縮小した場合、多結晶
シリコン膜１１７によりエミッタ開口部が埋込まれ、多
結晶シリコン膜１１７の実効的な膜厚が増大し、アルミ
ニウム配線１２１に達するまでのエミッタの引き出し抵
抗が大幅に増大するという問題点があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
コレクタ領域となる一導電型半導体層の上に順次積層し
て設けたベース引出電極及び第１の絶縁膜と、前記第１
の絶縁膜及びベース引出電極を順次選択的にエッチング
して設けた第１の開口部と、前記ベース引出電極の下面
に接続して設けた逆導電型の外部ベース領域と、前記開
口部の一導電型半導体層の表面に設けて前記外部ベース
領域と接続した逆導電型のベース領域と、前記開口部の
側壁に設けた第２の絶縁膜と、前記開口部のベース領域
の中央部に設けた第３の絶縁膜と、前記第２の絶縁膜の
内周に沿って設けた環状の第２の開口部と、前記第２の
開口部の前記ベース領域内に設けた一導電型のエミッタ
領域とを有する。
コレクタ領域となる一導電型半導体層の上に順次積層し
て設けたベース引出電極及び第１の絶縁膜と、前記第１
の絶縁膜及びベース引出電極を順次選択的にエッチング
して設けた第１の開口部と、前記ベース引出電極の下面
に接続して設けた逆導電型の外部ベース領域と、前記開
口部の一導電型半導体層の表面に設けて前記外部ベース
領域と接続した逆導電型のベース領域と、前記開口部の
側壁に設けた第２の絶縁膜と、前記開口部のベース領域
の中央部に設けた第３の絶縁膜と、前記第２の絶縁膜の
内周に沿って設けた環状の第２の開口部と、前記第２の
開口部の前記ベース領域内に設けた一導電型のエミッタ
領域とを有する。
【００１２】本発明の半導体装置の製造方法は、コレク
タ領域となる一導電型半導体層の上に逆導電型不純物を
含む第１の多結晶シリコン膜及び第１の絶縁膜を順次堆
積する工程と、前記第１の絶縁膜及び第１の多結晶シリ
コン膜を選択的に順次エッチングして第１の開口部を形
成する工程と、熱処理により前記第１の多結晶シリコン
膜より前記一導電型半導体層に不純物を拡散して逆導電
型の外部ベース領域を形成する工程と、前記第１の絶縁
膜をマスクとして前記第１の開口部の一導電型半導体層
の表面に逆導電型の不純物をイオン注入して前記外部ベ
ース領域と接続するベース領域を形成する工程と、前記
第１の開口部を含む表面に第２の絶縁膜を堆積してエッ
チバックし前記第１の開口部の側壁にのみ第２の絶縁膜
を残す工程と、同様に第２の多結晶シリコン膜を堆積し
てエッチバックし前記第１の開口部の第２の絶縁膜の側
壁にのみ第２の多結晶シリコン膜を残す工程と、前記第
１の開口部の底面にのみ第３の絶縁膜を形成する工程
と、前記第２の多結晶シリコン膜をエッチング除去して
前記第２の絶縁膜の内周に沿って環状の第２の開口部を
形成する工程と、前記第２の開口部を含む表面に一導電
型不純物を含む第３の多結晶シリコン膜を堆積してパタ
ーニングし、熱処理により前記第３の多結晶シリコン膜
より前記第２の開口部のベース領域内に一導電型の不純
物を拡散して一導電型のエミッタ領域を形成する工程と
を含んで構成される。
タ領域となる一導電型半導体層の上に逆導電型不純物を
含む第１の多結晶シリコン膜及び第１の絶縁膜を順次堆
積する工程と、前記第１の絶縁膜及び第１の多結晶シリ
コン膜を選択的に順次エッチングして第１の開口部を形
成する工程と、熱処理により前記第１の多結晶シリコン
膜より前記一導電型半導体層に不純物を拡散して逆導電
型の外部ベース領域を形成する工程と、前記第１の絶縁
膜をマスクとして前記第１の開口部の一導電型半導体層
の表面に逆導電型の不純物をイオン注入して前記外部ベ
ース領域と接続するベース領域を形成する工程と、前記
第１の開口部を含む表面に第２の絶縁膜を堆積してエッ
チバックし前記第１の開口部の側壁にのみ第２の絶縁膜
を残す工程と、同様に第２の多結晶シリコン膜を堆積し
てエッチバックし前記第１の開口部の第２の絶縁膜の側
壁にのみ第２の多結晶シリコン膜を残す工程と、前記第
１の開口部の底面にのみ第３の絶縁膜を形成する工程
と、前記第２の多結晶シリコン膜をエッチング除去して
前記第２の絶縁膜の内周に沿って環状の第２の開口部を
形成する工程と、前記第２の開口部を含む表面に一導電
型不純物を含む第３の多結晶シリコン膜を堆積してパタ
ーニングし、熱処理により前記第３の多結晶シリコン膜
より前記第２の開口部のベース領域内に一導電型の不純
物を拡散して一導電型のエミッタ領域を形成する工程と
を含んで構成される。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１（ａ），（ｂ）及び図２（ａ），
（ｂ）並びに図３は本発明の第１の実施例の製造方法を
説明するための工程順に示した断面図である。
（ｂ）並びに図３は本発明の第１の実施例の製造方法を
説明するための工程順に示した断面図である。
【００１５】まず、図１（ａ）に示すように、従来例と
同様の工程によりエミッタ開口部１０８までを形成す
る。次に、エミッタ開口部１０８に露出したＮ型エピタ
キシャル層１０３の表面を熱酸化して厚さ１０〜４０ｎ
ｍの酸化シリコン膜１１１を形成する。同時にＰ型多結
晶シリコン膜１０７中のホウ素をＮ型エピタキシャル層
１０３中に拡散させ、外部ベース領域１１２を形成す
る。次に、窒化シリコン膜１００をマスクとしてホウ素
イオンを加速エネルギー１０ｋｅＶ、ドーズ量３×１０
13ｃｍ-2でイオン注入し外部ベース領域１１２と接続す
るベース領域１１３を形成する。尚、ベース領域１１３
の形成は酸化シリコン膜１１１のかわりにＢＳＧ膜を形
成し、これよりホウ素を熱拡散させてもよい。次に、厚
さ１００ｎｍの窒化シリコン膜１０９を全面に堆積した
後異方性エッチングによりエッチバックしエミッタ開口
部１０８の側壁にのみ窒化シリコン膜１０９を残す。
同様の工程によりエミッタ開口部１０８までを形成す
る。次に、エミッタ開口部１０８に露出したＮ型エピタ
キシャル層１０３の表面を熱酸化して厚さ１０〜４０ｎ
ｍの酸化シリコン膜１１１を形成する。同時にＰ型多結
晶シリコン膜１０７中のホウ素をＮ型エピタキシャル層
１０３中に拡散させ、外部ベース領域１１２を形成す
る。次に、窒化シリコン膜１００をマスクとしてホウ素
イオンを加速エネルギー１０ｋｅＶ、ドーズ量３×１０
13ｃｍ-2でイオン注入し外部ベース領域１１２と接続す
るベース領域１１３を形成する。尚、ベース領域１１３
の形成は酸化シリコン膜１１１のかわりにＢＳＧ膜を形
成し、これよりホウ素を熱拡散させてもよい。次に、厚
さ１００ｎｍの窒化シリコン膜１０９を全面に堆積した
後異方性エッチングによりエッチバックしエミッタ開口
部１０８の側壁にのみ窒化シリコン膜１０９を残す。
【００１６】次に、図１（ｂ）に示すように、厚さ２０
〜２００ｎｍの多結晶シリコン膜を全面に堆積した後異
方性エッチングによりエッチバックしエミッタ開口部１
０８の窒化シリコン膜１０９の側壁にのみ多結晶シリコ
ン膜１１４を残す。次に、選択酸化膜成長法により酸化
シリコン膜１１１の露出部分に例えば厚さ５０ｎｍ〜２
００ｎｍの酸化シリコン膜１１５を堆積する。
〜２００ｎｍの多結晶シリコン膜を全面に堆積した後異
方性エッチングによりエッチバックしエミッタ開口部１
０８の窒化シリコン膜１０９の側壁にのみ多結晶シリコ
ン膜１１４を残す。次に、選択酸化膜成長法により酸化
シリコン膜１１１の露出部分に例えば厚さ５０ｎｍ〜２
００ｎｍの酸化シリコン膜１１５を堆積する。
【００１７】次に、図２（ａ）に示すように、多結晶シ
リコン膜１１４をエッチング除去し、続いて窒化シリコ
ン膜１００，１０９及び酸化シリコン膜１１５をマスク
として酸化シリコン膜１１１をエッチングし除去する。
リコン膜１１４をエッチング除去し、続いて窒化シリコ
ン膜１００，１０９及び酸化シリコン膜１１５をマスク
として酸化シリコン膜１１１をエッチングし除去する。
【００１８】次に、図２（ｂ）に示すように、Ｎ型不純
物のヒ素を濃度２×１０20ｃｍ-3含む厚さ５０〜１００
ｎｍの多結晶シリコン膜１１７を全面に堆積してパター
ニングしエミッタ電極を形成する。次に、ラピッドサー
マルアニール（ＲＴＡ）法により多結晶シリコン膜１１
７中のＮ型不純物をこれと接触する部分のベース領域１
１３中に拡散しＮ型のエミッタ領域１１８を形成する。
物のヒ素を濃度２×１０20ｃｍ-3含む厚さ５０〜１００
ｎｍの多結晶シリコン膜１１７を全面に堆積してパター
ニングしエミッタ電極を形成する。次に、ラピッドサー
マルアニール（ＲＴＡ）法により多結晶シリコン膜１１
７中のＮ型不純物をこれと接触する部分のベース領域１
１３中に拡散しＮ型のエミッタ領域１１８を形成する。
【００１９】なお、多結晶シリコン膜１１７はノンドー
プの多結晶シリコン膜を堆積後、Ｎ型不純物をイオン注
入してもよく、また、多結晶シリコン膜１１７は選択成
長法によりシリコン露出部分にのみ成長を行ってもよ
い。また、Ｎ型多結晶シリコン膜１１７の代わりに炭化
シリコン膜，マイクロクリスタルシリコン膜などの広い
バンドギャップを有する半導体膜，導電膜を使用しても
よい。また、エミッタ領域１１８へのＮ型不純物導入は
多結晶シリコン膜１１７を介さずに直接イオン注入法，
拡散法によって行ってもよい。
プの多結晶シリコン膜を堆積後、Ｎ型不純物をイオン注
入してもよく、また、多結晶シリコン膜１１７は選択成
長法によりシリコン露出部分にのみ成長を行ってもよ
い。また、Ｎ型多結晶シリコン膜１１７の代わりに炭化
シリコン膜，マイクロクリスタルシリコン膜などの広い
バンドギャップを有する半導体膜，導電膜を使用しても
よい。また、エミッタ領域１１８へのＮ型不純物導入は
多結晶シリコン膜１１７を介さずに直接イオン注入法，
拡散法によって行ってもよい。
【００２０】次に、図３に示すように、酸化シリコン膜
１１９を全面に堆積してパターニングしコンタクトホー
ルを形成する。次に、コンタクトホールを含む表面にア
ルミニウム膜を堆積してパターニングし配線１２１を形
成して、半導体装置を構成する。
１１９を全面に堆積してパターニングしコンタクトホー
ルを形成する。次に、コンタクトホールを含む表面にア
ルミニウム膜を堆積してパターニングし配線１２１を形
成して、半導体装置を構成する。
【００２１】以上説明した第１の実施例の半導体装置は
次に示す特徴を有する。即ち、エミッタ領域１１６の幅
はエミッタ開口部１０８の側壁に設けた多結晶シリコン
膜１１４の膜厚により決定される。この多結晶シリコン
膜１１４の寸法誤差は、多結晶シリコン膜１１４を堆積
した膜厚誤差と異方性エッチング時の横方向エッチング
量の合計であり、この寸法誤差を従来例と同じ１０％に
できるのでエミッタ幅は０．１μｍのときでも誤差±１
０％と従来技術に比べはるかに高精度にトランジスタを
作成することができる。これにより特に小さいエミッタ
幅のトランジスタの特性ばらつきが大幅に低減する。
次に示す特徴を有する。即ち、エミッタ領域１１６の幅
はエミッタ開口部１０８の側壁に設けた多結晶シリコン
膜１１４の膜厚により決定される。この多結晶シリコン
膜１１４の寸法誤差は、多結晶シリコン膜１１４を堆積
した膜厚誤差と異方性エッチング時の横方向エッチング
量の合計であり、この寸法誤差を従来例と同じ１０％に
できるのでエミッタ幅は０．１μｍのときでも誤差±１
０％と従来技術に比べはるかに高精度にトランジスタを
作成することができる。これにより特に小さいエミッタ
幅のトランジスタの特性ばらつきが大幅に低減する。
【００２２】図４は本発明の第２の実施例を示す断面図
である。
である。
【００２３】図４に示すように、エミッタ領域１１７の
直下のベース領域１１３の下面にＮ型不純物濃度がエピ
タキシャル領域１０３に比べ高濃度の埋込コレクタ領域
１１６を有している以外は第１の実施例と同様の構成を
有しており、図１（ｂ）に示すように、開口部１０８の
側壁に多結晶シリコン膜１１４を設けた後、酸化シリコ
ン膜１１５を１５０〜２００ｎｍの厚さに選択成長さ
せ、多結晶シリコン膜１１４を除去した後に酸化シリコ
ン膜１１１の露出している部分を通してＮ型エピタキシ
ャル層１０３にリンを加速エネルギー２００ｋｅＶ、ド
ーズ量３×１０12ｃｍ-2でイオン注入して埋込コレクタ
領域１１６を形成する。
直下のベース領域１１３の下面にＮ型不純物濃度がエピ
タキシャル領域１０３に比べ高濃度の埋込コレクタ領域
１１６を有している以外は第１の実施例と同様の構成を
有しており、図１（ｂ）に示すように、開口部１０８の
側壁に多結晶シリコン膜１１４を設けた後、酸化シリコ
ン膜１１５を１５０〜２００ｎｍの厚さに選択成長さ
せ、多結晶シリコン膜１１４を除去した後に酸化シリコ
ン膜１１１の露出している部分を通してＮ型エピタキシ
ャル層１０３にリンを加速エネルギー２００ｋｅＶ、ド
ーズ量３×１０12ｃｍ-2でイオン注入して埋込コレクタ
領域１１６を形成する。
【００２４】本実施例ではエミッタ領域１１８直下のＮ
型エピタキシャル層１０３にＮ型高不純物濃度の埋込コ
レクタ領域１１６を形成できるため、他のエピタキシャ
ル層１０３の濃度を増加せずにカーク効果を抑制し最大
遮断周波数ｆT を向上している。
型エピタキシャル層１０３にＮ型高不純物濃度の埋込コ
レクタ領域１１６を形成できるため、他のエピタキシャ
ル層１０３の濃度を増加せずにカーク効果を抑制し最大
遮断周波数ｆT を向上している。
【００２５】図５は本発明の第３の実施例を説明するた
めの断面図である。
めの断面図である。
【００２６】図５に示すように、第１の実施例と同様の
工程により、ベース領域１１３までを形成した後厚さ１
００ｎｍの窒化シリコン膜１０９を全面に堆積して異方
性エッチングによりエッチバックし、エミッタ開口部１
０８の側壁にのみ窒化シリコン膜１０９を残す。次に、
Ｎ型不純物のヒ素を濃度２×１０20ｃｍ-3含む厚さ５０
〜１００ｎｍの多結晶シリコン膜１１７を全面に堆積し
て異方性エッチングによりエッチバックし、多結晶シリ
コン膜１１７をエミッタ開口部１０８の側壁にのみ残
す。次に、熱酸化またはＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）法による酸化シリコン膜１
２６を１０ｎｍの厚さに形成し、次に、全面に塗布また
はＣＶＤ・熱処理平坦化によるシリカガラス膜１２５を
形成する。このときエミッタ開口部１０８内には厚く、
それ以外の部分は薄いシリカガラス膜１２５が形成され
る。次に、エッチバックによりシリカガラス膜１２５を
エミッタ開口部１０８内にのみ残して除去する。次に、
ラピッドサーマルアニール（ＲＴＡ）法により多結晶シ
リコン膜１１７中のＮ型不純物をこれと接触する部分の
ベース領域１１３に拡散しＮ型のエミッタ領域１１８を
形成する。エミッタ領域１１８は多結晶シリコン膜１１
７直下にのみ形成される。次に、酸化シリコン膜１１９
を全面に堆積してパターニングしコンタクトホールを形
成する。次に、コンタクトホールを含む表面にアルミニ
ウム膜を堆積してパターニングし、配線１２１を形成し
て半導体装置を構成する。
工程により、ベース領域１１３までを形成した後厚さ１
００ｎｍの窒化シリコン膜１０９を全面に堆積して異方
性エッチングによりエッチバックし、エミッタ開口部１
０８の側壁にのみ窒化シリコン膜１０９を残す。次に、
Ｎ型不純物のヒ素を濃度２×１０20ｃｍ-3含む厚さ５０
〜１００ｎｍの多結晶シリコン膜１１７を全面に堆積し
て異方性エッチングによりエッチバックし、多結晶シリ
コン膜１１７をエミッタ開口部１０８の側壁にのみ残
す。次に、熱酸化またはＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）法による酸化シリコン膜１
２６を１０ｎｍの厚さに形成し、次に、全面に塗布また
はＣＶＤ・熱処理平坦化によるシリカガラス膜１２５を
形成する。このときエミッタ開口部１０８内には厚く、
それ以外の部分は薄いシリカガラス膜１２５が形成され
る。次に、エッチバックによりシリカガラス膜１２５を
エミッタ開口部１０８内にのみ残して除去する。次に、
ラピッドサーマルアニール（ＲＴＡ）法により多結晶シ
リコン膜１１７中のＮ型不純物をこれと接触する部分の
ベース領域１１３に拡散しＮ型のエミッタ領域１１８を
形成する。エミッタ領域１１８は多結晶シリコン膜１１
７直下にのみ形成される。次に、酸化シリコン膜１１９
を全面に堆積してパターニングしコンタクトホールを形
成する。次に、コンタクトホールを含む表面にアルミニ
ウム膜を堆積してパターニングし、配線１２１を形成し
て半導体装置を構成する。
【００２７】第３の実施例ではエミッタ領域１１８と配
線１２１の間の多結晶シリコン膜１１７の長さが短いた
めエミッタ抵抗を低減できるという利点がある。
線１２１の間の多結晶シリコン膜１１７の長さが短いた
めエミッタ抵抗を低減できるという利点がある。
【００２８】また、エミッタ領域上の多結晶シリコン膜
を選択成長しタングステン膜で埋込むことによってエミ
ッタ幅を小さくした場合のエミッタ抵抗の増大を防止す
ることができる。
を選択成長しタングステン膜で埋込むことによってエミ
ッタ幅を小さくした場合のエミッタ抵抗の増大を防止す
ることができる。
【００２９】
【発明の効果】以上説明したように本発明は、リソグラ
フィーの最小加工精度よりも遥かに小さい２０〜２００
ｎｍ程度のエミッタ幅を有するバイポーラトランジスタ
を精度よく実現できるという効果を有する。すなわち、
従来と同一の加工技術を用いてエミッタを微細化しても
エミッタ幅を相対誤差は大きくならないという利点があ
る。
フィーの最小加工精度よりも遥かに小さい２０〜２００
ｎｍ程度のエミッタ幅を有するバイポーラトランジスタ
を精度よく実現できるという効果を有する。すなわち、
従来と同一の加工技術を用いてエミッタを微細化しても
エミッタ幅を相対誤差は大きくならないという利点があ
る。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図４】本発明の第２の実施例を説明するための断面
図。
図。
【図５】本発明の第３の実施例を説明するための断面
図。
図。
【図６】従来の半導体装置の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
１００，１０９ 窒化シリコン膜 １０１ Ｐ型シリコン基板 １０２ Ｎ型埋込層 １０３ Ｎ型エピタキシャル層 １０４ コレクタ引き出し領域 １０５，１１１，１１５，１１９，１２６ 酸化シリ
コン膜 １０６ Ｎ型多結晶シリコン膜 １０７ Ｐ型多結晶シリコン膜 １０８ エミッタ開口部 １１２ 外部ベース領域 １１３ ベース領域 １１４，１１７ 多結晶シリコン膜 １１６ 埋込コレクタ領域 １１８ エミッタ領域 １２０ コンタクトホール １２１ 配線 １２２ 素子分離領域 １２３ Ｐ型シリコン領域 １２５ シリカガラス膜
コン膜 １０６ Ｎ型多結晶シリコン膜 １０７ Ｐ型多結晶シリコン膜 １０８ エミッタ開口部 １１２ 外部ベース領域 １１３ ベース領域 １１４，１１７ 多結晶シリコン膜 １１６ 埋込コレクタ領域 １１８ エミッタ領域 １２０ コンタクトホール １２１ 配線 １２２ 素子分離領域 １２３ Ｐ型シリコン領域 １２５ シリカガラス膜
Claims (2)
- 【請求項１】 コレクタ領域となる一導電型半導体層の
上に順次積層して設けたベース引出電極及び第１の絶縁
膜と、前記第１の絶縁膜及びベース引出電極を選択的に
順次エッチングして設けた第１の開口部と、前記ベース
引出電極の下面に接続して設けた逆導電型の外部ベース
領域と、前記開口部の一導電型半導体層の表面に設けて
前記外部ベース領域と接続した逆導電型のベース領域
と、前記開口部の側壁に設けた第２の絶縁膜と、前記開
口部のベース領域の中央部に設けた第３の絶縁膜と、前
記第２の絶縁膜の内周に沿って設けた環状の第２の開口
部と、前記第２の開口部の前記ベース領域内に設けた一
導電型のエミッタ領域とを有することを特徴とする半導
体装置。 - 【請求項２】 コレクタ領域となる一導電型半導体層の
上に逆導電型不純物を含む第１の多結晶シリコン膜及び
第１の絶縁膜を順次堆積する工程と、前記第１の絶縁膜
及び第１の多結晶シリコン膜を選択的に順次エッチング
して第１の開口部を形成する工程と、熱処理により前記
第１の多結晶シリコン膜より前記一導電型半導体層に不
純物を拡散して逆導電型の外部ベース領域を形成する工
程と、前記第１の絶縁膜をマスクとして前記第１の開口
部の一導電型半導体層の表面に逆導電型の不純物をイオ
ン注入して前記外部ベース領域と接続するベース領域を
形成する工程と、前記第１の開口部を含む表面に第２の
絶縁膜を堆積してエッチバックし前記第１の開口部の側
壁にのみ第２の絶縁膜を残す工程と、同様に第２の多結
晶シリコン膜を堆積してエッチバックし前記第１の開口
部の第２の絶縁膜の側壁にのみ第２の多結晶シリコン膜
を残す工程と、前記第１の開口部の底面にのみ第３の絶
縁膜を形成する工程と、前記第２の多結晶シリコン膜を
エッチング除去して前記第２の絶縁膜の内周に沿って環
状の第２の開口部を形成する工程と、前記第２の開口部
を含む表面に一導電型不純物を含む第３の多結晶シリコ
ン膜を堆積してパターニングし、熱処理により前記第３
の多結晶シリコン膜より前記第２の開口部のベース領域
内に一導電型の不純物を拡散して一導電型のエミッタ領
域を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20768792A JP2836393B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20768792A JP2836393B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661240A true JPH0661240A (ja) | 1994-03-04 |
| JP2836393B2 JP2836393B2 (ja) | 1998-12-14 |
Family
ID=16543919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20768792A Expired - Lifetime JP2836393B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836393B2 (ja) |
-
1992
- 1992-08-04 JP JP20768792A patent/JP2836393B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2836393B2 (ja) | 1998-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980908 |