JP3152046B2 - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
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- JP3152046B2 JP3152046B2 JP00065194A JP65194A JP3152046B2 JP 3152046 B2 JP3152046 B2 JP 3152046B2 JP 00065194 A JP00065194 A JP 00065194A JP 65194 A JP65194 A JP 65194A JP 3152046 B2 JP3152046 B2 JP 3152046B2
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Description
【０００１】
【産業上の利用分野】本発明は、高速動作をするバイポ
ーラトランジスタ、特に高密度集積回路内の外部ベース
領域をもつバイポーラトランジスタに関する。
ーラトランジスタ、特に高密度集積回路内の外部ベース
領域をもつバイポーラトランジスタに関する。
【０００２】
【従来の技術】図４に従来技術による高速、高密度の集
積回路におけるｎｐｎトランジスタ部分の代表的な構造
の斜視断面図である。図４の断面部は左右対称である。
この図では中央の外部ベース領域２８の右側をエミッタ
部３９、左側をコレクタ部４０とするが、左右を入れ換
えてもよい。図の上部に示したようにエミッタ部３９、
コレクタ部４０および外部ベース領域２８はストライプ
状に構成するのが普通であり、内部構造は図の下部の断
面で説明する方が便利であるので以後は断面部で説明す
る。このような対称的な構造は、同じ形状であるので構
成に便利であり、また印加電圧の極性によりエミッタ部
３９とコレクタ部４０の機能を交換することもできるの
で、一般に良く用いられる方法である。図において、エ
ミッタ部３９とコレクタ部４０とは全く同等な構造とな
っているので、以下においてエミッタ部３９について記
述する事項は、コレクタ部分４０についても同じであ
り、コレクタ部４０については必要な場合を除いて記述
を省略する。
積回路におけるｎｐｎトランジスタ部分の代表的な構造
の斜視断面図である。図４の断面部は左右対称である。
この図では中央の外部ベース領域２８の右側をエミッタ
部３９、左側をコレクタ部４０とするが、左右を入れ換
えてもよい。図の上部に示したようにエミッタ部３９、
コレクタ部４０および外部ベース領域２８はストライプ
状に構成するのが普通であり、内部構造は図の下部の断
面で説明する方が便利であるので以後は断面部で説明す
る。このような対称的な構造は、同じ形状であるので構
成に便利であり、また印加電圧の極性によりエミッタ部
３９とコレクタ部４０の機能を交換することもできるの
で、一般に良く用いられる方法である。図において、エ
ミッタ部３９とコレクタ部４０とは全く同等な構造とな
っているので、以下においてエミッタ部３９について記
述する事項は、コレクタ部分４０についても同じであ
り、コレクタ部４０については必要な場合を除いて記述
を省略する。
【０００３】半導体のｐ型基板３１上のｎ型半導体層２
１の表面層の一部にｐ型の内部ベース領域２２が形成さ
れ、その内部ベース領域２２の表面層の一部にｎ型のｎ
+ エミッタ領域２７が形成され、二つの内部ベース領域
２２および３２の間のｎ型半導体層２１の表面層に、こ
れらに接続して外部ベース領域２８が形成されている。
そしてｎ+ エミッタ領域２７の表面に接触する、多結晶
シリコンからなるエミッタ電極２３が設けられている。
また外部ベース領域２８の表面上にはベース電極３０が
設けられている。二つの内部ベース領域２２および３２
が近く、外部ベース領域２８の幅が狭い場合は、二つの
内部ベース領域２２および３２の間の外部ベース領域２
８の上に必ずしもベース電極３０を設ける必要はなく、
外部ベース領域２８の一部あるいはその延長部の何処か
にベース電極３０が設けられていればよい。コレクタ部
４０にはエミッタ部３９と同様にコレクタ電極３３とｎ
+コレクタ領域３７とが形成されている。
１の表面層の一部にｐ型の内部ベース領域２２が形成さ
れ、その内部ベース領域２２の表面層の一部にｎ型のｎ
+ エミッタ領域２７が形成され、二つの内部ベース領域
２２および３２の間のｎ型半導体層２１の表面層に、こ
れらに接続して外部ベース領域２８が形成されている。
そしてｎ+ エミッタ領域２７の表面に接触する、多結晶
シリコンからなるエミッタ電極２３が設けられている。
また外部ベース領域２８の表面上にはベース電極３０が
設けられている。二つの内部ベース領域２２および３２
が近く、外部ベース領域２８の幅が狭い場合は、二つの
内部ベース領域２２および３２の間の外部ベース領域２
８の上に必ずしもベース電極３０を設ける必要はなく、
外部ベース領域２８の一部あるいはその延長部の何処か
にベース電極３０が設けられていればよい。コレクタ部
４０にはエミッタ部３９と同様にコレクタ電極３３とｎ
+コレクタ領域３７とが形成されている。
【０００４】内部ベース領域２２はエミッタ部３９の酸
化膜２９の開口部３５から不純物イオンを注入し拡散熱
処理することにより形成され、ｎ+ エミッタ領域２７
は、同じ開口部３５の上に形成した不純物をドープされ
た多結晶シリコンからなるエミッタ電極２３からの固相
拡散により形成される。内部ベース領域２２とｎ+ エミ
ッタ領域２７とは酸化膜の同一開口部３５を通して拡散
しているため、それらは自己整合されており、ｎ+ エミ
ッタ領域２７と内部ベース領域２２との間の距離ｄは一
義的に決定される。すなわち距離ｄは拡散条件、例えば
不純物濃度や拡散温度、時間によって決められ、開口部
３５の大きさや位置等には依存しない。従ってこの方法
は、開口部３５を加工するときのフォトエツチング工程
のプロセス条件などの影響を受けにくいため、特性の均
一なバイポーラトランジスタができ、高品質の集積回路
の製造に適した方法として一般に広く採用されている。
化膜２９の開口部３５から不純物イオンを注入し拡散熱
処理することにより形成され、ｎ+ エミッタ領域２７
は、同じ開口部３５の上に形成した不純物をドープされ
た多結晶シリコンからなるエミッタ電極２３からの固相
拡散により形成される。内部ベース領域２２とｎ+ エミ
ッタ領域２７とは酸化膜の同一開口部３５を通して拡散
しているため、それらは自己整合されており、ｎ+ エミ
ッタ領域２７と内部ベース領域２２との間の距離ｄは一
義的に決定される。すなわち距離ｄは拡散条件、例えば
不純物濃度や拡散温度、時間によって決められ、開口部
３５の大きさや位置等には依存しない。従ってこの方法
は、開口部３５を加工するときのフォトエツチング工程
のプロセス条件などの影響を受けにくいため、特性の均
一なバイポーラトランジスタができ、高品質の集積回路
の製造に適した方法として一般に広く採用されている。
【０００５】外部ベース領域２８の形成は、内部ベース
領域２２と同時に酸化膜２９をマスクとしてイオン注入
し拡散熱処理することにより行うのが普通である。
領域２２と同時に酸化膜２９をマスクとしてイオン注入
し拡散熱処理することにより行うのが普通である。
【０００６】
【発明が解決しようとする課題】しかし、上記の外部ベ
ース領域２８の形成法では、酸化膜２９の開口部３５の
反対側の加工精度が問題となる。すなわち、図４におい
て酸化膜２９のパターン形成の際、エッチング液の濃
度、温度、時間などのフォトエツチング工程におけるプ
ロセス条件の変動により、酸化膜２９の開口部３５から
反対側までの距離ａが変動すると、内部ベース領域２
２、ｎ+ エミッタ領域２７と外部ベース領域２８とは自
己整合されていないため、外部ベース領域２８のある側
ではｎ+ エミッタ領域２７と外部ベース領域２８との間
の距離ｄ’が変動する結果となる。バイポーラトランジ
スタの電流増幅率（ｈFE）は、この距離ｄ’に強い依存
性があり、その距離ｄ’が少し変わるだけで大きく変わ
るので、デバイス特性を決める重要なパラメータがフォ
トエツチング工程でのプロセス条件の変動などに大きく
左右される不具合があった。ある集積回路を試作しその
中のｎｐｎトランジスタの電流増幅率のバラツキを調べ
たところ、２〜３倍におよぶものが有った。
ース領域２８の形成法では、酸化膜２９の開口部３５の
反対側の加工精度が問題となる。すなわち、図４におい
て酸化膜２９のパターン形成の際、エッチング液の濃
度、温度、時間などのフォトエツチング工程におけるプ
ロセス条件の変動により、酸化膜２９の開口部３５から
反対側までの距離ａが変動すると、内部ベース領域２
２、ｎ+ エミッタ領域２７と外部ベース領域２８とは自
己整合されていないため、外部ベース領域２８のある側
ではｎ+ エミッタ領域２７と外部ベース領域２８との間
の距離ｄ’が変動する結果となる。バイポーラトランジ
スタの電流増幅率（ｈFE）は、この距離ｄ’に強い依存
性があり、その距離ｄ’が少し変わるだけで大きく変わ
るので、デバイス特性を決める重要なパラメータがフォ
トエツチング工程でのプロセス条件の変動などに大きく
左右される不具合があった。ある集積回路を試作しその
中のｎｐｎトランジスタの電流増幅率のバラツキを調べ
たところ、２〜３倍におよぶものが有った。
【０００７】本発明の目的は、上記の問題を解決し、特
性がプロセス条件の変動に大きく左右されず、均一な、
また製造の容易なバイポーラトランジスタの構造および
製法を得ることにある。
性がプロセス条件の変動に大きく左右されず、均一な、
また製造の容易なバイポーラトランジスタの構造および
製法を得ることにある。
【０００８】
【課題を解決するための手段】上記課題を解決する手段
としては、従来技術では内部ベース領域とエミッタ領域
だけが自己整合されていたが、内部ベース領域、エミッ
タ領域、外部ベース領域の三つが互いに自己整合されれ
ばよい。そのためのバイポーラトランジスタの構造とし
て、第一導電型半導体層の表面層の一部に形成された第
二導電型の外部ベース領域と、その外部ベース領域の一
端の端部表面を含む前記第一導電型半導体層の表面上に
形成された一方の第二導電型の内部ベース領域と、その
一方の内部ベース領域の表面層に形成された第一導電型
のエミッタ領域と、前記外部ベース領域の他端の端部表
面を含む前記第一導電型半導体層の表面上に形成された
第二導電型の他方の内部ベース領域と、その他方の内部
ベース領域の表面層に形成された第一導電型のコレクタ
領域と、前記エミッタ領域、コレクタ領域の表面上にそ
れぞれ設けられた多結晶シリコンからなるエミッタ電
極、コレクタ電極を有するものとする。
としては、従来技術では内部ベース領域とエミッタ領域
だけが自己整合されていたが、内部ベース領域、エミッ
タ領域、外部ベース領域の三つが互いに自己整合されれ
ばよい。そのためのバイポーラトランジスタの構造とし
て、第一導電型半導体層の表面層の一部に形成された第
二導電型の外部ベース領域と、その外部ベース領域の一
端の端部表面を含む前記第一導電型半導体層の表面上に
形成された一方の第二導電型の内部ベース領域と、その
一方の内部ベース領域の表面層に形成された第一導電型
のエミッタ領域と、前記外部ベース領域の他端の端部表
面を含む前記第一導電型半導体層の表面上に形成された
第二導電型の他方の内部ベース領域と、その他方の内部
ベース領域の表面層に形成された第一導電型のコレクタ
領域と、前記エミッタ領域、コレクタ領域の表面上にそ
れぞれ設けられた多結晶シリコンからなるエミッタ電
極、コレクタ電極を有するものとする。
【０００９】上記の一方と他方との両内部ベース領域と
なる第二導電型の半導体層は、第一導電型半導体層の表
面層に第二導電型の不純物を拡散熱処理して第二導電型
半導体層を形成した拡散層でもよいし、または第一導電
型半導体層の表面上に、例えばエピタキシャル法により
第二導電型半導体層を積層したエピタキシャル成長層で
もよい。
なる第二導電型の半導体層は、第一導電型半導体層の表
面層に第二導電型の不純物を拡散熱処理して第二導電型
半導体層を形成した拡散層でもよいし、または第一導電
型半導体層の表面上に、例えばエピタキシャル法により
第二導電型半導体層を積層したエピタキシャル成長層で
もよい。
【００１０】また、上記のバイポーラトランジスタを製
造する方法としては、 第一導電型半導体層の一主表面
に、第二導電型の半導体層を形成する第一の工程と、そ
の第二導電型半導体層の上に第一導電型の不純物を含む
多結晶シリコン層を形成する第二の工程と、選択的なエ
ッチングにより前記第一導電型半導体層の主表面の一部
を露出させる第三の工程と、残った前記多結晶シリコン
層をマスクとして前記第一導電型半導体層の露出部分に
第二導電型の不純物をイオン注入する第四の工程と、一
度の熱処理により第二導電型の不純物の半導体基板への
拡散と多結晶シリコン層からの第一導電型の不純物の第
二導電型半導体層への拡散とを同時に行う第五の工程と
を順次行うものとする。その後の拡散熱処理時に生じた
イオン注入領域の上の酸化膜の一部に穴を明け多結晶シ
リコン又は金属膜を蒸着し、パターン形成する工程は従
来通りでよい。
造する方法としては、 第一導電型半導体層の一主表面
に、第二導電型の半導体層を形成する第一の工程と、そ
の第二導電型半導体層の上に第一導電型の不純物を含む
多結晶シリコン層を形成する第二の工程と、選択的なエ
ッチングにより前記第一導電型半導体層の主表面の一部
を露出させる第三の工程と、残った前記多結晶シリコン
層をマスクとして前記第一導電型半導体層の露出部分に
第二導電型の不純物をイオン注入する第四の工程と、一
度の熱処理により第二導電型の不純物の半導体基板への
拡散と多結晶シリコン層からの第一導電型の不純物の第
二導電型半導体層への拡散とを同時に行う第五の工程と
を順次行うものとする。その後の拡散熱処理時に生じた
イオン注入領域の上の酸化膜の一部に穴を明け多結晶シ
リコン又は金属膜を蒸着し、パターン形成する工程は従
来通りでよい。
【００１１】
【作用】上記の手段を講じ、第二導電型内部ベース領域
を第二導電型外部ベース領域の形成される第一導電型半
導体層の上に形成すれば、バイポーラトランジスタの前
述の特性に大きな影響を与える寸法である第一導電型エ
ミッタ領域−第二導電型外部ベース領域間の距離ｄ’は
第二導電型内部ベース領域の厚さ方向の距離になるの
で、第二導電型内部ベース領域あるいは第二導電型外部
ベース領域を形成する際の横方向の加工精度には全く依
存しない。従って、このパラメータがプロセス条件の変
動に大きく左右されることはなく、特性の均一なバイポ
ーラトランジスタが得られる。
を第二導電型外部ベース領域の形成される第一導電型半
導体層の上に形成すれば、バイポーラトランジスタの前
述の特性に大きな影響を与える寸法である第一導電型エ
ミッタ領域−第二導電型外部ベース領域間の距離ｄ’は
第二導電型内部ベース領域の厚さ方向の距離になるの
で、第二導電型内部ベース領域あるいは第二導電型外部
ベース領域を形成する際の横方向の加工精度には全く依
存しない。従って、このパラメータがプロセス条件の変
動に大きく左右されることはなく、特性の均一なバイポ
ーラトランジスタが得られる。
【００１２】第二導電型内部ベース領域を例えばエピタ
キシャル成長法により積層すれば、第二導電型内部ベー
ス領域と第二導電型外部ベース領域とが接触する界面の
第二導電型不純物の濃度を常に一定に保つことができ、
バイポーラトランジスタの特性がより安定になる。製造
工程の第一の工程では、内部ベース領域となる半導体層
が形成される。第二の工程で形成される多結晶シリコン
層は、エミッタ領域を形成するための拡散源とエミッタ
電極とを兼ねるものである。第三の工程、第四の工程
は、外部ベース領域を形成する部分の掘り下げと不純物
のドーピングのためである。第五の工程は不純物の拡散
により、エミッタ領域と外部ベース領域が形成される。
ドープされた多結晶シリコンからの拡散とイオン注入層
からの拡散とを同時に行うことにより、これら二つの拡
散層間の距離は一義的に決定されることになる。
キシャル成長法により積層すれば、第二導電型内部ベー
ス領域と第二導電型外部ベース領域とが接触する界面の
第二導電型不純物の濃度を常に一定に保つことができ、
バイポーラトランジスタの特性がより安定になる。製造
工程の第一の工程では、内部ベース領域となる半導体層
が形成される。第二の工程で形成される多結晶シリコン
層は、エミッタ領域を形成するための拡散源とエミッタ
電極とを兼ねるものである。第三の工程、第四の工程
は、外部ベース領域を形成する部分の掘り下げと不純物
のドーピングのためである。第五の工程は不純物の拡散
により、エミッタ領域と外部ベース領域が形成される。
ドープされた多結晶シリコンからの拡散とイオン注入層
からの拡散とを同時に行うことにより、これら二つの拡
散層間の距離は一義的に決定されることになる。
【００１３】
【実施例】以下、図を引用して本発明の実施例について
述べる。図１は本発明の実施例であって、高速、高密度
集積回路内のｎｐｎトランジスタ部分の断面を示したも
のである。ｐ型基板１１上のｎ型半導体層１の一部の表
面上に内部ベース領域２が形成され、その内部ベース領
域２の表面上にｎ+ エミッタ領域７が形成され、さらに
そのｎ+ エミッタ領域７の表面上に多結晶シリコンから
なるエミッタ電極３が形成されている。コレクタ部２０
も同様である。内部ベース領域２が形成されていない部
分のｎ型半導体層１の表面層に外部ベース領域８が形成
され、エミッタ部１９とコレクタ部２０の内部ベース領
域２と１２をつないでいる。外部ベース領域８の表面上
にはベース電極１０が設けられている。ベース電極１０
は必ずしもエミッタ部１９とコレクタ部２０の間に設け
る必要はなく、何処かで外部ベース領域８あるいはその
延長部の表面に接触して設けられていればよい。図では
エミッタ部１９の右側のｎ型半導体層１の表面層にも外
部ベース層領域８と同じｐ型領域１６が形成されている
が、ベース電極１０と接続されれば外部ベース領域とな
り、接続されなければ外部ベース領域として働かないだ
けで特に問題は無い。半導体層および多結晶シリコン電
極の表面は酸化膜１８や窒化膜４で覆われ接合の安定化
および雰囲気その他からの汚染を防止している。
述べる。図１は本発明の実施例であって、高速、高密度
集積回路内のｎｐｎトランジスタ部分の断面を示したも
のである。ｐ型基板１１上のｎ型半導体層１の一部の表
面上に内部ベース領域２が形成され、その内部ベース領
域２の表面上にｎ+ エミッタ領域７が形成され、さらに
そのｎ+ エミッタ領域７の表面上に多結晶シリコンから
なるエミッタ電極３が形成されている。コレクタ部２０
も同様である。内部ベース領域２が形成されていない部
分のｎ型半導体層１の表面層に外部ベース領域８が形成
され、エミッタ部１９とコレクタ部２０の内部ベース領
域２と１２をつないでいる。外部ベース領域８の表面上
にはベース電極１０が設けられている。ベース電極１０
は必ずしもエミッタ部１９とコレクタ部２０の間に設け
る必要はなく、何処かで外部ベース領域８あるいはその
延長部の表面に接触して設けられていればよい。図では
エミッタ部１９の右側のｎ型半導体層１の表面層にも外
部ベース層領域８と同じｐ型領域１６が形成されている
が、ベース電極１０と接続されれば外部ベース領域とな
り、接続されなければ外部ベース領域として働かないだ
けで特に問題は無い。半導体層および多結晶シリコン電
極の表面は酸化膜１８や窒化膜４で覆われ接合の安定化
および雰囲気その他からの汚染を防止している。
【００１４】図１の構成にすれば、先に述べたようにバ
イポーラトランジスタの重要な特性である電流増幅率に
大きな影響を与えるｎ+ エミッタ領域７−外部ベース領
域８間の距離ｄ’が内部ベース領域２の厚さ方向の寸法
になるので、内部ベース領域２或いは外部ベース領域８
の横方向の加工精度には依存せず、マスク材料やエッチ
ング液の濃度、温度など、フォトエツチング工程のプロ
セス条件の変動に左右されにくく、特性の均一な、作り
やすい半導体装置となる。
イポーラトランジスタの重要な特性である電流増幅率に
大きな影響を与えるｎ+ エミッタ領域７−外部ベース領
域８間の距離ｄ’が内部ベース領域２の厚さ方向の寸法
になるので、内部ベース領域２或いは外部ベース領域８
の横方向の加工精度には依存せず、マスク材料やエッチ
ング液の濃度、温度など、フォトエツチング工程のプロ
セス条件の変動に左右されにくく、特性の均一な、作り
やすい半導体装置となる。
【００１５】図１の構造のｎｐｎトランジスタを含む集
積回路を試作したところ、トランジスタの電流増幅率の
バラツキが図４の従来法では２〜３倍の変動バラツキが
有ったものが、１０％以内のバラツキに抑えることが可
能となり、歩留りの大幅な改善がなされた。図２（ａ）
ないし（ｅ）および図３は、本発明の実施例のバイポー
ラトランジスタの製造工程を模式的に示したものであ
る。以下、図に基づいて製造工程を順に説明する。比抵
抗０．０３オームｃｍのｐ型シリコン基板１１上の厚さ
１０μｍ、比抵抗３オームｃｍのｎ型半導体層１に、厚
さ０．４μｍ、比抵抗０．０３オームｃｍのｐ型半導体
層１４をエピタキシャル法により形成する（ａ図）。ｐ
型半導体層１４はｎ型半導体層１の表面層にｐ型不純物
を拡散熱処理して形成してもよい。さらにその上に厚さ
１μｍの４ｘ１０19個／ｃｍ3 燐を含んだ多結晶シリコ
ン層（いわゆるドープド多結晶シリコン層）１５をＣＶ
Ｄ法（化学気相蒸着法）で堆積する（ｂ図）。燐を含ん
でいない多結晶シリコンをＣＶＤ法で堆積した後、全面
に４ｘ１０15個／ｃｍ2 の燐をイオン注入してもよい。
その後、減圧ＣＶＤ法により厚さ０．２μｍの窒化膜４
を堆積し、通常のフォトリソグラフィによりエミッタ部
１９およびコレクタ部２０にのみ窒化膜４が残るように
加工する。このときエッチングマスクとして用いたフォ
トレジスト膜５はその後の工程のため残しておく。次
に、このフォトレジスト膜５および窒化膜４をマスクと
して多結晶シリコン層１５を貫通してｐ型半導体層１４
の除去に至るまでのトレンチエッチングを行う（ｃ
図）。このときｐ型シリコンに対するエッチング速度が
ｎ型シリコンのそれより速いエッチング条件を用いてい
わゆるストップエツチングを行えば、深さの制御が容易
にできる。かかる状態でエミッタ部およびコレクタ部以
外のｎ型半導体層１の表面にホウ素イオン６の注入を行
う（ｄ図）。次に窒化膜４上のフォトレジスト膜５を除
去したのち、酸化性雰囲気中で熱処理を行う。その結
果、窒化膜４が残っている部分以外は、すなわちトレン
チの側壁および溝底部全面が酸化され酸化膜１８が形成
され、保護膜となる。同時にｎ+ エミッタ領域７と外部
ベース領域８が形成される（ｅ図）。ｐ型半導体層１４
のうちｎ+ エミッタ領域７とならなかった部分が内部ベ
ース領域２となる。こうすることにより、ｐ型半導体装
層１４への燐原子の拡散によるｎ+ エミッタ領域７およ
びｎ+ コレクタ領域１３の形成とｎ型半導体層１へのホ
ウ素原子の拡散による外部ベース領域８の形成とが同時
拡散となるため、ｎ+ エミッタ領域７およびｎ + コレク
タ領域１７と外部ベース領域８との間の距離は不純物濃
度と熱処理条件で一義的に決定される。最後に外部ベー
ス領域８の上の酸化膜１８に穴を明け、多結晶シリコン
または金属膜を蒸着し、フォトエツチング工程によるパ
ターン形成でベース電極１０を設けて完成する（図
３）。
積回路を試作したところ、トランジスタの電流増幅率の
バラツキが図４の従来法では２〜３倍の変動バラツキが
有ったものが、１０％以内のバラツキに抑えることが可
能となり、歩留りの大幅な改善がなされた。図２（ａ）
ないし（ｅ）および図３は、本発明の実施例のバイポー
ラトランジスタの製造工程を模式的に示したものであ
る。以下、図に基づいて製造工程を順に説明する。比抵
抗０．０３オームｃｍのｐ型シリコン基板１１上の厚さ
１０μｍ、比抵抗３オームｃｍのｎ型半導体層１に、厚
さ０．４μｍ、比抵抗０．０３オームｃｍのｐ型半導体
層１４をエピタキシャル法により形成する（ａ図）。ｐ
型半導体層１４はｎ型半導体層１の表面層にｐ型不純物
を拡散熱処理して形成してもよい。さらにその上に厚さ
１μｍの４ｘ１０19個／ｃｍ3 燐を含んだ多結晶シリコ
ン層（いわゆるドープド多結晶シリコン層）１５をＣＶ
Ｄ法（化学気相蒸着法）で堆積する（ｂ図）。燐を含ん
でいない多結晶シリコンをＣＶＤ法で堆積した後、全面
に４ｘ１０15個／ｃｍ2 の燐をイオン注入してもよい。
その後、減圧ＣＶＤ法により厚さ０．２μｍの窒化膜４
を堆積し、通常のフォトリソグラフィによりエミッタ部
１９およびコレクタ部２０にのみ窒化膜４が残るように
加工する。このときエッチングマスクとして用いたフォ
トレジスト膜５はその後の工程のため残しておく。次
に、このフォトレジスト膜５および窒化膜４をマスクと
して多結晶シリコン層１５を貫通してｐ型半導体層１４
の除去に至るまでのトレンチエッチングを行う（ｃ
図）。このときｐ型シリコンに対するエッチング速度が
ｎ型シリコンのそれより速いエッチング条件を用いてい
わゆるストップエツチングを行えば、深さの制御が容易
にできる。かかる状態でエミッタ部およびコレクタ部以
外のｎ型半導体層１の表面にホウ素イオン６の注入を行
う（ｄ図）。次に窒化膜４上のフォトレジスト膜５を除
去したのち、酸化性雰囲気中で熱処理を行う。その結
果、窒化膜４が残っている部分以外は、すなわちトレン
チの側壁および溝底部全面が酸化され酸化膜１８が形成
され、保護膜となる。同時にｎ+ エミッタ領域７と外部
ベース領域８が形成される（ｅ図）。ｐ型半導体層１４
のうちｎ+ エミッタ領域７とならなかった部分が内部ベ
ース領域２となる。こうすることにより、ｐ型半導体装
層１４への燐原子の拡散によるｎ+ エミッタ領域７およ
びｎ+ コレクタ領域１３の形成とｎ型半導体層１へのホ
ウ素原子の拡散による外部ベース領域８の形成とが同時
拡散となるため、ｎ+ エミッタ領域７およびｎ + コレク
タ領域１７と外部ベース領域８との間の距離は不純物濃
度と熱処理条件で一義的に決定される。最後に外部ベー
ス領域８の上の酸化膜１８に穴を明け、多結晶シリコン
または金属膜を蒸着し、フォトエツチング工程によるパ
ターン形成でベース電極１０を設けて完成する（図
３）。
【００１６】上の例ではｐ型基板１１を用いたが、ｎ型
半導体層１をｐ型の分離帯で分離して多数のｎｐｎトラ
ンジスタを集積するのに適している。勿論目的によっ
て、ｎ型の基板やあるいは絶縁膜の上に薄い半導体層を
積層したＳＯＩ基板を使ってもよい。また導電型を逆に
したｐｎｐトランジスタでも全く同じように構成および
製造できることはいうまでもない。
半導体層１をｐ型の分離帯で分離して多数のｎｐｎトラ
ンジスタを集積するのに適している。勿論目的によっ
て、ｎ型の基板やあるいは絶縁膜の上に薄い半導体層を
積層したＳＯＩ基板を使ってもよい。また導電型を逆に
したｐｎｐトランジスタでも全く同じように構成および
製造できることはいうまでもない。
【００１７】
【発明の効果】以上説明したように、本発明のトランジ
スタの構造においては、従来のトランジスタで見られた
フォトエツチング工程でのプロセス条件の変動などに起
因する電流増幅率のバラツキが、回避できることが明ら
かになった。すなわち、内部ベース領域を第一導電型半
導体層の上に形成することにより、エミッタ領域と外部
ベース領域との間の距離は内部ベース領域の厚さ方向の
距離になり、フォトエツチング工程でのプロセス条件の
変動などに依存しない構造になる。エミッタ領域と内部
ベース領域、外部ベース領域が整合され、トランジスタ
の電流増幅率が影響を受けない構成とした結果、電流増
幅率のバラツキは、１／２０以下に低減できる。
スタの構造においては、従来のトランジスタで見られた
フォトエツチング工程でのプロセス条件の変動などに起
因する電流増幅率のバラツキが、回避できることが明ら
かになった。すなわち、内部ベース領域を第一導電型半
導体層の上に形成することにより、エミッタ領域と外部
ベース領域との間の距離は内部ベース領域の厚さ方向の
距離になり、フォトエツチング工程でのプロセス条件の
変動などに依存しない構造になる。エミッタ領域と内部
ベース領域、外部ベース領域が整合され、トランジスタ
の電流増幅率が影響を受けない構成とした結果、電流増
幅率のバラツキは、１／２０以下に低減できる。
【００１８】このように、従来のトランジスタの問題は
解決され、著しい性能の向上と歩留りの改善がなされ
る。
解決され、著しい性能の向上と歩留りの改善がなされ
る。
【図１】本発明による高速、高密度バイポーラ集積回路
内のｎｐｎトランジスタ部分の断面図
内のｎｐｎトランジスタ部分の断面図
【図２】本発明による高速、高密度バイポーラ集積回路
内のｎｐｎトランジスタ部分の製造工程を（ａ）から
（ｄ）の順に示す断面図
内のｎｐｎトランジスタ部分の製造工程を（ａ）から
（ｄ）の順に示す断面図
【図３】図２に続く、高速、高密度バイポーラ集積回路
内のｎｐｎトランジスタ部分の製造工程を（ａ）から
（ｂ）の順に示す断面図
内のｎｐｎトランジスタ部分の製造工程を（ａ）から
（ｂ）の順に示す断面図
【図４】従来の高速、高密度バイポーラ集積回路内のｎ
ｐｎトランジスタ部分の斜視断面図
ｐｎトランジスタ部分の斜視断面図
１ ｎ型半導体層 ２ 内部ベース領域（エミッタ側） ３ エミッタ電極 ４ 窒化膜 ５ フォトレジスト膜 ６ ホウ素イオン ７ ｎ+ エミッタ領域 ８ 外部ベース領域 ９ 酸化膜 １０ ベース電極 １１ ｐ型基板 １２ 内部ベース領域（コレクタ側） １３ コレクタ電極 １４ ｐ型半導体層 １５ 多結晶シリコン層 １６ ｐ型領域 １７ ｎ+ コレクタ領域 １８ 酸化膜 １９ エミッタ部 ２０ コレクタ部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (4)
- 【請求項１】第一導電型半導体層の表面層の一部に形成
された第二導電型の外部ベース領域と、その外部ベース
領域の一端の端部表面を含む前記第一導電型半導体層の
表面上に形成された一方の第二導電型の内部ベース領域
と、その一方の内部ベース領域の表面層に形成された第
一導電型のエミッタ領域と、前記外部ベース領域の他端
の端部表面を含む前記第一導電型半導体層の表面上に形
成された第二導電型の他方の内部ベース領域と、その他
方の内部ベース領域の表面層に形成された第一導電型の
コレクタ領域と、前記エミッタ領域、コレクタ領域の表
面上にそれぞれ設けられた多結晶シリコンからなるエミ
ッタ電極、コレクタ電極を有することを特徴とするバイ
ポーラトランジスタ。 - 【請求項２】一方と他方との両内部ベース領域が第一導
電型半導体層の上に積層された第二導電型半導体層であ
ることを特徴とする請求項１に記載のバイポーラトラン
ジスタ。 - 【請求項３】一方と他方との両内部ベース領域が第一導
電型半導体層の上にエピタキシャル法により積層された
第二導電型半導体層であることを特徴とする請求項２に
記載のバイポーラトランジスタ。 - 【請求項４】第一導電型半導体層の一主表面に、第二導
電型の半導体層を形成する工程と、その第二導電型半導
体層の上に第一導電型の不純物を含む多結晶シリコン層
を形成する工程と、選択的なエッチングにより前記第一
導電型半導体層の主表面の一部を露出させる工程と、残
った前記多結晶シリコン層をマスクとして前記第一導電
型半導体層の露出部分に第二導電型の不純物をイオン注
入する工程と、一度の熱処理により第二導電型の不純物
の半導体基板への拡散と多結晶シリコン層からの第一導
電型の不純物の第二導電型半導体層への拡散とを同時に
行う工程とを順次行うことを特徴とする請求項１ないし
３のいずれかに記載のバイポーラトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00065194A JP3152046B2 (ja) | 1994-01-10 | 1994-01-10 | バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00065194A JP3152046B2 (ja) | 1994-01-10 | 1994-01-10 | バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201881A JPH07201881A (ja) | 1995-08-04 |
| JP3152046B2 true JP3152046B2 (ja) | 2001-04-03 |
Family
ID=11479622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00065194A Expired - Fee Related JP3152046B2 (ja) | 1994-01-10 | 1994-01-10 | バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152046B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718937B1 (ko) * | 2000-12-11 | 2007-05-16 | 크리 인코포레이티드 | 자기 정렬된 실리콘 카바이드 바이폴라 접합 트랜지스터를제조하는 방법 및 이에 따라 제조되는 장치 |
-
1994
- 1994-01-10 JP JP00065194A patent/JP3152046B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07201881A (ja) | 1995-08-04 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |