JPH07245313A - バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】外部ベース領域をもつバイポーラトランジスタ
において、エミッタ領域、内部ベース領域および外部ベ
ース領域を自己整合することにより、電流増幅率のバラ
ツキを低減する。 【構成】第一導電型半導体層３１の上に、窒化膜を被着
し、その端をマスクとして第二導電型の外部ベース領域
３７を形成する。その外部ベース領域の表面上に厚い酸
化膜４４を形成し、窒化膜を除去して、厚い酸化膜４４
の開口部４６から第二導電型の内部ベース領域３５を形
成する。同じ開口部４６上に第一導電型不純物をドープ
した多結晶シリコンを堆積しエミッタ電極４０とする。
エミッタ電極４０から第一導電型不純物を拡散させてエ
ミッタ領域３６を形成する。三つの領域が自己整合し、
フォトリソグラフィ時のプロセス条件等に依存しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速動作をするバイポ
ーラトランジスタ、特に高密度集積回路内の外部ベース
領域をもつバイポーラトランジスタおよびそのようなバ
イポーラトランジスタを含むＢｉ−ＣＭＯＳ素子の製造
方法に関する。

【０００２】

【従来の技術】図６は従来技術による高速、高密度のバ
イポーラ集積回路におけるｎｐｎトランジスタ部分の代
表的な構造の斜視断面図である。図の上部に示したよう
にエミッタ金属電極１１、ベース電極１２およびコレク
タ電極１３はストライプ状に構成するのが普通であり、
内部構造は図の下部の断面で説明する方が便利であるの
で以後は断面で説明する。

【０００３】半導体のｐ型サブストレート１上のｎ型半
導体層３の表面層の一部にｐ型の内部ベース領域５が形
成され、その内部ベース領域５に接続してその外側に外
部ベース領域７が形成されている。そして、内部ベース
領域５の表面層の一部にｎ型のｎ型エミッタ領域６が形
成されている。２はｎ型不純物を拡散して形成したｎ型
埋め込み領域、また４はこのｎｐｎトランジスタを他の
素子から分離するｐ型アイソレーションである。そして
ｎ型エミッタ領域６の表面に接触して、多結晶シリコン
からなるエミッタ電極１０が設けられている。また外部
ベース領域７の表面上にはベース電極１２が設けられて
いる。外部ベース領域７から離れたｎ型半導体層３の表
面層にｎ型の不純物を導入してｎ型コレクタ領域９が形
成されていて、ｎ型コレクタ領域９の表面にはコレクタ
電極１３が設けられている。エミッタ電極１０の上に、
エミッタ金属電極１１が設けられている。１４、１５は
それぞれ酸化膜、ＰＳＧ（燐ガラス）である。

【０００４】図６のｎｐｎトランジスタの製造方法を図
７（ａ）ないし（ｄ）および図８（ａ）ないし（ｂ）に
示す。以下図によって製造方法を順に説明する。ｐ型サ
ブストレート１の表面の一部にｎ型埋め込み領域２とな
るｎ型不純物を導入し、そのｐ型サブストレート１上の
全面にｎ型半導体層３をエピタキシャル成長で積層す
る。さらにそのｎ型半導体層３の表面の一部にｐ型不純
物を導入し、それらを熱拡散してｎ型埋め込み領域２お
よびｐ型アイソレーション４を形成する［図７
（ａ）］。次に、ｎ型半導体層３の表面に薄い酸化膜１
４を形成し、フォトレジスト１７をマスクとして薄い酸
化膜１４の一部を除去して開口部１６を設ける。同じく
フォトレジスト１７をマスクとしてｐ型不純物のイオン
１８の注入および熱処理により、内部ベース領域５を形
成する［同図（ｂ）］。この際、熱処理前にフォトレジ
スト１７を除去する必要がある。続いてｐ型サブストレ
ート１とこの上に積層されたｎ型半導体層３からなるシ
リコン基板８の表面全面に多結晶シリコンを堆積し、ｎ
型不純物をイオン注入した後、フォトエツチング技術に
より内部ベース領域５の上部のみに前記多結晶シリコン
を残してエミッタ電極１０とする。他の多結晶シリコン
は除去し、さらに熱処理してエミッタ電極１０からの拡
散によりｎ型エミッタ領域６を形成する［同図
（ｃ）］。この段階では、内部ベース領域５、ｎ型エミ
ッタ領域６ともに比較的浅い拡散層からなっている。次
にフォトレジスト１９を塗布、パターニングし、このフ
ォトレジスト１９とエミッタ電極１０をマスクとしたｐ
型不純物のイオン２０の注入、熱処理により、外部ベー
ス領域７を形成する［同図（ｄ）］。外部ベース領域７
となる部分の表面にも薄い酸化膜１４が有るが不純物の
イオン２０はこの酸化膜１４を通して注入される。この
時の熱処理により、内部ベース領域５、ｎ型エミッタ領
域６ともに、ほぼ設計値通りの拡散深さとなる。さらに
外部ベース領域７と離れたｎ型半導体層３の表面層にフ
ォトレジス２１をマスクとしてｎ型不純物イオン２２を
注入、熱処理しｎ型コレクタ領域９を形成する［図８
（ａ）］。最後にこのシリコン基板８上にＰＳＧ１５を
堆積し、厚くなった酸化膜１４とＰＳＧ１５をフォトエ
ツチング技術により選択的に開口して、エミッタ金属電
極１１、ベース電極１２、コレクタ電極１３の金属電極
を設けて完成する［同図（ｂ）］。

【０００５】以上の工程において内部ベース領域５は、
酸化膜１４に開口部１６を設ける際のフォトレジスト１
７をマスクとしてイオン注入して形成された。すなわち
実質上は酸化膜の開口部１６から不純物イオンを注入し
たのと同じである。一方ｎ型エミッタ領域６は、同じ開
口部１６の上に形成した不純物をドープされた多結晶シ
リコンからなるエミッタ電極１０からの固相拡散により
形成された。従って、内部ベース領域５とｎ型エミッタ
領域６とは酸化膜の同一開口部１６を通して拡散してい
るため、ｎ型エミッタ領域６と内部ベース領域５との間
の距離は一義的に決定される。すなわちその距離は拡散
条件、例えば不純物濃度や拡散温度、時間によって決め
られ、開口部１６の大きさや位置等には依存しない。こ
の状態を自己整合しているといい、このような方法は、
開口部１６を加工するときのフォトエツチング工程のプ
ロセス条件などの影響を受けにくいため、特性の均一な
バイポーラトランジスタができるので、高品質の集積回
路の製造に適した方法として一般に広く採用されてい
る。

【０００６】

【発明が解決しようとする課題】上記の従来のバイポー
ラトランジスタの製造方法では、ｎ型エミッタ領域６と
内部ベース領域５とは自己整合している。しかし、多結
晶シリコンのエミッタ電極１０と酸化膜の開口部１６と
は別の加工となるので、ｎ型エミッタ領域６、内部ベー
ス領域５と外部ベース領域７とは自己整合してはいな
い。図９に酸化膜の開口部１６と多結晶シリコンのエミ
ッタ電極１０との配置および内部ベース領域５、ｎ型エ
ミッタ領域６と外部ベース領域７の位置関係を要部拡大
断面図で示した。図９の開口部１６の端から多結晶シリ
コンのエミッタ電極１０の端迄の距離ａを以後外部ベー
ス重なり量と呼ぶことにする。このａが変われば、ｎ型
エミッタ領域６と外部ベース領域７との距離が変わるこ
とになる。このａの変動要因としては、（１）エミッタ
電極１０と開口部１６とのマスクずれ（マスク合わせ精
度）、と（２）多結晶シリコン電極１０の加工精度とが
考えられる。要因（２）は図９の開口部１６とエミッタ
電極１０のパターン形成の際、エッチング液の濃度、温
度、時間などのフォトエツチング工程におけるプロセス
条件の変動により、距離ａが変動するものである。

【０００７】図１０は、図９の外部ベース重なり量ａと
トランジスタの電流増幅率ｈ_FEとの関係をｎ型エピタキ
シャル層３におけるＡ、Ｂ、Ｃ、Ｄの４種の異なる不純
物濃度をパラメータとして示す実験データである。横軸
を外部ベース重なり量ａ、縦軸は電流増幅率ｈ_FEとして
対数目盛りで示した。この図は、ａが０．２μｍずつ異
なる毎に、トランジスタの電流増幅率が約２．５倍も変
わることを示している。この実験データは、開口部１６
の両側で外部ベース重なり量ａを変えた場合であるが、
上記の要因（１）のマスクずれの場合にも電流増幅率が
影響されることは容易に察せられる。

【０００８】図１０に示したようにバイポーラトランジ
スタの電流増幅率（ｈ_FE）は、上記の距離ａに強い依存
性があり、その距離ａが少し変わるだけで大きく変わる
ので、デバイス特性を決める重要なパラメータがフォト
エツチング工程でのプロセス条件の変動などに大きく左
右されることになる。ある集積回路を試作しその中のｎ
ｐｎトランジスタの電流増幅率のバラツキを調べたとこ
ろ、２〜３倍におよぶものが有った。

【０００９】上記の問題は、内部ベース領域と外部ベー
ス領域とをもつバイポーラトランジスタ全体にかかわる
問題であって、個別のトランジスタのみでなくバイポー
ラ集積回路内のそのようなトランジスタや、ＣＭＯＳ素
子と同一チップ上にバイポーラトランジスタを集積した
いわゆるＢｉ−ＣＭＯＳ素子内のそのようなトランジス
タにも共通の問題である。

【００１０】とくにＢｉ−ＣＭＯＳ素子の場合は、製造
工程の長さがバイポーラトランジスタのプロセス分とＣ
ＭＯＳ素子のプロセス分と合計に近くなり非常に長いと
いう別の問題もあつた。本発明の目的は、上記の問題を
解決し、特性がプロセス条件の変動に大きく左右され
ず、均一な、また製造の容易なバイポーラトランジスタ
の製造方法を提供することにある。

【００１１】またとくに、Ｂｉ−ＣＭＯＳ素子の場合に
は、工程の長さをできるだけ短くできる製造方法を提供
しようとするものである。

【００１２】

【課題を解決するための手段】上記課題を解決する手段
としては、従来技術では内部ベース領域とエミッタ領域
だけが自己整合していたが、内部ベース領域、エミッタ
領域、外部ベース領域の三つが互いに自己整合すればよ
い。そのためのバイポーラトランジスタを製造する方法
としては、第一導電型半導体層の一主表面の一部に酸化
されにくい薄膜を被着する第一の工程と、その酸化され
にくい薄膜を一部のマスクとして第二導電型不純物をイ
オン注入して外部ベース領域を形成する第二の工程と、
熱酸化により半導体基板の表面上に厚い酸化膜を形成す
る第三の工程と、前記薄膜を除去した第一導電型半導体
層の表面層に厚い酸化膜をマスクとして第二導電型不純
物をイオン注入して内部ベース領域を形成する第四の工
程と、内部ベース領域の表面上に第一導電型不純物を含
む多結晶シリコン層を堆積し、熱処理してエミッタ領域
を形成する第五の工程と、外部ベース領域から離れた第
一導電型半導体層の表面層の一部に第一導電型の不純物
の導入を行う第六の工程とを順次行うものとする。その
後の拡散熱処理時に生じたイオン注入領域の上の酸化膜
の一部に穴を明け多結晶シリコン又は金属膜を蒸着し、
パターン形成する工程は従来通りでよい。

【００１３】酸化されにくい薄膜は例えば窒化シリコン
膜が用いられる。また、Ｂｉ−ＣＭＯＳ素子の場合に
は、バイポーラトランジスタの外部ベース領域とＣＭＯ
Ｓ部分のｐ型フィールド領域、またそれぞれの厚い酸化
膜とフィールド酸化膜、多結晶シリコンのエミッタ電極
とゲート電極、ｎ⁺ コレクタ領域とソース・ドレイン領
域とをそれぞれ同時に形成するものとする。

【００１４】

【作用】上記の製造工程の第一の工程では、酸化されに
くい薄膜により内部ベース領域となる領域が規定され
る。第二の工程では、外部ベース領域が形成される。第
三の工程では内部ベース領域形成のためのイオン注入の
マスクとなる酸化膜が形成される。第四の工程では内部
ベース領域が形成される。第五の工程で形成される多結
晶シリコン層は、エミッタ領域を形成するための拡散源
とエミッタ電極とを兼ねるものである。第六の工程は不
純物の導入により、コレクタ領域が形成される。

【００１５】上記の手段を講じれば、最も重要な寸法で
ある第二導電型の外部ベース領域の内側の寸法は、その
イオン注入の前に被着してマスクとした酸化されにくい
薄膜、例えば窒化シリコン膜の形状によって決まる。一
方第二導電型の内部ベース領域および第一導電型のエミ
ッタ領域は、窒化シリコン膜を除去した部分から導入さ
れるので、それらの寸法はやはり窒化シリコン膜の形状
によって決まる。すなわち、これら三つの領域は自己整
合していることになる。従って、従来のエミッタ電極な
どの加工精度などのようにプロセス条件の変動に影響さ
れることはなく、特性の均一なバイポーラトランジスタ
が得られる。

【００１６】Ｂｉ−ＣＭＯＳ素子の場合には、バイポー
ラトランジスタの外部ベース領域とＣＭＯＳ部分のｐ型
フィールド領域を同時に形成したように、バイポーラト
ランジスタの製造工程をＣＭＯＳ素子の製造工程として
も利用することで工程の増加が最小限に抑えられる。

【００１７】

【実施例】以下、図を引用して本発明の実施例について
述べる。図１は本発明の製造方法にかかる高速、高密度
のバイポーラ集積回路内のｎｐｎトランジスタ部分の断
面を示したものである。ｐ型アイソレーションで分離さ
れているｎｐｎトランジスタを例に取り上げた。ｐ型サ
ブストレート３１上に一部ｎ型埋め込み領域３２を介し
てｎ型半導体層３３が積層され、周囲に素子分離のため
のｐ型アイソレーション３４が設けられている。ｎ型半
導体層３３の一部の表面層にリング状の（従って断面図
では二つの）ｐ型の外部ベース領域３７が形成され、そ
の外部ベース領域３７の表面には厚い酸化膜４４が形成
されている。外部ベース領域３７に接してその内側には
厚い酸化膜４４をマスクとして形成されたやはりｐ型の
内部ベース領域３５が形成されている。厚い酸化膜４４
の開口部４６の上にはｎ型不純物をドープされた多結晶
シリコンからなるエミッタ電極４０が設けられていて、
そのエミッタ電極４０の下の内部ベース領域３５の表面
層にｎ型エミッタ領域３６が形成されている。外部ベー
ス領域３７から離れたｎ型半導体層３３の表面層にｎ型
コレクタ領域３９が形成されていて、エミッタ電極４
０、外部ベース領域３７およびｎ型コレクタ領域３９の
表面上にはそれぞれ金属膜のエミッタ金属電極４１、ベ
ース電極４２、コレクタ電極４３が設けられている。

【００１８】酸化膜４４の開口部４６には以前に開口部
より少し大きい窒化シリコン膜が被着されていて、その
窒化シリコン膜をマスクとして外部ベース領域３７が形
成されており、半導体基板３８を熱酸化して窒化膜以外
の部分に厚い酸化膜を形成した後、窒化シリコン膜を除
去して厚い酸化膜４４をマスクとして内部ベース領域３
５とｎ型エミッタ領域３６とが形成されている。従って
外部ベース領域３７はｎ型エミッタ領域３６、内部ベー
ス領域３５と自己整合している。

【００１９】図１の構成にすれば、先に述べたようにバ
イポーラトランジスタの重要な特性である電流増幅率に
大きな影響を与えるｎ型エミッタ領域３６、内部ベース
領域３５と外部ベース領域３７とが自己整合しているの
で、開口部４６や多結晶シリコンのエミッタ電極４０の
加工精度には依存せず、マスク材料やエッチング液の濃
度、温度など、フォトエツチング工程のプロセス条件の
変動に左右されない、特性の均一な、作りやすい半導体
素子となる。

【００２０】図１の構造のｎｐｎトランジスタを含む集
積回路を試作したところ、トランジスタの電流増幅率の
バラツキが図６の従来のものでは２〜３倍の変動バラツ
キが有ったものが、１０％以内のバラツキに抑えること
が可能となり、歩留りの大幅な改善がなされた。以前に
述べた電流増幅率を変動させる要因のうちマスクずれの
ひどい場合は、耐圧の低下も見られたが、そのようなこ
ともなくなった。

【００２１】図２（ａ）ないし（ｄ）および図３（ａ）
ないし（ｄ）は、本発明のバイポーラトランジスタの製
造方法による製造工程を工程順に便宜的に二つの図に分
けて断面図で模式的に示したものである。また、図２、
３はバイポーラ集積回路内のアイソレーションで分離さ
れているｎｐｎトランジスタの例である。以下、図に基
づいて製造工程を順に説明する。比抵抗０．０３オーム
ｃｍのｐ型サブストレート３１の表面の、ｎ型埋め込み
領域３２を形成する部分にｎ型不純物をイオン注入し、
そのｐ型サブストレート３１の表面全面に厚さ１０μ
ｍ、比抵抗３オームｃｍのｎ型半導体層３３をエピタキ
シャル成長により積層する。さらに、このｎｐｎトラン
ジスタを他のデバイス部分と分離する必要の有る場合
は、そのｎ型半導体層３３の表面に選択的にｐ型不純物
をイオン注入した後、熱処理してｐ型アイソレーション
３４を形成する［図２（ａ）］。次に、この半導体基板
３８の表面に例えば厚さ３５ｎｍの薄い酸化膜５０を熱
酸化により形成し、その上に減圧ＣＶＤ（化学気相蒸着
法）法によりにより厚さ１５０ｎｍの窒化シリコン膜を
堆積する。この窒化シリコン膜をフォトエツチング技術
により、エミッタ領域を形成する部分４７のみを残して
除去する［同図（ｂ）］。点線電流示すフォトレジスト
４８を塗布し、外部ベース領域３７となる部分のパター
ニングを行う。この時、窒化シリコン膜部分４７上のフ
ォトレジスト４８は窒化シリコン膜部分４７の両端より
も少し内側にするか、若しくは窒化シリコン膜部分４７
上にはフォトレジスト４８は残さないようにして窒化シ
リコン膜部分４７の端をマスク端としてｐ型不純物のイ
オン４９を注入する。ｐ型不純物のイオン４９の注入条
件としては、例えばＢＦ₂ （二フッ化ホウ素）のイオン
を加速電圧５０ｋｅＶ（キロエレクトロンボルト）でド
ーズ量５×１０¹³／ｃｍ² で行うか又は、Ｂ（ホウ素）
のイオンを１０ｋｅＶで行う。イオン注入後、フォトレ
ジスト４８の除去に続いて熱処理を行えば、外部ベース
領域３７が形成される［同図（ｃ）］。次に熱酸化を行
い、厚さ４００ｎｍの厚い酸化膜４４を形成する。この
時、窒化シリコン膜部分４７の上下には殆ど酸化膜は成
長しないが、窒化シリコン膜部分４７の外周付近の窒化
シリコン膜の下のｎ型半導体層３３の表面は少し酸化さ
れるので、図に描いたように、窒化シリコン膜部分４７
の周囲が少し持ち上げられたような形になる。また外部
ベース領域３７の拡散深さが少し深くなる［同図
（ｄ）］。窒化膜シリコン膜部分４７と薄い酸化膜５０
を除去して、厚い酸化膜４４をマスクとして、Ｂ（ホウ
素）のイオン５１を加速電圧３０ｋｅＶでドーズ量１×
１０¹³／ｃｍ² でイオン注入し、熱処理を行って内部ベ
ース領域３５を形成する［図３（ａ）］。減圧ＣＶＤ法
により、厚さ１μｍの多結晶シリコン層を全面に堆積
し、Ｐ（燐）イオンを加速電圧５０ｋｅＶでドーズ量１
×１０¹⁶／ｃｍ² でイオン注入し、熱処理を行い、フォ
トエツチング技術によりパターニングして、厚い酸化膜
４４の開口部４６より片側１μｍ程度大きく残して多結
晶シリコンのエミッタ電極４０とする。多結晶シリコン
として、燐を４×１０¹⁹個／ｃｍ³ 含んだいわゆるドー
プド多結晶シリコンとして堆積することもでき、その場
合は、Ｐイオンの注入工程が不要になる。熱処理を加え
て、ｎ型不純物を、厚い酸化膜４４の開口部４６から拡
散させ、ｎ型エミッタ領域３６を形成する［同図
（ｂ）］。さらにフォトレジスト５２をマスクとして外
部ベース領域３７から離れた位置の厚い酸化膜４４に開
口し、Ａｓ（砒素）イオン５３を加速電圧５０ｋｅＶで
ドーズ量５×１０¹⁵／ｃｍ² でイオン注入し、熱処理を
行い、ｎ型コレクタ領域３９を形成する［同図
（ｃ）］。最後にＰＳＧ（燐ガラス）４５をプラズマＣ
ＶＤ法により堆積し、各電極用のコンタクトホールを開
けて、金属膜を蒸着し、パターニングしてエミッタ金属
電極４１、ベース電極４２、コレクタ電極４３を設けて
完了する［同図（ｄ）］。

【００２２】このような製造方法を取ることにより、外
部ベース領域３７の形成が窒化シリコン膜部分４７の端
をマスクとしてなされ、一方内部ベース領域３５および
ｎ型エミッタ領域３６の形成は、半導体基板３８の熱酸
化後その酸化膜をマスクとして窒化シリコン膜部分４７
を除去したｎ型半導体層３３の表面からなされるので、
これら三つの領域は完全に自己整合している。

【００２３】図４（ａ）ないし（ｄ）および図５（ａ）
ないし（ｄ）は、本発明のＢｉ−ＣＭＯＳ素子に含まれ
るバイポーラトランジスタの製造方法による製造工程を
工程順に便宜的に二つの図に分けて断面図で模式的に示
したものであり、ＣＭＯＳトランジスタとバイポーラト
ランジスタとが同一チップの上に構成されている。以
下、図に基づいて製造工程を順に説明する。図の左側の
バイポーラトランジスタ部分は図２および図３の製造工
程と同じであるので、バイポーラトランジスタ部分につ
いては、詳しい説明を繰り返すことをしない。図の右側
のＣＭＯＳトランジスタ部分にも、図の左側のバイポー
ラトランジスタ部分と同時に、ｐ型サブストレート３１
上にｎ型埋め込み領域６２用のイオン注入およびｎ型半
導体層６３の積層、さらに、このＣＭＯＳトランジスタ
を他のデバイス部分と分離する必要の有る場合は、その
ｎ型半導体層６３の表面に選択的にｐ型不純物をイオン
注入した後、熱処理してｐ型アイソレーション３４を形
成する。またこの例ではＣＭＯＳ部分には、ｎチャンネ
ルトランジスタを形成しようとするので、ｎ型半導体層
６３の表面に選択的にｐ型不純物をイオン注入した後、
熱処理してｐ型ウェル領域６４を形成する［図４
（ａ）］。次に、この半導体基板の表面に薄い酸化膜５
０を形成し、その上に窒化膜を堆積し、この窒化膜をフ
ォトエツチング技術により、ＣＭＯＳトランジスタの活
性領域を形成する部分７５のみを残して除去する［同図
（ｂ）］。バイポーラトランジスタの外部ベース領域３
７の形成のために行うフォトレジスト４８の塗布、パタ
ーニング後のｐ型不純物のイオン４９の注入、熱処理
は、ＣＭＯＳトランジスタ部分ではｐ型フィールド領域
６５の形成となる。すなわち、ＣＭＯＳトランジスタの
フィールド領域（活性領域でない領域）のうち、ｐ型に
しておくべき所（ｎチャンネルトランジスタ周囲のｐウ
ェル上）のフォトレジスト４８を開口して、窒化シリコ
ン膜端をマスクとしたｐ型イオン注入により、ｐ型フィ
ールド領域６５を形成する［同図（ｃ）］。次の熱酸化
で厚い酸化膜４４を形成する。この酸化膜４４はＣＭＯ
Ｓトランジスタの活性領域のまわりでは、フィールド酸
化膜７３として使用する［同図（ｄ）］。バイポーラト
ランジスタの内部ベース領域３５の形成時には、ＣＭＯ
Ｓトランジスタ部分では、特に加工する部分は無く、フ
ォトレジスト７４と厚い酸化膜７３をマスクとして、Ｂ
（ホウ素）のイオン５１をＣＭＯＳトランジスタ部分
に、入れないようにする［図５（ａ）］。バイポーラト
ランジスタのエミッタ電極４０用の多結晶シリコン層を
ＣＭＯＳトランジスタのゲート電極６８用としても残す
［同図（ｂ）］。この後バイポーラトランジスタでのｎ
型エミッタ領域３６の形成に熱処理を行うが、ＣＭＯＳ
トランジスタのゲート電極６８用の多結晶シリコンの下
には、開口を形成していないので、チャンネル領域にｎ
型不純物が拡散することはない。さらにバイポーラトラ
ンジスタのｎ型コレクタ領域３９と同時に、フォトレジ
スト５２をマスクとしてｎ型不純物のイオン５３を注入
して、ＣＭＯＳトランジスタのｎ型ソース領域６６、ｎ
型ドレイン領域６７を形成する［同図（ｃ）］。最後に
ＰＳＧ（燐ガラス）４５をプラズマＣＶＤ法により堆積
し、バイポーラトランジスタの各金属電極と同時にソー
ス電極７０、ドレイン電極７１、ゲート金属電極６９を
設けて完了する［同図（ｄ）］。

【００２４】図５（ａ）において、ＣＭＯＳトランジス
タ部分にｐ型ウェル領域６４の形成をせず、以降の工程
を適宜変更することにより、ＣＭＯＳトランジスタをｐ
チャンネル型とすることができる。こうすることによ
り、バイポーラトランジスタの電流増幅率の安定性が高
められることは勿論のこと、バイポーラトランジスタの
工程より工程数を殆ど増やすこと無くＢｉ−ＣＭＯＳ素
子の製造が可能になった。

【００２５】上の例ではｐ型サブストレート３１を用い
たが、ｎ型半導体層３３、６３をｐ型アイソレーション
３４で分離して多数のｎｐｎトランジスタやその他の素
子を集積するのに適している。勿論目的によって、ｎ型
のサブストレートやあるいは絶縁膜の上に薄い半導体層
を積層したＳＯＩ基板を使ってもよい。また導電型を逆
にしたｐｎｐトランジスタでも全く同じように構成およ
び製造できることはいうまでもない。

【００２６】

【発明の効果】以上説明したように、本発明のバイポー
ラトランジスタの製造方法によれば、従来のトランジス
タで見られたフォトエツチング工程でのプロセス条件の
変動などに起因する電流増幅率のバラツキが、回避でき
ることが明らかになった。すなわち、酸化されにくい薄
膜を被着してその外側に外部ベース領域を形成し、その
薄膜を除去した部分に内部ベース領域とエミッタ領域を
形成することにより、三つの領域が互いに自己整合して
いるので、フォトエツチング工程でのプロセス条件の変
動などに依存しないバイポーラトランジスタになる。そ
の結果、電流増幅率が影響を受けないので電流増幅率の
バラツキは、１／２０以下に低減できる。

【００２７】このように、従来のトランジスタの問題は
解決され、著しい性能の向上が得られるとともに、常に
安定した再現性の高い半導体の製造方法とすることで、
歩留りの改善がなされる。また、Ｂｉ−ＣＭＯＳ素子に
おいて本発明の製造方法をとれば、外部ベース領域とＭ
ＯＳトランジスタのｐフィールドなど多くの工程を同一
にすることによって工程数の増加を最小にでき、Ｂｉ−
ＣＭＯＳデバイスを容易に製造することができて、工業
的なメリットが大である。

【図面の簡単な説明】

【図１】本発明の製造方法にかかる高速、高密度バイポ
ーラ集積回路内のｎｐｎトランジスタ部分の断面図

【図２】本発明のバイポーラトランジスタの製造方法に
よる高速、高密度バイポーラ集積回路内のｎｐｎトラン
ジスタ部分の製造工程を（ａ）から（ｄ）の順に示す断
面図

【図３】図２に続く、高速、高密度バイポーラ集積回路
内のｎｐｎトランジスタ部分の製造工程を（ａ）から
（ｄ）の順に示す断面図

【図４】本発明のＢｉ−ＣＭＯＳ素子に含まれるバイポ
ーラトランジスタの製造方法によるＢｉ−ＣＭＯＳ素子
の製造工程を（ａ）から（ｄ）の順に示す部分断面図

【図５】図４に続くＢｉ−ＣＭＯＳ素子の製造工程を
（ａ）から（ｄ）の順に示す部分断面図

【図６】従来の製造方法による高速、高密度バイポーラ
集積回路内のｎｐｎトランジスタ部分の斜視断面図

【図７】従来の高速、高密度バイポーラ集積回路内のｎ
ｐｎトランジスタ部分の製造工程を（ａ）から（ｄ）の
順に示す断面図

【図８】図７に続く従来の高速、高密度バイポーラ集積
回路内のｎｐｎトランジスタ部分の製造工程を（ａ）か
ら（ｂ）の順に示す断面図

【図９】従来の高速、高密度バイポーラ集積回路内のｎ
ｐｎトランジスタ部分の外部ベース重なり量を説明する
図

【図１０】従来の高速、高密度バイポーラ集積回路内の
ｎｐｎトランジスタの外部ベース重なり量と電流増幅率
ｈ_FEとの関係を示す図

【符号の説明】

３１ ｐ型サブストレート ３２ ｎ型埋め込み領域 ３３ ｎ型半導体層 ３４ ｐ型アイソレーション ３５ 内部ベース領域 ３６ ｎ型エミッタ領域 ３７ 外部ベース領域 ３８ シリコン基板 ３９ ｎ型コレクタ領域 ４０ エミッタ電極 ４１ エミッタ金属電極 ４２ ベース電極 ４３ コレクタ電極 ４４ 酸化膜 ４５ ＰＳＧ ４６ 開口部 ４７ 窒化シリコン膜部分 ４８ フォトレジスト ４９ ｐ型不純物のイオン ５０ 薄い酸化膜 ５１ ｐ型不純物のイオン ５２ フォトレジスト ５３ ｎ型不純物のイオン ６２ ｎ型埋め込み領域 ６３ ｎ型半導体層 ６４ ｐ型ウェル領域 ６５ ｐ型フィールド領域 ６６ ｎ型ソース領域 ６７ ｎ型ドレイン領域 ６８ ゲート電極 ６９ ゲート金属電極 ７０ ソース電極 ７１ ドレイン電極 ７２ ゲート酸化膜 ７３ フィールド酸化膜 ７４ フォトレジスト

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 9055−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｃ

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板の最上層の第一導電型半導体層
   の表面層に第二導電型の内部ベース領域と、この領域に
   連結され、かつ、この領域より不純物濃度の高い外部ベ
   ース領域とを有し、その内部ベース領域の表面層に、そ
   の表面上の不純物を含ませた多結晶シリコン層からの不
   純物拡散により形成された第一導電型のエミッタ領域を
   有するバイポーラトランジスタの製造方法において、第
   一導電型半導体層の表面の一部に薄い酸化膜を介して酸
   化されにくい薄膜を被着する工程と、その薄膜を一部の
   マスクとして第二導電型不純物をイオン注入して外部ベ
   ース領域を形成する工程と、その半導体基板上に熱酸化
   により厚い酸化膜を形成する工程と、前記酸化されにく
   い薄膜を除去した第一導電型半導体層の表面層に、前記
   厚い酸化膜をマスクとして第二導電型不純物をイオン注
   入して内部ベース領域を形成する工程と、その内部ベー
   ス領域の表面上に第一導電型不純物を含む多結晶シリコ
   ン層を堆積し、熱処理してエミッタ領域を形成する工程
   と、前記外部ベース領域から離れた第一導電型半導体層
   の表面層に第一導電型不純物をイオン注入してコレクタ
   領域を形成する工程とを順次行うことを特徴とするバイ
   ポーラトランジスタの製造方法。
2. 【請求項２】酸化されにくい薄膜が窒化シリコン膜であ
   ることを特徴とする請求項１に記載のバイポーラトラン
   ジスタの製造方法。
3. 【請求項３】請求項１または２に記載のバイポーラトラ
   ンジスタの製造方法によってバイポーラトランジスタを
   製造する際に、同時に分離領域を介して隣接するＣＭＯ
   Ｓ素子を形成するように、前記製造方法の熱酸化膜を形
   成する工程においてフィールド酸化膜を形成し、多結晶
   シリコン層を形成する工程においてゲート電極を形成
   し、不純物の導入工程においてソース領域、ドレイン領
   域の形成を行うことを特徴とするバイポーラトランジス
   タの製造方法。