JP4534267B2

JP4534267B2 - 半導体装置の製造方法

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Publication number: JP4534267B2
Application number: JP36559598A
Authority: JP
Inventors: 成兼松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-12-22
Filing date: 1998-12-22
Publication date: 2010-09-01
Anticipated expiration: 2018-12-22
Also published as: JP2000188296A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に横型ＰＮＰＴｒ（ＰＮＰトランジスタ）の構造に起因する寄生トランジスタを除去した構造を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
集積回路に組み込まれるバイポーラトランジスタには、一般にＮＰＮＴｒ（ＮＰＮトランジスタとも記載する）とＰＮＰＴｒが必要であり、製造工程の簡略化のためにＮＰＮＴｒを縦型構造とし、またＰＮＰＴｒを横型構造とすることが多い。
ところが、横型バイポーラトランジスタは縦型バイポーラトランジスタに比べてｈ_FEが低い等の電気的特性面で劣る他、寄生トランジスタが動作しやすいという問題がある。
【０００３】
図７に横型バイポーラトランジスタに関し、特に横型ＰＮＰＴｒ（Ｌ−ＰＮＰＴｒとも記載する）の代表的な構造を示す。このＬ−ＰＮＰＴｒは特にダブルポリシリコン自己整合（Double Polysilicon self Align）構造のＮＰＮＴｒを組み込んだ集積回路で良く用いられている。
【０００４】
Ｐ型半導体基板（Ｐ−ｓｕｂとも記載する）１５１の例えばトランジスタ等の素子を形成する領域にＮ⁺埋め込み層（Ｎ⁺ＢＬ）１５２を形成した後にＮ−ｅｐｉ層１５３を成長させ、フィールド酸化膜（ＦｉｅｌｄＯｘ，ＬＯＣＯＳＯｘ膜）（１５４）形成後にＰ−ｓｕｂ１５１まで達するＰ⁺素子分離層１５５およびＮ⁺ＢＬ１５２まで達するＮ⁺シンカー１５６を形成する。Ｎ−ｅｐｉ層１５３をＰ⁺素子分離層１５５で囲みＰ−ｓｕｂ１５１と分離することで、Ｌ−ＰＮＰＴｒのベース領域が形成される。
【０００５】
Ｎ−ｅｐｉ層１５３の表面にはエミッタ（Ｅｍｉｔｔｅｒ）およびコレクタ（Ｃｏｌｌｅｃｔｏｒ）形成領域が開口された絶縁膜１５７が形成され、開口部を覆ってＮＰＮＴｒのベースポリシリコン（ＢａｓｅＰｏｌｙ）と同時に形成されるエミッタポリシリコン（ＥｍＰｏｌｙ）１５８、コレクタポリシリコン（Ｃｏｌｐｏｌｙ）１５９が形成される。
Ｎ−ｅｐｉ層１５３のベース領域内にはＥｍＰｏｌｙ１５８からの不純物拡散によってＰ⁺Ｅｍ層（Ｐ⁺エミッタ拡散層）１６０が形成される。
【０００６】
次に、全面に層間絶縁膜１６６を堆積した後、エミッタポリシリコン（ＥｍＰｏｌｙ）１５８，コレクタポリシリコン（ＣｏｌＰｏｌｙ）１５９、Ｎ⁺シンカー１５６上にコンタクトホールを開口し、エミッタ電極（Ｅｍ電極）１６５、コレクタ電極（Ｃｏｌ電極）１６３を形成する。
このとき、Ｌ−ＰＮＰＴｒのベース表面の電位が不安定とならない様に、エミッタ電極１６５はＰ⁺エミッタ拡散層１６０とコレクタ拡散層（１６１）間のＮ−ｅｐｉ層１５３をカバーするように形成されている。
【０００７】
このＬ−ＰＮＰＴｒのコレクタ電流はエミッタ拡散層１６０からＮ−ｅｐｉ層１５３のベース領域を介してコレクタ拡散層１６１に流れるが、この他にエミッタ拡散層１６０からＮ−ｅｐｉ層１５３のベース領域を介してＰ⁺素子分離層１５５もしくはＰ−ｓｕｂ１５１に至る寄生ＰＮＰＴｒが形成されていて、図７中の矢印で示される方向へ漏れ電流が流れてしまう。
この漏れ電流によりＬ−ＰＮＰＴｒのｈ_FEが低下してしまうという問題が発生する。また、この漏れ電流があるために、消費電力を増加させ不利になる。
【０００８】
この漏れ電流は、エミッタ拡散層１６０からＮ−ｅｐｉ層１５３のベース領域を介してＰ⁺素子分離層１５５もしくはＰ−ｓｕｂ１５１に至る寄生ＰＮＰＴｒのｈ_FEに依存し、このｈ_FEを小さくすることによって、漏れ電流を減少させることができる。
上述した寄生ＰＮＰＴｒのｈ_FEを決める要因の一つには、図７に示すフィールド酸化膜（ＬＯＣＯＳＯｘ）（１５４）下のＮ−ｅｐｉ層１５３の不純物濃度が挙げられる。この濃度を高くすれば、寄生ＰＮＰＴｒのベース濃度が高くすること、つまり、寄生ＰＮＰＴｒのベース電荷Ｑｂが増やすことが出来、その結果として寄生ｈ_FEを下げることができる。
【０００９】
一般に、抵抗を下げる目的から、Ｎ⁺埋め込み層（ベース埋め込み層、Ｎ⁺ＢＬとも記載する）１５２は濃度が高く設定してある。そのため、Ｎ⁺埋め込み層１５２の不純物が基板（Ｐ−ｓｕｂ１５１）表面方向へ拡散し、Ｐ型のエミッタ拡散層１６０、または、Ｐ型のコレクタ拡散層１６１との距離が近づくことによる耐圧の低下等の問題を避けるため、拡散定数の低い元素、例えばＳｂ、Ａｓ等が、用いられる。
これにより、フィールド酸化膜（１５４）下のＮ−ｅｐｉ層１５３では、フィールド酸化膜（１５４）下にＮ−ｅｐｉ層１５３の濃度に近い領域が残ることになる。このため、寄生ＰＮＰＴｒのベース濃度は低くなり、ｈ_FEは高くなってしまう。
しかし、単純にＮ−ｅｐｉ層１５３の濃度を上げることは、寄生Ｔｒ（トランジスタ）のｈ_FEを下げるだけでなく、本来のＬ−ＰＮＰＴｒのベース濃度を高くすること、つまりｈ_FEを下げることにもなり、効果がなくなることになる。
【００１０】
また、Double Polisilicon Self Align 構造のＮＰＮＴｒの特性を向上させるためベースポリシリコン（Ｂａｓｅｐｏｌｙ）からＰ⁺拡散層を浅接合化することが行われている。この場合、コレクタ拡散層１６１の浅接合化されているため、前述したＰ−ｓｕｂ１５１への漏れ電流が増加する傾向になり、Ｌ−ＰＮＰＴｒの特性の点では極めて不利になってしまう。
【００１１】
【発明が解決しようとする課題】
本発明は上記問題に鑑みてなされたものであり、半導体装置の製造方法に関し、特に横型ＰＮＰＴｒのベース埋め込み層を２重構造としかつ素子分離の絶縁膜と接する構造とすることにより寄生トランジスタの構造を無くし、それに伴うリーク電流を削減する半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
横型バイポーラトランジスタと縦型バイポーラトランジスタを有する半導体装置の製造方法において、半導体基板内にリンを導入して前記横型バイポーラトランジスタにおける第１の不純物領域と、前記縦型バイポーラトランジスタにおける第２の不純物領域とを形成する工程と、前記第１の不純物領域内に砒素又はアンチモンを導入して第３の不純物領域を形成する工程と、前記第１の不純物領域及び前記第２の不純物領域上にＮ型エピタキシャル層を形成する工程と、前記Ｎ型エピタキシャル層の一部を熱処理して前記半導体基板上にフィールド酸化膜を形成し、該フィールド酸化膜に前記第１の不純物領域を接するように熱処理する工程と、前記フィールド酸化膜の下部の前記半導体基板にボロンを導入し、前記第１の不純物領域と前記第２の不純物領域とを分離する素子分離層を形成する工程と、前記第２の不純物領域にボロンを導入してコレクタ埋め込み層を形成する工程と、前記コレクタ埋め込み層にリンを導入してベース層を形成する工程と、前記ベース層に砒素を導入してベース層取り出し領域を形成する工程と、前記第３の不純物領域上に第４の不純物領域を形成する工程と、前記Ｎ型エピタキシャル層上に、ＣＶＤ法を用いてＳｉＯ ₂ 膜を形成する工程と、前記ＳｉＯ ₂ 膜を選択的にエッチングし、前記Ｎ型エピタキシャル層及び前記コレクタ埋め込み層上に開口部を形成する工程と、前記露出したＮ型エピタキシャル層上にそれぞれＰ型不純物を導入したエミッタポリシリコン及びコレクタポリシリコンを形成し、前記コレクタ埋め込み層上にエミッタポリシリコンを形成するとともに、前記ベース層上にコレクタポリシリコンを形成する工程と、各前記ポリシリコンに導入したＰ型不純物が前記Ｎ型エピタキシャル層に拡散するように熱処理し、該Ｎ型エピタキシャル層内に前記横型バイポーラトランジスタにおけるＰ型のエミッタ及びコレクタ領域を形成し、前記コレクタ埋め込み層内に前記横型バイポーラトランジスタにおけるコレクタ取り出し拡散層を形成するとともに、前記ベース層上に前記横型バイポーラトランジスタにおけるエミッタ拡散層を形成する工程と、を具備する半導体装置の製造方法である。
【００１９】
したがって、本発明の横型バイポーラトランジスタは、ｈ_FEへの影響を少なくして、Ｐ⁺素子分離層もしくはＰ−ｓｕｂで等価的に構成される寄生ＰＮＰＴｒのｈ_FEを減少させること、つまり、漏れ電流を減少させ、エミッタ電流の利用効率を上げることが可能となる。
【００２０】
なお、本発明で用いるＮ型の層はＰ−ｓｕｂ上にＮ−ｅｐｉ層を堆積する一般的なバイポーラトランジスタ製造方法において、縦型のＰＮＰＴｒ（ＰＮＰトランジスタ）を形成するときのＰ⁺（Ｐ型）コレクタ埋め込み層とＰ−ｓｕｂを分離するＮ型層を用いることにより実現できる。
また、バイポーラトランジスタとＭＯＳトランジスタを形成するプロセスにおいては、ＮＭＯＳトランジスタのｐ−ｗｅｌｌ（ウェル）とＰ−ｓｕｂを分離するＮ型層を用いることによっても実現できる。したがって、製造工程数を増加させることなく、高性能の横型バイポーラトランジスタを形成することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態につき図面を参照して説明する。
【００２２】
図１に、バイポーラトランジスタの半導体装置に関し、特に横型ＰＮＰパイポーラトランジスタ（Ｌ−ＰＮＰＴｒ）の主要部の断面構造を示す。
Ｐ−ｓｕｂ１にＮ⁺埋め込み層（Ｎ⁺ＢＬ）２とこのＮ⁺ＢＬ２を取り囲むようにＮ型の第１の不純物拡散層１５が形成されている。このＮ型の第１の不純物拡散層１５の上部にＮ型のエピタキシャル層（Ｎ−ｅｐｉ層）３が堆積されていて、その両端部がフィールド酸化膜（ＬＯＣＯＳＯｘ；Local Oxidation of Silicon 膜）４で構成されて素子間の分離を行っている。
【００２３】
さらにこのフィールド酸化膜４の下側の内周部は上述したＮ型の第１の不純物拡散層１５と接している。また下側の中央部付近にはｐ⁺（Ｐ型）の不純物で形成されたｐ⁺素子分離層５が構成されていて素子分離をより完全なものにしている。
【００２４】
Ｎ−ｅｐｉ層３内にＬ−ＰＮＰＴｒのエミッタ（１０）とコレクタ（１１）を構成するｐ⁺（Ｐ型）不純物領域１０，１１が形成されていて、コレクタ（１１）がエミッタ（１０）の両端に構成され、実際はエミッタ（１０）で囲まれたパターン形状になっている。
図１中、Ｎ−ｅｐｉ層（３）内でコレクタ（１１）とベース（６）間はフィールド酸化膜（ＬＯＣＯＳＯｘ）４で構成されて分離されると共にベース（６）−コレクタ（１１）間の耐圧を向上させている。
【００２５】
Ｎ⁺ＢＬ（Ｎ⁺埋め込み層）２とこれを取り囲むＮ型の第１の不純物拡散層１５にＮ−ｅｐｉ層３を介してＮ⁺領域のＮ⁺シンカー６が構成されベース取り出し電極に用いられる。
【００２６】
エミッタとコレクタ拡散層（１０，１１）上にポリシリコン膜の電極（８，９）がそれぞれ堆積され、さらにＡｌ等の電極膜のエミッタ電極１２やコレクタ電極１３構成されている。またベース電極取り出し用Ｎ⁺領域（Ｎ⁺シンカー６）上にも同様にＡｌなどの電極膜で形成されたベース電極１４が構成されている。
【００２７】
このように、本発明の半導体装置のＬ−ＰＮＰＴｒはＮ⁺ＢＬ２をＮ型の第１の不純物拡散層１５で取り囲むと共にフィールド酸化膜４に接するよう構成していて、フィールド酸化膜（ＬＯＣＯＳＯｘ）４とＮ⁺ＢＬ２の間隙１６をなくすることにより、寄生ＰＮＰトランジスタのｈ_FEを小さくし、これに伴うリーク電流の発生を防止できる。
【００２８】
次に、他の実施の形態である半導体装置の製造方法について図２と３を参照しながら説明する。
例えばＰ型のシリコン＜１００＞基板（Ｐ−ｓｕｂ３４）上に３３０ｎｍの絶縁膜例えば、ＳｉＯ₂膜３５を熱酸化により形成する。この後、（フォト）レジスト膜を全面に塗布し、このレジスト膜を素子形成領域に対応してパターニングし、ＳｉＯ₂膜３５を開口し開口部を形成する。
【００２９】
ＳｉＯ₂膜３５の開口部を通してリンイオンｐ⁺を、例えばイオン注入エネルギー３００ｋｅｖでイオン注入し、ドーズ量１×１０¹²〜１×１０¹⁴個／ｃｍ²をＰ−ｓｕｂ３４へ導入し、第１の不純物拡散層（３６ａ、３６ｂ）を形成する。
【００３０】
なお、この第１の不純物拡散層（３６ａ、３６ｂ）の不純物は後に形成する第２の不純物拡散層３８の不純物よりも拡散定数が大きく、またその濃度は低くなるように形成する。その後、レジストパターンを除去し、さらに別のレジストパターン（図示せず）を形成し、ＳｉＯ₂膜３５をＲＩＥ（ Reactive Ion Etching )法を用いて除去する。
【００３１】
次に、例えば、酸化アンチモン（Ｓｂ₂Ｏ₃）を固体拡散源とした気相拡散法を用いて、１２００℃、約１時間の条件で第２の不純物拡散層３８である埋め込み層を形成する。この埋め込み層（３８）は例えばシート抵抗が２０〜５０Ω／□、深さ１〜２μｍ程度にしてある。
【００３２】
この際、Ｐ−ｓｕｂ３４は露出表面から約５０ｎｍの深さで酸化され、この露出表面上に約１００ｎｍ程度の膜厚のＳｉＯ₂膜が形成される。このＳｉＯ₂膜と上述した埋め込み層（領域）（３８）以外の表面に存在するＳｉＯ₂膜３５をフッ酸等を用いたウエットエッチング法で除去し、その後従来のエピタキシャル技術により、抵抗率０．３〜５Ωｃｍ、厚さ０．７〜２μｍのＮ型のエピタキシャル層（Ｎ−ｅｐｉ層）３９を堆積する。
【００３３】
次に、通常行われるリセスドＬＯＣＯＳ法により、４００〜１５００ｎｍ程度のフィールド酸化膜４０を形成し、８５０〜９００℃の熱酸化により厚さ１５〜５０ｎｍの酸化膜（ＳｉＯ₂膜４７）等を堆積する。その後、酸化膜の加工や不純物拡散等を用いて種々の素子を形成することができる。
【００３４】
このように、Ｎ型層の第１の不純物拡散層（３６ａ，３６ｂ）を、Ｎ⁺の埋め込み層である第２の不純物拡散層３８と同じ大きさ、もしくはそれ以上に大きさでイオン注入または拡散して、Ｎ⁺の埋め込み層を覆うように形成している。
また、この第１の不純物拡散層（３６ａ，３６ｂ）を形成する際、第２の不純物拡散層３８の不純物よりも拡散定数の大きい元素を用いることにより、第１の不純物拡散層を構成する不純物を上方拡散することにより、フィールド酸化膜の下部のＮ−ｅｐｉ層３９の不純物濃度をあげることが可能となる。
【００３５】
上述した第１と第２の不純物拡散層（３６ａ，３６ｂ，３８）を形成するための不純物として、Ａｓ，ＳｂやＰ等があり、例えば９００℃における拡散係数（Ｄ）はそれぞれ、
Ａｓ；√Ｄ＝〜４×１０^-3（μｍ／ｈｏｕｒ^1/2）
Ｓｂ；√Ｄ＝〜６×１０^-3（μｍ／ｈｏｕｒ^1/2）
Ｐ；√Ｄ＝〜２×１０^-2（μｍ／ｈｏｕｒ^1/2、Ｃｓ＝１０¹⁹ｃｍ^-3）
であり、一般に用いられるＮ⁺埋め込み層（第２の不純物拡散層３８）の不純物、ＳｂやＡｓに対して、Ｎ層の第１の不純物拡散層（３６ａ，３６ｂ）をリンＰで形成すれば良い。
【００３６】
このとき、Ｎ層の第１の不純物拡散層（３６ａ、３６ｂ）の上方拡散は、Ｎ−ｅｐｉ層３９の厚さが十分あること、また不純物濃度を低くすることにより、表面まで達しない。
この結果、単純にＮ−ｅｐｉ層３９の不純物濃度を上げる必要が無い場合に有効であり、種々の素子を形成するとき電気的特性や耐圧の劣化を防止できる。
【００３７】
実施例１
次に、本発明の実施例であるバイポーラトランジスタの半導体装置の製造方法について図を参照しながら説明する。
図２（ａ）と図２（ｂ）、図３（ｃ）と図３（ｄ）、図４（ｅ）と図４（ｆ）にＮＰＮＴｒ（ＮＰＮトランジスタ）、Ｌ−ＰＮＰＴｒ（横型ＰＮＰトランジスタ）とＶ−ＰＮＰＴｒ（縦型ＰＮＰトランジスタ）で構成される半導体装置の製造工程を示す。
【００３８】
図２（ａ）に示すように、Ｐ型のシリコン＜１００＞基板（Ｐ−ｓｕｂ）（３４）上に３３０ｎｍのＳｉＯ₂膜３５を熱酸化により形成する。この後、フォトレジスト膜を全面に塗布し、このフォトレジストにＮＰＮＴｒ形成領域３１、Ｌ−ＰＮＰＴｒ形成領域３２とＶ−ＰＮＰＴｒ形成領域３３の一部をパターニングしてＳｉＯ₂膜３５開口し開口部を形成する。
【００３９】
ＳｉＯ₂膜３５の開口部を通してリンイオンｐ⁺をイオン注入エネルギー３００ｋｅｖ、ドーズ量１×１０¹²〜１×１０¹⁴個／ｃｍ²の条件でイオン注入し、Ｖ−ＰＮＰＴｒのＮ型の埋め込み領域（第１の不純物拡散層３６ａ）、及びＬ−ＰＮＰＴｒに対しては後工程で形成されるベース埋め込み領域と重なるＮ型の第１の不純物拡散層３６ｂを形成する。
ここでＮ型の第１の不純物拡散層３６ａ，３６ｂにイオン注入した不純物の拡散定数（Ｄ）は、例えば９００℃において、√Ｄ＝〜２×１０^-2（μｍ／ｈｏｕｒ^1/2）であり、他の不純物ＳｂやＡｓに比べると大きい。
【００４０】
なお、このＮ型の第１の不純物層３６ａ、３６ｂの不純物は後に形成するベース埋め込み層３８の不純物よりも拡散定数が大きく、またその濃度は低くなるように形成する。その後、レジストパターンを除去し、さらに別のレジストパターン（図示せず）を用いて、ＮＰＮＴｒ形成領域３１のコレクタ埋め込み層（第２の不純物拡散層）３７、Ｌ−ＰＮＰＴｒ形成領域のベース埋め込み層（第２の不純物拡散層）３８以外の領域に堆積されているＳｉＯ₂膜３５をＲＩＥ（ Reactive Ion Etching )法を用いて除去する。
【００４１】
次に、図２（ｂ）に示すように、酸化アンチモン（Ｓｂ₂Ｏ₃）を固体拡散源とした気相拡散法を用いて、１２００℃、約１時間の条件でＮＰＮＴｒのコレクタ埋め込み層３７，及びＬ−ＰＮＰＴｒのベース領域のベース埋め込み層（３８）を形成する。このコレクタ埋め込み層（３７），及びＬ−ＰＮＰＴｒのベース埋め込み層（第２の不純物拡散層３８）は例えばシート抵抗が２０〜５０Ω／□、深さ１〜２μｍ程度にしてある。
ここで用いた不純物アンチモンＳｂの拡散定数（Ｄ）は、例えば９００℃において、√Ｄ＝〜６×１０^-3（μｍ／ｈｏｕｒ^1/2）であり他の不純物リンＰに比べると小さく、上方へ拡散する早さがリンＰに比べて遅い。そのため熱処理などにより加熱されたとき、Ｎ型の埋め込み層である第１の不純物拡散層３６ａがベース埋め込み層（３８）より早く拡散してＮ−ｅｐｉ層（３９）中にまで広がっている。
【００４２】
この際、Ｐ−ｓｕｂ３４は露出表面から約５０ｎｍの深さで酸化され、この露出表面上に約１００ｎｍ程度の膜厚のＳｉＯ₂膜３５が形成される。このＳｉＯ₂膜と上述したＮＰＮＴｒ形成領域のコレクタ埋め込み層（３７）、Ｌ−ＰＮＰＴｒ形成領域のベース埋め込み層（３８）の開口部を形成したＳｉＯ₂膜３５をフッ酸等を用いたウエットエッチング法で除去し、その後従来のエピタキシャル技術により、抵抗率０．３〜５Ωｃｍ、厚さ０．７〜２μｍのＮ型のエピタキシャル層（Ｎ−ｅｐｉ層）３９を堆積する。
【００４３】
次に、図３（ｃ）に示すように、通常行われるリセスドＬＯＣＯＳ法により、４００〜１５００ｎｍ程度のフィールド酸化膜（ＬＯＣＯＳＯｘ）４０を形成する。その後、３０ｎｍ程度のＳｉＯ₂膜を熱酸化により形成し、リンイオンＰ⁺をイオン注入エネルギー１８０ｋｅｖ、ドーズ量１×１０¹⁴〜１×１０¹⁶個／ｃｍ²の条件でイオン注入し、９００〜１０００℃、３０分程度の熱拡散によりＮＰＮＴｒのコレクタ取り出し部、Ｌ−ＰＮＰＴｒのベース取り出し部にそれぞれＮ⁺シンカー４１，４２を形成する。
【００４４】
その後、ボロンイオンＢ⁺をイオン注入しＰ⁺素子分離層４３、及びＶ−ＰＮＰＴｒのコレクタ埋め込み層４４を形成し、さらにリンイオンＰ⁺をイオン注入して、Ｖ−ＰＮＰＴｒのベース層４７、また砒素イオンＡｓ⁺をイオン注入してＶ−ＰＮＰＴｒのベース層取り出し領域４６をそれぞれ形成する。
【００４５】
次に、ＳｉＯ₂膜を除去し、再度８５０〜９００℃の熱酸化により厚さ１５〜５０ｎｍの酸化膜を形成し、その後ＣＶＤ法を用いて全面に５０〜２００ｎｍのＳｉＯ₂膜４７を成膜する。
【００４６】
図３（ｄ）に示すように、レジストマスクを用いてＲＩＥ法によりＳｉＯ₂膜４７を窓開けし、ＮＰＮＴｒのベース領域開口部（４８）とＬ−ＰＮＰＴｒのエミッタ領域開口部（４９）及びコレクタ領域開口部（５０）、Ｖ−ＰＮＰＴｒのエミッタ領域開口部（５１）及びコレクタ領域開口部（５２）を形成した後、全面にＣＶＤ法により１５０〜３００ｎｍのポリシリコン膜（ｐｏｌｙＳｉ）５３を堆積する。
【００４７】
さらに図４（ｅ）に示すように、全面にＢＦ₂イオンをイオン注入エネルギー３０〜７０ｋｅｖ、ドーズ量１×１０¹⁵〜１×１０¹⁶個／ｃｍ²の条件でイオン注入する。その後、レジストパターンを用いて、ポリシリコン膜（ｐｏｌｙＳｉ膜）５３をＣｌ₂／ＣＨ₂Ｆ₂／ＳＦ₆ガス系のエッチングガスでドライエッチングし、ＮＰＮＴｒのベースポリシリコン５４、Ｌ−ＰＮＰＴｒのエミッタポリシリコン５５、コレクタポリシリコン５６さらにＶ−ＰＮＰＴｒのエミッタポリシリコン５７、コレクタポリシリコン５８を形成する。そして全面に膜厚が約４００ｎｍのＳｉＯ₂（膜）５９をＣＶＤ法を用いて形成する。
【００４８】
その後、図４（ｆ）に示すように、一般的なダブルポリシリコン構造のＮＰＮＴｒの製造方法における熱処理によって、ポリシリコン膜（５３）内のＰ型不純物がＮ−ｅｐｉ層（３９）内へ拡散し、ＮＰＮＴｒのグラフトベース領域７０、Ｌ−ＰＮＰＴｒのエミッタ拡散層７１、コレクタ拡散層７２またＶ−ＰＮＰＴｒのエミッタ拡散層７６，コレクタ取り出し拡散層７４をそれぞれ形成する。
そして電極配線層を堆積し加工した後層間絶縁膜などを形成して最終的に、ＮＰＮＴｒ６５、Ｌ−ＰＮＰＴｒ６６，Ｖ−ＰＮＰＴｒ６７が形成される。
【００４９】
本実施例のＬ−ＰＮＰＴｒの製造方法では、ベース埋め込み層（第２の不純物拡散層）３８とフィールド酸化膜４０の間の領域において、Ｎ型の第１の不純物拡散層３６ａから基板表面方向へＮ型の不純物が拡散するため、Ｎ型不純物の濃度を高くすることができる。その結果、Ｌ−ＰＮＰＴｒのエミッタ拡散層７１からＮ−ｅｐｉ層３９のベース領域を介してＰ⁺素子分離層４３もしくはＰ−ｓｕｂ３４に至る寄生トランジスタのｈ_FEを小さくすること、つまりエミッタ拡散層７１からＮ−ｅｐｉ層３９のベース領域を介してＰ⁺素子分離層４３へ流れる漏れ電流を減少させ、エミッタ電流の利用効率を上げることが可能となる。
【００５０】
また、Ｌ−ＰＮＰＴｒのアクティブ領域でＮ型の不純物拡散層３６ａからの拡散は、不純物濃度を低くしてあること、及び、この領域でのＮ−ｅｐｉ層３９の厚さが、フィールド酸化膜４０の下の領域よりも厚くなっていることもあり、Ｌ−ＰＮＰＴｒのアクティブ領域への影響は少なくなる。
このため、本来のＬ−ＰＮＰＴｒのベース濃度への影響は少なく、結果として、単純にＮ−ｅｐｉ層３９の濃度を上げた場合のような、ｈ_FEの低下は生じないだけでなく、エミッタ、またはコレクタとベースとの耐圧が大きく低下する等の特性上の問題も生じにくい。
【００５１】
実施例２
次に、本発明の実施例であるＬ−ＰＮＰトランジスタを有するＢｉＣＭＯＳトランジスタの半導体装置の製造方法について図５と図６を参照しながら説明する。図５（ａ）に示すように、ｐ型のシリコン＜１００＞基板（Ｐ−ｓｕｂ）１０４に３３０ｎｍのＳｉＯ₂膜１０５を熱酸化により形成する。ＮＭＯＳＴｒ形成領域１０３、及びＬ−ＰＮＰ形成領域１０２のＳｉＯ₂膜１０５をレジストパターンを用いて開口し、開口部を通してリンイオンｐ⁺を３００〜６００ｋｅｖ、１×１０¹²〜１×１０¹⁴個／ｃｍ²の条件でイオン注入し、ＮＭＯＳＴｒのｐ−ｗｅｌｌ１０６ｂ及び、Ｌ−ＰＮＰＴｒに対して後工程で形成されるベース埋め込み層と重なるＮ型の第１の不純物拡散層１０６ａを形成する。
【００５２】
上述した第１の不純物拡散層１０６ａの不純物は、後に形成する（ベース）埋め込み層である第２の不純物拡散層１０８の不純物よりも拡散定数が大きいものを選択し、熱処理するため第１の不純物拡散層１０６ａの濃度は低くなるように形成する。
次に、レジストパターンを除去する。また、別のレジストパターンを塗布し所定のパターンに加工して、Ｌ−ＰＮＰＴｒのベース埋め込み層（１０８）以外のＳｉＯ₂膜１０５をＲＩＥ法により除去する。
【００５３】
その後、図５（ｂ）に示すように、１２００℃程度で酸化アンチモンＳｂＯ₃を固体拡散源としたアンチモンＳｂを気相拡散法を用いて、Ｌ−ＰＮＰＴｒのベース埋め込み層（第２の不純物拡散層）１０８を形成し、ＳｉＯ₂膜１０５をフッ酸等を用いたウエットエッチングで除去し、１〜５Ωｃｍ、０．７〜２．０μｍのＮ−ｅｐｉ層１０９を堆積する。
【００５４】
続いて、図６（ｃ）に示すように、通常行われるリセスドＬＯＣＯＳ（ recessed LOCOS ）法を用いて４００〜１５００ｎｍ程度のフィールド酸化膜（ＬＯＣＯＳＯｘ）１１０を形成する。その後、３０ｎｍ程度のＳｉＯ₂膜を熱酸化により形成し、リンイオンｐ⁺を３０〜１８０ｋｅｖ、ドーズ量１×１０¹⁴〜１×１０¹⁶個／ｃｍ²の条件でイオン注入する。
【００５５】
イオン注入後１０００℃、３０分程度で熱拡散し、Ｌ−ＰＮＰＴｒのベース取り出し部にＮ⁺シンカー１１２を形成する。その後、ボロンをイオン注入してｐ⁺素子分離層１１３を形成し、素子間の電気的アイソレーションを良くする。続いて、ボロンＢ⁺、ＢＦ₂等のイオンをイオン注入法を用いて、ＮＭＯＳＴｒのｐ−ｗｅｌｌ１１４を形成する。
次に、ＳｉＯ₂膜を除去し、再度８５０〜９００℃の熱酸化によって、厚さ１５〜５０ｎｍのゲート酸化膜（ＧａｔｅＯｘ）１１７を形成する。
【００５６】
その後、図６（ｄ）に示すように、一般的なＢｉＣＭＯＳの工程におけるＬ−ＰＮＰＴｒ、ＮＭＯＳＴｒの形成工程を経て、Ｌ−ＰＮＰＴｒ１２８、ＮＭＯＳＴｒ１２９を形成する（ここでは詳細な説明は省略する）。
【００５７】
なお、上述したように実施例１では、Ｌ−ＰＮＰＴｒ領域に導入するＮ型の第２の不純物拡散層をＶ−ＰＮＰＴｒのコレクタ埋め込み層の分離領域と兼用していたが、本実施例２で示したように、バイポーラトランジスタとＭＯＳトランジスタを形成する製造工程（プロセス）の場合、ＮＭＯＳＴｒのｐ−ｗｅｌｌとＰ−ｓｕｂを分離するＮ型層と兼用することもできる。
またＬ−ＰＮＰＴｒ領域に、実施例１におけるＮ型の第１の不純物拡散層３６ａに相当するＮ型の不純物拡散層１０６ａが形成されるために、実施例１と同様の効果を得ることができる。
【００５８】
さらに、上述した実施例１，２は共にＬ−ＰＮＰＴｒをリンイオンｐ⁺をポリシリコンから拡散して、エミッタ及びコレクタ拡散層を形成しているが、本発明の主旨はこれに限らず、例えばＰＭＯＳＴｒのソース／ドレインのイオン注入により、エミッタ及びコレクタ拡散層を形成することもできる。
【００５９】
【発明の効果】
従って、本発明で用いるＮ型の層は、Ｐ−ｓｕｂ上にＮ−ｅｐｉ層を堆積する一般的なバイポーラトランジスタの製造方法において、縦型のＰＮＰトランジスタを形成するときＰ⁺（Ｐ型）コレクタ埋め込み層とＰ−ｓｕｂを分離するＮ型層を用いることによっても実現できるため、新規な工程を追加することなく本発明を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の概略断面構造図である。
【図２】本発明の実施例に係るバイポーラトランジスタの半導体装置の製造方法を示す概略断面構造図である。
【図３】本発明の実施例に係るバイポーラトランジスタの半導体装置の製造方法を示す概略断面構造図である。
【図４】本発明の実施例に係るバイポーラトランジスタの半導体装置の製造方法を示す概略断面構造図である。
【図５】本発明の実施例に係るＢｉＭＯＳトランジスタの半導体装置の製造方法を示す概略断面構造図である。
【図６】本発明の実施例に係るＢｉＭＯＳトランジスタの半導体装置の製造方法を示す概略断面構造図である。
【図７】従来例のバイポーラトランジスタの半導体装置の概略断面構造図である。
【符号の説明】
１，３４，１０４，１５１…Ｐ−ｓｕｂ（シリコン＜１００＞基板）、２，１５２…Ｎ⁺埋め込み層（Ｎ⁺ＢＬ）、３，３９，１０９，１５３…Ｎ−ｅｐｉ層、４，４０，１１０，１５４…フィールド酸化膜（ＬＯＣＯＳＯｘ）、５，４３，１１３，１５５…不純物層（Ｐ⁺素子分離層）、６，４１，４２，１１２，１５６…Ｎ⁺シンカー（ベース）、７，３５，５９，１０５…ＳｉＯ₂膜、１０，７３…エミッタ（Ｐ⁺不純物領域、エミッタ拡散層）、１１，７２，１６１…コレクタ（Ｐ⁺不純物領域、コレクタ拡散層）、１５，３６ａ，３６ｂ，１０６ａ，１０６ｂ…第１の不純物拡散層、３７，３８，１０８…第２の不純物拡散層（ベース埋め込み層、（ＮＰＮＴｒ）コレクタ埋め込み層）、５３…ポリシリコン膜（ｐｏｌｙＳｉ膜）、７０…グラフトベース、１６０…（ｐ⁺）エミッタ拡散層

Claims

横型バイポーラトランジスタと縦型バイポーラトランジスタを有する半導体装置の製造方法において、
半導体基板内にリンを導入して前記横型バイポーラトランジスタにおける第１の不純物領域と、前記縦型バイポーラトランジスタにおける第２の不純物領域とを形成する工程と、
前記第１の不純物領域内に砒素又はアンチモンを導入して第３の不純物領域を形成する工程と、
前記第１の不純物領域及び前記第２の不純物領域上にＮ型エピタキシャル層を形成する工程と、
前記Ｎ型エピタキシャル層の一部を熱処理して前記半導体基板上にフィールド酸化膜を形成し、該フィールド酸化膜に前記第１の不純物領域を接するように熱処理する工程と、
前記フィールド酸化膜の下部の前記半導体基板にボロンを導入し、前記第１の不純物領域と前記第２の不純物領域とを分離する素子分離層を形成する工程と、
前記第２の不純物領域にボロンを導入してコレクタ埋め込み層を形成する工程と、
前記コレクタ埋め込み層にリンを導入してベース層を形成する工程と、
前記ベース層に砒素を導入してベース層取り出し領域を形成する工程と、
前記第３の不純物領域上に第４の不純物領域を形成する工程と、
前記Ｎ型エピタキシャル層上に、ＣＶＤ法を用いてＳｉＯ ₂ 膜を形成する工程と、
前記ＳｉＯ ₂ 膜を選択的にエッチングし、前記Ｎ型エピタキシャル層及び前記コレクタ埋め込み層上に開口部を形成する工程と、
前記露出したＮ型エピタキシャル層上にそれぞれＰ型不純物を導入したエミッタポリシリコン及びコレクタポリシリコンを形成し、前記コレクタ埋め込み層上にエミッタポリシリコンを形成するとともに、前記ベース層上にコレクタポリシリコンを形成する工程と、
各前記ポリシリコンに導入したＰ型不純物が前記Ｎ型エピタキシャル層に拡散するように熱処理し、該Ｎ型エピタキシャル層内に前記横型バイポーラトランジスタにおけるＰ型のエミッタ及びコレクタ領域を形成し、前記コレクタ埋め込み層内に前記横型バイポーラトランジスタにおけるコレクタ取り出し拡散層を形成するとともに、前記ベース層上に前記横型バイポーラトランジスタにおけるエミッタ拡散層を形成する工程と、
を具備する半導体装置の製造方法。