JPH06244365A

JPH06244365A - 半導体装置およびその製造方法

Info

Publication number: JPH06244365A
Application number: JP2553593A
Authority: JP
Inventors: Kaori Nakamura; かおり中村; Shinichiro Kimura; 紳一郎木村; Hideyuki Matsuoka; 秀行松岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-02-15
Filing date: 1993-02-15
Publication date: 1994-09-02

Abstract

(57)【要約】（修正有）【目的】製造プロセスの整合性がよいＭＯＳ素子とバイ
ポーラ素子によって、薄膜ＳＯＩにＣＭＯＳを形成し、
素子面積の縮小、特性向上および製造工程数の減少を実
現する。【構成】ＳＯＩ基板に形成されたＭＯＳトランジスタ
の、ソース、ドレイン１７，１７′上に積上げ拡散層ヲ
設け、コの側部上に側壁絶縁膜３４を設けて、微細なチ
ャネル長を得る。横型バイポーラトランジスタの上に形
成されたコレクタ取出し層は、上記積上げ拡散層と同時
に形成された多結晶シリコン膜からなり、この多結晶シ
リコン膜と側壁絶縁膜３４をマスクとして用いた不純物
ドープによって、ソース、ドレイン、エミッタおよびベ
ースが形成される。【効果】ＭＯＳトランジスタとバイポーラトランジスタ
の容量が低減されて、スイッチング動作が高速化され
る。さらに、所要面積が縮小されるとともに、製造工程
数が減少して製造が容易になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、詳しくは、バイポーラトランジスタおよ
びＭＯＳトランジスタがＳＯＩ基板上に形成された半導
体装置およびこの半導体装置を容易に製造することの出
来る半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、バイポーラトランジスタとＭＯＳ
トランジスタが同一チップ上に形成された半導体装置
（以下、バイＣＭＯＳと略記する）は、例えばインター
ナショナル・エレクトロン・デバイス・ミーティング
（International Electron DeviceMeeting)（１９８８
年）テクニカクル・ダイジェスト(Technical Digest)第
７４８〜７５５ページに記載されているように、バイポ
ーラトランジスタとＭＯＳトランジスタは、同一半導体
基板上において、絶縁膜と拡散層接合を用いて電気的に
互いに分離されていた。

【０００３】このバイＣＭＯＳのバイポーラトランジス
タは、図２（ａ）に示すように、ｐ型半導体基板１１内
に、ベース層１３ｂ、当該ベース層１３ｂの上下にそれ
ぞれに配置されたエミッタ層１２ｂおよびコレクタ層１
４ｂ、さらに、ｎ型埋込層１５、外部ベース層２３、上
記エミッタ層１２ｂからのエミッタ引出し電極２１ｂ、
上記外部ベース層１３ｂからのベース引出し電極２２
ｂ、および該ベース引出し電極２２ｂと上記エミッタ引
出し電極２１ｂ間の分離絶縁膜３６を有している。図２
（ａ）において、記号２０は埋込層１５へのコンタクト
領域、３２は分離酸化膜をそれぞれ表わす。

【０００４】一方、ＭＯＳトランジスタとしては、図２
（ｂ）に示すように、ｐ型半導体基板１１内の、ｎ型埋
込層上１５の上部に設けられたｎ型ウエル２４、ｐ型ソ
ース・ドレイン層１７’、ゲート絶縁膜３５およびゲー
ト電極１９’を有するｐチャネルＭＯＳと、当該ｐチャ
ネルＭＯＳとはトランジスタ分離絶縁膜３２によって分
離されたｐ型ウエル２５、ｎ型ソース・ドレイン層１
７、ゲート絶縁膜３５およびゲート電極１９を有するｎ
チャネルＭＯＳが形成されている。

【０００５】また、従来、上記のバイＣＭＯＳトランジ
スタを用いたインバータ回路は、図１６に示したよう
に、２個のバイポーラトランジスタＱ１、Ｑ２と２個の
ＭＯＳトランジスタＭＰ、ＭＮから構成されている。こ
のバイＣＭＯＳインバータ回路においては、上記ＭＯＳ
トランジスタＭＰ，ＭＮのドレイン端子Ｄはバイポーラ
トランジスタＱ１，Ｑ２のベース端子Ｂ１、Ｂ２にそれ
ぞれ接続されており、上記ＭＯＳトランジスタＭＰ，Ｍ
Ｎのドレイン電流を上記イポーラトランジスタＱ１，Ｑ
２のベース電流として供給し、そのベース電流をバイポ
ーラトランジスタＱ１，Ｑ２の電流増幅率倍した大きな
コレクタ電流を得ることによって、負荷容量ＣＬの高速
スイッチングを実現するものである。上記バイＣＭＯＳ
回路のスイッチング時間ｔｂは、下記数１で近似するこ
とが出来る。

【０００６】

【数１】

【０００７】ここで、ｇｍはＭＯＳトランジスタの相互
コンダクタンス、ＣｍはＭＯＳトランジスタのドレイン
端子の寄生容量、Ｖｂｅはバイポーラトランジスタをオ
ンするのに必要な最小のベース・エミッタ間電圧、Ｃｂ
はバイポーラトランジスタのベース・エミッタ間の寄生
容量，Ｃｓはバイポーラトランジスタのコレクタ端子の
寄生容量、ｆｔはバイポーラトランジスタの遮断周波
数、Ｖｃｃは電源電圧を、それぞれ表わす。

【０００８】従って、バイＣＭＯＳトランジスタの性能
を向上させるためには、各構成トランジスタの基本性能
を向上させるだけではなく、各構成トランジスタの寄生
容量を低減する必要がある。通常、ＭＯＳトランジスタ
のドレイン端子の寄生容量Ｃｍは、バイポーラトランジ
スタのベース・エミッタ間の寄生容量Ｃｂに比べて数倍
大きいから、寄生容量Ｃｍを低減することは特に重要で
ある。

【０００９】この考えに基づいて、バイＣＭＯＳをＳＯ
Ｉ基板上に形成することが提案されている。ここでＳＯ
Ｉとは、ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒの
略であり、シリコン酸化膜など絶縁物の基板の上に、単
結晶シリコン膜を形成した構造を意味する。

【００１０】ＳＯＩ基板上に形成されたＭＯＳトランジ
スタの場合、ＳＯＩの酸化膜上に形成された単結晶シリ
コン膜の厚さが、ＭＯＳトランジスタのソース、ドレイ
ン拡散層と同程度もしくはこれより薄い場合は、拡散層
はＳＯＩの酸化膜と直接接触するため、拡散層容量が低
減される。従って、ＳＯＩ基板にＭＯＳトランジスタと
バイポーラトランジスタを形成して、バイポーラトラン
ジスタと組み合わせれば、ドレイン端子の寄生容量Ｃｍ
が大幅に低減されるため、バイＣＭＯＳ回路のスイッチ
ング動作の高速化が期待できる。

【００１１】しかし、ＳＯＩ基板にバイポーラトランジ
スタを形成する場合、エピタキシャル層を用いる従来の
方法では、基板を薄膜のまま用いることができない。こ
のため、薄膜ＳＯＩ基板上に形成するのに適したバイポ
ーラトランジスタが、ダイジェスト・オブ・テクニカル
・ペーパー・オン・ブイエルエスアイ・テクノロジー(D
igest Of Technical Paper On VLSI Technology)（１９
９１）第５３−５４ページに記載されている。

【００１２】この構造を図１７に示した。Ｓｉ基板１１
上に形成された下地酸化膜３１の上に単結晶Ｓｉ膜が形
成され、この中にエミッタ層１２ａ，ベース層１３ａ，
コレクタ層１４ａおよびコレクタ引出し層２０ａが形成
されて、横型バイポーラトランジスタが構成されてい
る。なお、図１７において、記号１６は半導体膜、３３
は酸化膜、３２はトランジスタ分離絶縁膜、３４は側壁
酸化膜を、それぞれ表わす。この横型バイポーラは、基
板を薄膜のまま用いているため、膜厚制御の困難なエピ
タキシャル成長を用いることなしに形成できる。ＭＯＳ
トランジスタは、図２（ｂ）に示した従来の構造が、Ｓ
ＯＩ基板に形成されている。

【００１３】

【発明が解決しようとする課題】バイＣＭＯＳ素子の優
れた特徴を利用するためには、バイポーラおよびＭＯＳ
トランジスタの製造工程を出来るだけ共有することがで
き、少ない工程数で容易に形成出来るような構造とする
ことが必要である。しかし、上記従来の技術において
は、この点の配慮に欠けていたために、バイＣＭＯＳ素
子の製造プロセスが長大になり、コストの増加を招いて
いた。また、これに加えて、ＭＯＳトランジスタをさら
に微細化し、性能をさらに向上させるためには、ＭＯＳ
トランジスタの構造を、短チャネル効果が抑制できるも
のにしなければならない。

【００１４】バイＣＭＯＳ素子は、ＣＭＯＳから構成さ
れているＬＳＩの一部に、バイポーラトランジスタを組
み込むことにより形成されるため、ＣＭＯＳプロセスと
の整合性が重要である。また、製造コストを抑えるため
に、バイポーラトランジスタ形成にともなう工程の増加
を極力少なくすることが重要である。このため、薄膜Ｓ
ＯＩ基板上にバイＣＭＯＳ素子を形成する場合において
は、薄膜ＳＯＩ基板上に形成するのに適した構造である
と共に、ＣＭＯＳの製造プロセスとの整合性が高い製造
プロセスによって製造できる構造とすることが、極めて
重要である。

【００１５】本発明の目的は、従来の技術の有する上記
問題を解決し、ＭＯＳトランジスタの形成プロセスとの
整合性が高い製造プロセスによって、容易に形成するこ
とのできる構造のバイＣＭＯＳ素子を提供することであ
る。

【００１６】本発明の他の目的は、トランジスタの所要
面積が小さく、高い集積密度を有するバイＣＭＯＳをＳ
ＯＩ基板に形成できる構造を有する半導体装置を提供す
ることである。

【００１７】本発明のさらに他の目的は、薄膜ＳＯＩＭ
ＯＳトランジスタの形成プロセスとの整合性のよいバイ
ポーラトランジスタ、およびその製造方法を提供するこ
とである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
の、本発明のバイＣＭＯＳの要部の構造を図１に示し
た。図２（ａ）に示した従来のバイポーラトランジスタ
では、ベース層１３ｂの上下にそれぞれエミッタ層１２
ｂ、コレクタ層１４ｂが配置されていたが、図１に示し
た本発明では、バイポーラトランジスタは、エミッタ層
１２ａ、ベース層１３ａおよびコレクタ層１４ａが、Ｓ
ＯＩの単結晶シリコン層内に、横方向に配置されてい
る。また、コレクタ層１４ａ上に半導体膜１６が形成さ
れており、半導体膜１６の上面上には絶縁膜３３が形成
され、側面上には側壁絶縁膜３４が形成されていて、こ
の絶縁膜３４の下端部はベース層１３ａに接している。

【００１９】このような横型を有するバイポーラトラン
ジスタは、図１７に示した従来の構造とやや類似した点
もあるが、後記のように、本発明では半導体膜１６から
の拡散によって、ＭＯＳトランジスタの拡散層が形成さ
れるため、半導体膜１６はＳＯＩ基板に直接接してお
り、両者の間に絶縁膜が介在する図１７に記載の構造と
は異なっている。また、本発明では、この半導体膜１６
はコレクタ引き出し層として用いられるため、半導体膜
１６の上部には高濃度の不純物がドープされている。し
かし図１７に示した構造では、コレクタは横から引出し
されているため、半導体膜１６は高濃度にドープされて
いない。

【００２０】また、図２（ｂ）に示した従来のバイＣＭ
ＯＳのＭＯＳトランジスタでは、ゲート電極１９、１
９’は、ゲート酸化膜３５上に形成された島状領域であ
るのに対し、本発明のバイＣＭＯＳのＭＯＳトランジス
タでは、図１に示したように、半導体基板にソース・ド
レインの引き出し電極である一対の第一電極１６’、１
６”が形成されており、ゲート電極１８、１８’は、こ
れら一対の第一電極１６’、１６”の間隙をそれぞれ埋
めるように断面Ｔ字型になっている。

【００２１】さらに、本発明は、ＳＯＩ層上に堆積され
た半導体膜１６が、ＭＯＳトランジスタの拡散層１７の
形成およびバイポ−ラトランジスタのコレクター電極に
用いられるという特徴を有している。

【００２２】

【作用】バイポーラトランジスタのコレクタ引出し層と
なる半導体膜１６と、ＭＯＳトランジスタのソース・ド
レインの引出しに用いられる第一電極１６’、１６”
が、１回のリソグラフィプロセスによって同時に形成さ
る。また、互いに対向する上記第一電極１６’、１６”
の間の間隔と側壁絶縁膜３４の厚さによって、ＭＯＳト
ランジスタのゲート長が決まり、上記側壁絶縁膜３４の
厚さによってバイポーラトランジスタのベース長が自己
整合的に決定される。さらに半導体膜１６の長さと側壁
絶縁膜３４の厚さの和によって、バイポーラトランジス
タのコレクタ寸法が決定され、エミッタ１２ａおよびコ
レクタ１４ａの引き出し層２０ａは、ｎ型ＭＯＳトラン
ジスタのゲート電極１８に高濃度にｎ型不純物を導入す
る際に、同時に形成される。

【００２３】従って、バイポーラトランジスタのベー
ス、エミッタおよびコレクタ領域をすべて自己整合的に
形成することができ、さらに、ＭＯＳトランジスタのゲ
ートおよびソース・ドレインを自己整合的に形成するこ
とができる。このため、ＭＯＳ形成プロセスからの工程
数の増加を最小限に抑えながら、バイポーラトランジス
タの形成をを組合せて、バイＣＭＯＳを形成することが
出来る。

【００２４】また、コレクタ層の上に積層された半導体
膜１６は、不純物がドープされて低抵抗化されているた
め、コレクタ引出し層として用いることができる。その
ため、本発明によれば、図１９に平面図を示したよう
に、コレクタ層の上面から半導体膜１６を介してコンタ
クトをとることができるので、図１８に平面図を示した
上記従来の構造のように、コンタクト引出し層２０ａを
コレクタ層の側部に設けた場合よりも所要トランジスタ
面積を小さくることができる。また、半導体膜１６が分
離領域３２上に延在しているため、コンタクトホールを
分離領域３２上に形成することもでき、トランジスタの
面積をさらに小さくすることができる。

【００２５】また、コレクタ引出し層がコレクタの上部
に設けられるため、本発明のバイポ−ラトランジスタの
電流経路（図２０（ｂ）の矢印Ａ）は、従来構造におけ
る電流経路（図２０（ａ）の矢印Ａ´）よりも、はるか
に短くなり、コレクタ抵抗が著しく低下する。

【００２６】

【実施例】〈実施例１〉本発明の第１の実施例を、図３
〜図１０を用いて説明する。まず、図３に示したよう
に、Ｓｉ基板１１上に形成された膜厚５００ｎｍの酸化
膜３１および膜厚約２００ｎｍのＳｉ膜からなるＳＯＩ
基板の、上記Ｓｉ膜の所定領域に、２×１０¹²／ｃｍの
リンイオンを加速エネルギー４０ＫｅＶで打ち込んで、
ｎ型Ｓｉ膜２６を形成し、３.５×１０¹³／ｃｍのボロ
ンを加速エネルギー１５ＫｅＶで打込んでＰウェル２７
を形成し、さらに周知の選択熱酸化法を用いて上記酸化
膜３１に接する酸化膜を形成し、分離領域３２とした。
上記ｎ型Ｓｉ膜２６の不純物濃度が、コレクタ層の不純
物濃度となる。

【００２７】次に、図４に示したように、厚さ１００ｎ
ｍポリシリコン膜２９を、周知のＣＶＤ法(Chemical Va
por Deposition法)によって全面に形成した後、ｎ型Ｓ
ｉ膜２６上方にホトレジストのマスク膜３７を形成し、
上記ポリシリコン膜２９の露出された部分に、砒素（Ａ
ｓ）イオンを濃度約１×１０²⁰／ｃｍ³程度になるよう
に加速電圧４０ＫｅＶでイオン打込みした。

【００２８】図５に示したように、上記マスク３７を除
去した後、上記Ｐウェル２７の上方にホトレジスト膜か
らなるマスク３７´を形成し、バイポーラトランジスタ
のコレクタが形成されるべき領域上の上記ポリシリコン
膜２９の露出された部分に砒素（Ａｓ）イオンを、３０
ＫｅＶで１×１０¹²／ｃｍ²および５〜１０ＫｅＶで２
×１０¹⁵／ｃｍ²それぞれ打ち込んだ。このように、イ
オンの打込みエネルギーを変えることにより、ＳＯＩ基
板との界面付近では、ｎ型Ｓｉ膜２６と不純物濃度がほ
ぼ等しくなって、コレクタ濃度に影響を与えないが、ポ
リシリコン膜２９の上部の不純物濃度が高くなり、低抵
抗になるため、コンタクト引出し層として用いることが
出来る。

【００２９】次に、マスク３７´を除去した後、ポリシ
リコン膜２９上に厚さ５０ｎｍのタングステンシリサイ
ド膜７１を周知の方法によって形成した。厚さ１００ｎ
ｍの酸化膜３３をＣＶＤ法によってその上に形成し、さ
らにホトレジストのマスク（図示せず）を用いたドライ
エッチングによって、図６に示したような形状に加工
し、半導体膜１６およびＭＯＳ型半導体トランジスタの
一対の第一電極１６´を形成した。

【００３０】図７に示したように、ホトレジストのマス
ク３７´´を形成し、エミッタ層およびベース層が形成
される領域に、加速エネルギー１５ＫｅＶ、打込み量
３.５×１０¹³／ｃｍ²という条件でボロンを打込んだ。

【００３１】次に、上記マスク３７´´を除去した後、
周知のＣＶＤ法を用いて厚さ１００ｎｍの酸化膜を形成
した後、全面異方性ドライエッチングを行なって、図８
に示したように、半導体膜１６、第一電極１６´、シリ
サイド膜７１および酸化膜３３からなる積層膜の側面上
のみに側壁絶縁膜３４として残し、他の部分からは除去
した。この側壁絶縁膜３４をの厚さによってバイポーラ
トランジスタのベース長が決定され、また、半導体膜１
６の長さと側壁絶縁膜３４の厚さの和によってコレクタ
長が決定される。さらに、一対の第一電極１６´に形成
された対向する側壁絶縁膜３４の間隔によってＭＯＳト
ランジスタのチャネル長が決定される。なお、この図８
において記号２８はボロン打込みによって形成されたＰ
型層を示している。

【００３２】基板表面を洗浄した後、酸化性雰囲気中で
８５０℃の熱処理によって、厚さ約５ｎｍのゲート酸化
膜３５を形成した。次に、厚さ約１００ｎｍのポリシリ
コン膜を全面に形成し、ホトレジストパターン（図示せ
ず）をマスクとして用いるドライエッチングを行ない、
図９に示したようにゲート電極１８を形成した。

【００３３】ベース引き出し層となる部分を、ホトレジ
スト膜からなるマスク（図示せず）で覆い、ヒ素をイオ
ン打込みして、図９に示したように、エミッタ層１２
ａ、コレクタ引き出し層２０ａおよびｎ型ＭＯＳトラン
ジスタのゲート電極１８を同時に低抵抗化した。この際
のヒ素の濃度は５〜１０×１０¹⁹／ｃｍ³程度になるよ
うに調整した。

【００３４】最後に熱処理を行なって、一対の第一電極
１６’からＳＯＩ基板に不純物を拡散させて、ソース・
ドレイン層１７を形成し、図１０に示した半導体装置を
形成した。この際の熱処理の温度と時間は、ソース・ド
レイン層１７の底面が図１０に示したように下地酸化膜
３１に接するように、設定した。こうすることによりソ
ース・ドレイン層１７の接合容量は大幅に低減される。

【００３５】本実施例では、説明を簡単にして理解を容
易にするために、ＰチャネルＭＯＳの形成は記載を省略
したが、ｎ型のＳＯＩ基板を用いてＰチャネルＭＯＳを
作ることができる。

【００３６】〈実施例２〉実施例１と同様に、膜厚５０
０ｎｍの下地酸化膜３１および膜厚約２００ｎｍのＳｉ
層が、Ｓｉ基板１１上に積層して形成されているＳＯＩ
基板に、ｎ型Ｓｉ層２６、Ｐウェル２７および素子分離
領域３２を形成し、さらに、厚さ１００ｎｍの多結晶シ
リコン膜２９を周知のＣＶＤ法によって全面に形成した
後、ホトレジスト膜３７をマスクにして、Ａｓを濃度約
１×１０²⁰／ｃｍ³程度になるようにイオン打込みし
て、図５に示す構造を形成した。

【００３７】上記ホトレジスト膜３７を除去した後、上
記多結晶シリコン膜２９上に、厚さ１００ｎｍの酸化シ
リコン膜をＣＶＤ法によって堆積した後、ホトレジスト
膜からなるマスク（図示せず）を用いたドライエッチン
グを行なって、図１１に示したように、バイポーラ素子
のエミッタ引き出し電極２１ｃ、コレクタ引き出し電極
２０ｃおよびＭＯＳ型半導体素子の一対の第一電極１
６’を形成した。

【００３８】厚さ１００ｎｍの酸化シリコン膜をＣＶＤ
法によって全面に形成した後、全面異方性ドライエッチ
ングを行ない、上記エミッタ引き出し電極２１ｃ、コレ
クタ引き出し電極２０ｃおよび一対の第一電極１６’の
側部上のみに、上記酸化シリコン膜をそれぞれ残し、他
の部分からは除去して、図１２に示したように、側壁絶
縁膜３４を形成した。

【００３９】コレクタ引き出し電極２０ｃの側部上に形
成された側壁絶縁膜３４の厚さによって、バイポーラ素
子のベース長が決定され、また、エミッタ引き出し電極
２１ｃの幅と側壁絶縁膜３４の厚さの和によってエミッ
タ長が、コレクタ引き出し電極２０ｃの幅と側壁絶縁膜
３４の厚さの和によってコレクタ長が、それぞれ決定さ
れる。さらに、一対の第一電極１６´の側部上に形成さ
れた互いに対向する側壁絶縁膜３４の間隔によって、Ｍ
ＯＳ素子のチャネル長が決定される。

【００４０】基板表面を洗浄した後、酸化性雰囲気中で
８５０℃の熱処理を行なって、厚さ約５ｎｍのゲート酸
化シリコン膜３５および酸化シリコン膜３５’を形成
し、さらに図１３に示したように、ＭＯＳ素子が形成さ
れる領域をホトレジスト膜３７で覆い、エミッタ引き出
し電極２１ｃとコレクタ引き出し電極２０ｃの間隙を通
して、Ｂイオンを基板に垂直に打込んで、ベース層１３
ｃを形成した。次に、基板表面に対して４５°の角度で
砒素（Ａｓ）イオンを、濃度が５〜１０×１０¹⁹／ｃｍ
³程度になるように打ち込んで、エミッタ引き出し電極
２１ｃの側部上に形成されている側壁絶縁膜３４の下の
領域のみに、エミッタ層の一部となるｎ型不純物層１２
ｃを形成した。その後、異方性ドライエッチングを行な
って、酸化シリコン膜３５’をＳｉ基板が露出するまで
エッチングして除去した。

【００４１】上記ホトレジスト膜３７を除去した後、厚
さ約１００ｎｍの多結晶シリコン膜を形成し、ホトレジ
スト膜からなるマスク（図示せず）を用いたドライエッ
チンによって不要部分を除去して、図１４に示したよ
に、バイポーラ素子のベース引出し電極２２ｃおよびＭ
ＯＳ素子のゲート電極１８を形成した。次に、ホトレジ
スト膜をマスクに用いたイオン打込みによって、バイポ
ーラ素子のベース引き出し電極２２ｃにボロンイオン
を、ゲート電極１８にＡｓイオンを、それぞれドープし
た。不純物濃度は、それぞれ５〜１０×１０¹⁹／ｃｍ³
程度とした。

【００４２】最後に、熱処理を行なって、一対の第一電
極１６’、ベース引出し電極、エミッタ引き出し電極２
１ｃおよびコレクタ引き出し電極２０ｃから、ＳＯＩ基
板にそれぞれ不純物を拡散させて、ソース・ドレイン層
１７、エミッタ層１２ｃおよびコレクタ引き出し層２０
ｃを形成し、図１５に示した構造を有する半導体装置を
形成した。この際の熱処理の温度および時間は、図１５
に示したように、ソース・ドレイン層１７の底面が下地
酸化シリコン膜３１に接し、さらに、コレクタ引き出し
層２０ｃとベース層１３ｃが接触しないように調節す
る。このとき、ベース引き出し電極２２ｃから横方向の
不純物拡散が、上記側壁絶縁膜３４によって防止される
ので、ベース層１３ｃとコレクタ引き出し層２０ｃの間
に短絡が生ずる恐れはない。

【００４３】本実施例によれば、製造工程数が大幅に減
少して製造が従来よりはるかに容易になり、しかも、ソ
ース・ドレイン層の接合容量が大幅に低下して、動作速
度が極めて大きいバイＣＭＯＳが得られた。

【００４４】

【発明の効果】本発明によれば、バイポーラ素子とＭＯ
Ｓ素子をともに薄膜ＳＯＩ基板上に作成できる。さら
に、両者の導電層、例えば積み上げ型の拡散層とエミッ
タ取りだし層を共通化し、異なる領域への同一導電型不
純物の導入を、同時に行うことができるので、バイＣＭ
ＯＳの製造工程は、従来より大幅に低減できる。さら
に、薄膜ＳＯＩ基板を用いることで、ＭＯＳ素子の寄生
容量が大幅に低減し、バイＣＭＯＳの大幅な性能向上が
達成された。また、コレクタ引出し層がコレクタの上面
に設けられているので、素子面積は縮小されて、コレク
タ抵抗も著しく低下した。

【図面の簡単な説明】

【図１】本発明の半導体装置の要部の構造を示す断面
図。

【図２】従来の半導体装置の構造を示す断面図。

【図３】実施例１を説明するための工程図。

【図４】実施例１を説明するための工程図。

【図５】実施例１を説明するための工程図。

【図６】実施例１を説明するための工程図。

【図７】実施例１を説明するための工程図。

【図８】実施例１を説明するための工程図。

【図９】実施例１を説明するための工程図。

【図１０】実施例１において形成された半導体装置の要
部の構造を示す断面図。

【図１１】実施例２を説明するための工程図。

【図１２】実施例２を説明するための工程図。

【図１３】実施例２を説明するための工程図。

【図１４】実施例２を説明するための工程図。

【図１５】実施例２において形成された半導体装置の要
部の構造を示す断面図。

【図１６】バイＣＭＯＳを用いたインバータ回路を示す
図。

【図１７】従来の半導体装置の構造を示す断面図。

【図１８】従来の半導体装置における平面配置を示す
図。

【図１９】本発明の半導体装置における平面配置を示す
図。

【図２０】従来および本発明の半導体装置における電流
経路を示す図。

【符号の説明】

１０……ｐ型半導体基板、１１……Ｓｉ基
板、１２ａ，ｂ，ｃ，ｃ’……エミッタ層、１３ａ，
ｂ，ｃ……ベース層、１４ａ，ｂ、ｃ……コレクタ層、
１５……ｎ型埋込層、１６……半導体膜、
１６’……ｎ型第一電極、１６”……ｐ型
第一電極、１７……ｎ型ソース・ドレイン
層、３１……下地酸化シリコン膜、１７’……
ｐ型ソース・ドレイン層、３２……素子分離領域、
１８，１８’……ゲート電極、３３……酸化
シリコン膜、１９、１９’……ゲート電
極、３４……側壁酸化シリコン膜、２０、２０
ｃ……コレクタ引き出し層、３５……ゲート酸化シリコ
ン膜、２１ｂ，ｃ……エミッタ引き出し電極、３
５’……酸化シリコン膜、２２ａ，ｂ、ｃ…
…ベース引き出し電極、３６……分離絶縁膜、
２３……外部ベース、３７……ホトレジスト
膜、２４……ｎ型ウェル、７１……タング
ステンシリサイド膜、２５、２７……ｐ型ウェル、２
６……ｎ型Ｓｉ層、２８……ｐ型領
域、２９……多結晶シリコン膜。

Claims

【特許請求の範囲】

【請求項１】絶縁膜と、当該絶縁膜上に積層して形成さ
れた単結晶半導体膜と、当該単結晶半導体膜を複数の領
域に互いに分離する分離用絶縁膜と、当該分離用絶縁膜
によって規定された第１導電型を有する第１の領域内
に、所定の間隔を介して互いに対向して配置された上記
第１導電型とは逆の第２導電型を有するソース領域およ
びドレイン領域と、当該ソース領域とドレイン領域の間
の上記単結晶半導体膜上にゲート絶縁膜を介して形成さ
れたゲート電極と、上記ソース領域とドレイン領域の上
面にそれぞれ接続された低抵抗の半導体膜と、当該半導
体膜と上記ゲート電極の間に介在し、上記ソース領域と
ドレイン領域の上面にそれぞれ接する側壁絶縁膜を少な
くとも具備したことを特徴とする半導体装置。
【請求項２】上記分離用絶縁膜によって規定された、上
記第１の領域とは異なる第２の領域内に形成されたベー
スと、当該ベースの横方向の一方の側および当該一方の
側とは反対の側の上記第２の領域内にそれぞれ形成され
た、上記ベースとは逆の導電型を有するエミッタおよび
コレクタと、当該コレクタの上面に接して形成された低
抵抗の半導体膜と、当該半導体膜の側部上に形成され上
記ベースの上端部に接する側壁絶縁膜をさらに具備した
ことを特徴とする請求項１記載の半導体装置。
【請求項３】上記分離用絶縁膜によって規定された上記
第２導電型を有する第３の領域内に、所定の間隔を介し
て互いに対向して配置された上記第１導電型を有するソ
ース領域およびドレイン領域と、当該ソース領域とドレ
イン領域の間の上記単結晶半導体膜上にゲート絶縁膜を
介して形成されたゲート電極と、上記ソース領域とドレ
イン領域の上面に接続された低抵抗の半導体膜と、当該
半導体膜の側部と上記ゲート電極の間に介在し、上記ソ
ース領域およびドレイン領域の上面にそれぞれ接する側
壁絶縁膜をさらに具備したことを特徴とする請求項１若
しくは２記載の半導体装置。
【請求項４】上記半導体膜は、上記ソース領域、ドレイ
ン領域およびコレクタとそれぞれ同じ導電型を有し、上
記分離用絶縁膜上に延在していることをている特徴とす
る請求項１若しくは２に記載の半導体装置。
【請求項５】上記ソース領域とドレイン領域、およびコ
レクタにそれぞれ接続された上記半導体膜は、同一の半
導体膜からなることを特徴とする請求項１、２若しくは
４のいずれかに記載の半導体装置。
【請求項６】上記半導体膜は、多結晶シリコンの単層膜
若しくは多結晶シリコン膜と金属シリサイド膜の積層膜
であることを特徴とする請求項１から５のいずれかに記
載の半導体装置。
【請求項７】絶縁膜上に積層して形成されてある単結晶
シリコン膜に、分離用絶縁膜によって互いに分離され
た、ＭＯＳトランジスタが形成されるべき第１導電型を
有する第１の領域と、バイポーラトランジスタが形成さ
れるべき上記第１導電型とは逆の第２導電型を有する第
２の領域を形成する工程と、多結晶シリコン膜を全面に
形成する工程と、上記第２導電型を有する不純物を上記
多結晶シリコン膜にドープする工程と、当該多結晶シリ
コン膜上に絶縁膜を形成した後、当該多結晶シリコン膜
と絶縁膜をエッチして開口部を形成する工程と、上記第
２の領域の露出された部分に上記第１導電型を有する不
純物をドープする工程と、上記多結晶シリコン膜の側部
上に側壁絶縁膜を形成した後、上記第２の領域の露出さ
れた部分に上記第２導電型を有する不純物をドープする
工程と、上記多結晶シリコン膜の側部上に側壁絶縁膜を
形成する工程と、上記第１の領域の露出された表面に薄
い絶縁膜を形成する工程と、加熱して上記多結晶シリコ
ン膜内に含まれる上記第２導電型を有する不純物を、上
記第１の領域内に拡散して、ＭＯＳトランジスタのソー
スとドレインを形成する工程を含むことを特徴とする半
導体装置の製造方法。
【請求項８】上記多結晶シリコン膜に不純物をドープす
る工程は、イオン打込みによって行なわれ、上記第１の
領域上の上記多結晶シリコン膜に対するイオン打込み
は、上記第２の領域上の上記多結晶シリコン膜に対する
イオン打込みよりも、高いドーズ量で行なわれることを
特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】上記第２の領域上の上記多結晶シリコン膜
に対するイオン打込みの加速弾圧とドーズ量は、３０Ｋ
ｅＶで２×１０¹⁵／ｃｍ²および５〜１０ＫｅＶで１×
１０¹ ²／ｃｍ²であることを特徴とする請求項８に記載
の半導体装置の製造方法。
【請求項１０】上記イオン打込みは、ヒ素を打込む工程
であることを特徴とする請求項８若しくは９に記載の半
導体装置の製造方法。
【請求項１１】上記多結晶シリコン膜上に上記絶縁膜を
形成する工程は、上記多結晶シリコン膜上に金属シリサ
イド膜を形成した後に行なわれることを特徴とする請求
項７から１０のいずれかに記載の半導体装置の製造方
法。
【請求項１２】上記側壁絶縁膜を形成する工程は、絶縁
膜を全面に形成した後、全面異方性エッチングを行なっ
て、上記絶縁膜を上記多結晶シリコン膜の側部上のみに
残すことによって行なわれることを特徴とする請求項７
から１１のいずれかに記載の半導体装置の製造方法。