JPH0521726A - ＢｉＣＭＯＳ装置及びその製造方法 - Google Patents

ＢｉＣＭＯＳ装置及びその製造方法

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JPH0521726A
JPH0521726A JP3309174A JP30917491A JPH0521726A JP H0521726 A JPH0521726 A JP H0521726A JP 3309174 A JP3309174 A JP 3309174A JP 30917491 A JP30917491 A JP 30917491A JP H0521726 A JPH0521726 A JP H0521726A
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polycrystalline silicon
forming
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Myung S Kim
ミユン−スン キム、
Jong G Kim
ジヨン−グーク キム、
Hyun S Kim
ヒユン−スー キム、
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Samsung Electronics Co Ltd
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    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Abstract

(57)【要約】 【目的】 この発明は、高速動作ならびに高集積化を達
成し得るＢｉＣＭＯＳ装置及びその製造方法を提供する
ことを目的とする。 【構成】 この発明は、ＰチャネルＭＯＳトランジスタ
ＰＭとＮチャネルＭＯＳトランジスタＮＭのゲートを、
不純物を含まない第１多結晶シリコン層３３と不純物を
高濃度に含む第２多結晶シリコン層４１を積層して形成
し、ＰＮＰ及びＮＰＮバイポーラトランジスタのエミッ
タ領域を自己整合的に形成して構成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタ（Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とＣＭ
ＯＳトランジスタを同一なチップ上に形成したＢｉＣＭ
ＯＳ装置及びその製造方法に関し、特にＣＭＯＳトラン
ジスタのゲートが二重の多結晶シリコンからなり、バイ
ポーラトランジスタを自己整合させたことにより高性能
化及び高集積化が達成されるＢｉＣＭＯＳ装置及びその
製造方法に関する。
【０００２】
【従来の技術】最近、半導体集積回路は高速動作及び高
集積化の傾向にあるので、互いに異なる機能あるいは互
いに異なる駆動電圧を持つ半導体素子を同一なチップ上
で形成して、多様な機能を持つ半導体装置が開発されて
いる。
【０００３】その中で、集積度が高く消費電力が小さな
ＣＭＯＳトランジスタと動作速度が速く高負荷駆動能力
が大きなバイポーラトランジスタを同一なチップ上に形
成したＢｉＣＭＯＳ装置がある。ＢｉＣＭＯＳ装置はＣ
ＭＯＳトランジスタを内部論理回路で、バイポーラトラ
ンジスタを周辺回路で利用して低消費電力、高集積度及
び高速動作等の特性を持つので利用度がしだいに増大さ
れている。
【０００４】従来のＢｉＣＭＯＳ装置は、１９９０年に
発行された文献「ＩＥＥＥ ＢＣＴＭ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｄｉｇｅｓｔ Ｐ７８〜Ｐ８１」に記載された
ものがあり、縦形のＰＮＰバイポーラトランジスタはベ
ースの幅が狭いので駆動能力に優れ、動作速度を速くす
るためにエピ層を薄く形成されているので動作電圧が低
かった。
【０００５】しかし、ＮＰＮ及びＰＮＰバイポーラトラ
ンジスタのベース領域にエミッタ領域を非自己整合方法
により形成しているので集積度が低くなるという問題点
があった。また、従来の他のＢｉＣＭＯＳ装置は、１９
９０年に発行された文献「ＩＥＥＥ ＢＣＴＭ Ｃｏｎ
ｆｅｒｅｎｃｅ Ｄｉｇｅｓｔ Ｐ８２〜Ｐ８５」に記
載されたものがあり、電流利得が高いがＮＰＮ及びＰＮ
Ｐバイポーラトランジスタが横方向に形成されているの
で、電流制御能力と動作速度が遅いという問題点があっ
た。
【０００６】
【発明が解決しようとする課題】従って、この発明の目
的は、高速動作及び高集積の特性を持つＢｉＣＭＯＳ装
置を提供することにある。この発明の他の目的は、上記
のようなＢｉＣＭＯＳ装置の製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、第１導電形の半導体基板の第１部分
に形成された第１導電形の第２及び第６領域と、上記第
６領域にチャネル領域により分離されて形成された第２
導電形のソース及びドレイン領域と、上記チャネル領域
の上部にゲート酸化膜を介して形成され第１及び第２多
結晶シリコン層と第１金属シリサイド層が積層されてな
るゲートと、上記ソース及びドレイン領域の上部に形成
された金属電極とからなる第１ＭＯＳトランジスタと、
上記第１導電形の半導体基板の第２部分に形成された第
２導電形の第３及び第７領域の上部に形成されて、上記
第２導電形ＭＯＳトランジスタとソース及びドレインの
導電形だけ異なり同一な構造からなる第２ＭＯＳトラン
ジスタと、上記半導体基板の第３部分に形成された第１
導電形の第４及び第８領域と、上記第８領域の所定部分
に形成されたフィールド酸化膜と、上記フィールド酸化
膜の一方側に上記第４領域と接合されるように形成され
た第１導電形のコレクタ領域と、上記フィールド酸化膜
の他方側に形成された第２導電形の真性ベース領域と、
上記真性ベース領域の両側に形成された第２導電形の外
部ベース領域と、上記外部ベース領域間に形成された第
１導電形のエミッタ領域と、上記外部ベース領域の上部
に第２多結晶シリコン層と第１金属シリサイド層で形成
されたベース電極と、上記エミッタ領域及びコレクタ領
域の上部に第３多結晶シリコン層及び第２金属シリサイ
ド層で各々形成されたエミッタ電極及びコレクタ電極
と、上記エミッタ領域及びベース領域及びコレクタ電極
の上部に形成されたエミッタ電極とからなる縦形の第１
バイポーラトランジスタと、上記半導体基板の第４部分
に形成された第２導電形の第５及び第９領域に形成され
る各々の領域が上記縦形の第１バイポーラトランジスタ
の各々の領域と反対の導電形であり、第２多結晶シリコ
ン層と第１金属シリサイド層が積層されて各々形成され
たエミッタ電極及びコレクタ電極と、第３多結晶シリコ
ン層と第２金属シリサイド層で形成されたベース電極
と、上記エミッタ電極、コレクタ電極及びベース電極の
上部に形成された金属電極とからなる第２バイポーラト
ランジスタとを備えて構成される。
【０００８】上記の他の目的を達成するために、この発
明は、第１導電形の半導体基板に第１導電形の第２及び
第４領域と第２導電形の第３及び第５領域を形成する第
１工程と、上記半導体基板上にエピタキシャル層を形成
する第２工程と、上記エピタキシャル層に第１導電形の
第６及び第８領域と第２導電形の第７及び第９領域を形
成する第３工程と、上記第６，第７，第８及び第９領域
間にフィールド酸化膜及びチャネルストッパーを形成す
るとともに、第８及び第９領域間の所定部分にフィール
ド酸化膜を形成する第４工程と、上記第８及び第９領域
上部のフィールド酸化膜の一方側に上記第４及び第５領
域と接合されるように第１及び第２導電形のコレクタ領
域を形成する第５工程と、上述の構造の全表面にゲート
酸化膜及び第１多結晶シリコン層を順に積層形成する第
６工程と、上記第８及び第９領域上部のフィールド酸化
膜の他方側に第２及び第１導電形の真性ベース領域を形
成する第７工程と、上記第８及び第９領域上部のゲート
酸化膜及び第１多結晶シリコン層を除去する第８工程
と、上述の構造の全表面に第２多結晶シリコン層、第１
金属シリサイド層及び第１層間絶縁膜層を形成した後、
フォトリソグラフィ方法により第１及び第２ＭＯＳトラ
ンジスタのゲートと第１バイポーラトランジスタのベー
ス電極と第２バイポーラトランジスタのエミッタ及びコ
レクタ電極を形成する第９工程と、上記第６領域に第１
ＭＯＳトランジスタのソース及びドレイン領域を形成す
るための第１導電形不純物と第７領域に第２ＭＯＳトラ
ンジスタのソース及びドレイン領域を形成するための第
１導電形不純物を各々注入する第１０工程と、上記第１
及び第２ＭＯＳトランジスタの上部に第１層間絶縁膜を
形成する第１１工程と、第３多結晶シリコン層と第２金
属シリサイド層を用いて第１バイポーラトランジスタの
エミッタ電極及びコレクタ電極と第２バイポーラトラン
ジスタのベース電極を各々形成する第１２工程と、上記
第６及び第７領域に各々イオン注入された第２及び第１
導電形の不純物を拡散させて第１及び第２ＭＯＳトラン
ジスタのソース及びドレイン領域を形成するとともに第
１及び第２バイポーラトランジスタのエミッタ領域及び
外部ベース領域を形成する第１３工程と、上述の構造の
全表面に第３層間絶縁膜を塗布した後接触孔を形成して
金属電極を形成する第１４工程とを備えている。
【０００９】
【実施例】以下、添付した図面を参照してこの発明を詳
細に説明する。
【００１０】図１はこの発明の一実施例によるＢｉＣＭ
ＯＳ装置の断面図であり、この実施例のＢｉＣＭＯＳ装
置は、Ｎ及びＰＭＯＳトランジスタで成ったＣＭＯＳ
と、ＮＰＮ及び縦形ＰＮＰバイポーラトランジスタとで
構成されたことを示している。
【００１１】図１において、上記Ｎ及びＰＭＯＳトラン
ジタが形成される領域をＮ及びＰＭＯＳトランジスタ領
域ＮＭ，ＰＭとし、ＮＰＮ及び縦形ＰＮＰバイポーラト
ランジスタが形成される領域をＮＰＮ及び縦形ＰＮＰバ
イポーラトランジスタ領域ＮＢ，ＰＢとする。
【００１２】Ｐ形の半導体基板１表面のＮ及びＰＭＯＳ
トランジスタ領域ＮＭ，ＰＭとＰＮＰ及びＮＰＮバイポ
ーラトランジスタ領域ＰＢ，ＮＢには、不純物が高濃度
にドーピングされた第２，第３，第４及び第５領域３，
５，７，９が形成されている。上記第２領域３はＰ形の
埋込み層、上記第３領域５はＮ形の埋込み層でＮ及びＰ
ＭＯＳトランジスタのラッチアップを防止し、第４及び
第５領域７，９は縦形ＰＮＰ及びＮＰＮバイポーラトラ
ンジスタの埋込み層に利用される。かつ、上記第４領域
７を島状に形成し、上記半導体基板１と電気的に分離す
るためのＮ形の第１領域２が形成されている。
【００１３】上記第２，第３，第４及び第５領域３，
５，７，９上部のエピ層に形成され、この領域３，５，
７，９と同一な導電形である第６，第７，第８及び第９
領域１３，１５，１７，１９が形成されている。そし
て、上記第６，第７，第８およ第９領域１３，１５，１
７，１９の間には、チャネルストッパ２１が形成されて
おり、このチャネルストッパ２１の上部には各素子を電
気的に分離するためのフィールド酸化膜２３が形成され
ている。
【００１４】上記第６領域１３内のＮＭＯＳトランジス
タのソース及びドレイン領域７５の表面には、ソース及
びドレイン電極に利用される金属電極９５が形成されて
いる。上記ソース及びドレイン領域７５間の表面には、
ゲート酸化膜３１を介して第１及び第２多結晶シリコン
層３３，３９と第１金属シリサイド層４１からなるゲー
ト４５が形成されている。上記第１多結晶シリコン層３
３は３００〜６００Å程度に薄く形成されて、第２多結
晶シリコン層３９に注入された不純物がチャネル領域へ
拡散されてスレッショルド電圧の特性が変化することが
防止されており、上記金属シリサイド層４１は１０００
〜２０００Å程度の厚さのＷＳｉ2 あるいはＴｉＳｉ2
等からなり、ゲート４５の導電状態が良好となるように
形成されている。
【００１５】上記ゲート４７の側辺には、酸化膜からな
るサイド壁５９が形成されており、その上部には第１層
間絶縁膜４３が形成されている。また、上記金属電極９
５を除いた部分に第３層間絶縁膜９３が形成されてい
る。さらに、上記第７領域１５上には、ＰＭＯＳトラン
ジスタが形成されている。上記ＰＭＯＳトランジスタは
ソース及びドレイン領域７７に注入された不純物以外は
上記ＮＭＯＳトランジスタと同一とする。
【００１６】そして、上記第８領域１７の表面にはＮ形
の不純物がドーピングされた縦形ＰＮＰバイポーラトラ
ンジスタの真性ベース領域が形成されており、この真性
ベース領域３５からフィールド酸化膜２３により分離さ
れて、Ｐ形不純物が高濃度にドーピングされたコレクタ
領域２７が形成されている。また、コレクタ領域２７の
内部表面には、接触抵抗を減少させるための高濃度のコ
レクタ接触領域８３が形成されている。さらに、上記ベ
ース領域３５の両側にはＮ形不純物が高濃度にドーピン
グされた外部ベース領域７９が形成されており、この外
部ベース領域７９の上部には、第２多結晶シリコン層３
９と第１金属シリサイド層４１からなるベース電極４９
が形成されている。
【００１７】上記ベース電極４９の側壁及び上部には、
サイド壁５９と第１層絶縁膜４３が形成されており、エ
ミッタ電極８７の下部には、Ｐ形不純物が高濃度にドー
ピングされて自己整合されたエミッタ領域８１が形成さ
れている。そして、第９領域１９の表面には、ＮＰＮバ
イポーラトランジスタの真性ベース領域３７、エミッタ
領域８７及びコレクタ領域２９と外部ベース領域８５及
びコレクタ接触領域９０が形成されている。
【００１８】上記エミッタ領域８９の上部には、第２多
結晶シリコン層３９と第１金属シリサイド層４１からな
るエミッタ電極５１が形成されており、このエミッタ電
極５１の上部には、上記外部ベース領域８５と接触され
て、サイド壁５９及び第１層間絶縁膜４３により電気的
で分離されるベース電極９１が形成されている。上記ベ
ース電極９１は第２多結晶シリコン層７１と第２金属シ
リサイド層７３で形成されており、上記エミッタ領域８
７と外部ベース領域８５はこのエミッタ電極５１とベー
ス電極９１に自己整合されて形成されている。
【００１９】上記コレクタ領域２９の上部には、第２多
結晶シリコン層３９及び第１金属シリサイド層４１から
なるコレクタ電極５３が形成されている。
【００２０】図２乃至図９は、図１に示す装置を得るた
めの製造工程を示す断面図である。
【００２１】図２を参照すると、結晶面が｛１００｝で
あり、２〜２０Ω・ｃｍ程度のＰ形半導体基板１の所定
部分にＮ形の第１領域２を形成した後、通常のツィンウ
ェルの形成方法によりＰ形の不純物が高濃度にドーピン
グされた第２及び第４領域３，７と、Ｎ形の不純物が高
濃度にドーピングされた第３及び第５領域５，９を形成
する。上記から第４領域７を第１領域２により島状に分
離形成し、上記半導体基板１から分離するように形成さ
れる。次に、上記第２，第３，第４及び第５領域３，
５，７，９の上部に１〜２μｍ程度の厚さの不純物がド
ーピングされないエピタキシャル層１１を形成する。
【００２２】図３を参照すると、上記エピタキシャル層
１１に上記第２，第３，第４及び第５領域３，５，７，
９と同一な方法によりＰ形の不純物が低濃度にドーピン
グされた第６及び第８領域１３，１７と、Ｎ形の不純物
が低濃度にドーピングされた第７及び第９領域１５，１
９を形成する。次に、上記第６，第７，第８及び第９領
域１３，１５，１７，１９の間に素子を分離するための
フィールド酸化膜２３とチャネルストッパー２１を形成
する。この時に、上記第８及び第９領域１７，１９の所
定部分にもフィールド酸化膜２３が形成される。
【００２３】図４を参照すると、上述の構造の全表面に
４００〜６００Å程度の厚さの犠牲酸化膜２５を形成す
る。次に、上記第８及び第９領域１７，１９の所定部分
に、縦形ＰＮＰバイポートランジスタ及びＮＰＮバイポ
ーラトランジスタのコレクタ領域２７，２９を形成す
る。上記コレクタ領域２７，２９は２回のフォトマスキ
ング及び２回のイオン注入後熱処理して形成する。即
ち、上記縦形ＰＮＰバイポーラトランジスタ及びＮＰＮ
バイポーラトランジスタのコレクタ領域２７，２９は、
犠牲酸化膜２５の上部に感光膜を塗布し通常の写真工程
により上記第８領域１７上の犠牲酸化膜２５の所定部分
を露出させ、Ｐ形の不純物をイオン注入した後感光膜を
除去し、再び第９領域２９の所定部分に上記のような工
程によりＮ形不純物をイオン注入した後、熱処理して形
成する。上記から縦形ＰＮＰ及びＮＰＮバイポーラトラ
ンジスタのコレクタ２７，２９を形成するために、硼素
等のＰ形不純物と燐等のＮ形不純物を１４０ＫｅＶ程度
のエネルギーで５Ｅ１４〜２Ｅ１５ｉｏｎｓ／ｃｍ2 程
度のドーズ量で各々イオン注入する。この時、イオン注
入の順序が変えられても差し支えない。
【００２４】図５を参照すると、上記犠牲酸化膜２５を
除去した後、再び１５０〜３００Å程度の厚さのゲート
酸化膜３１と３００〜６００Å程度の厚さの第１多結晶
シリコン層３３を順に形成する。次に、上記第１多結晶
シリコン層３３の全表面に、Ｎ及びＰＭＯＳトランジス
タのスレッショルド電圧を調整するために、硼素等のＰ
形不純物を３０ＫｅＶ程度のエネルギーで１Ｅ１１〜１
Ｅ１３ｉｏｎｓ／ｃｍ2 程度のドーズ量でイオン注入す
る。続けて、上記第８及び第９領域１７，１９に２回の
フォトマスキング及び２回のイオン注入後熱処理して、
縦形ＰＮＰ及びＮＰＮバイポーラトランジスタの真性ベ
ース領域３５，３７を形成する。上記縦形ＰＮＰトラン
ジスタの真性ベース領域３５は、燐等のＮ形不純物を６
０ＫｅＶ〜１００ＫｅＶ程度のエネルギー及び５Ｅ１３
〜５Ｅ１４ｉｏｎｓ／ｃｍ2 程度のドーズ量で、ＮＰＮ
バイポーラトランジスタの真性ベース領域３７は、硼素
等のＰ形不純物を４０〜１００ＫｅＶ程度のエネルギー
及び１Ｅ１４〜５Ｅ１４ｉｏｎ／ｃｍ2 程度のドーズ量
で各々イオン注入して形成する。上記において、２回の
イオン注入工程の順序は、どちらが先であってもかまわ
ない。
【００２５】図６を参照すると、上記縦形ＰＮＰ及びＮ
ＰＮバイポーラトランジスタ領域ＰＢ，ＮＢの第１多結
晶シリコン層３３及びゲート酸化膜３１を除去する。次
に、上記全表面に２０００〜４０００Å程度の第２多結
晶シリコン層３９を堆積形成したのち、アゼニック（Ａ
ｓｅｎｉｃ）等のＮ形不純物を６Ｅ１５〜１Ｅ１６ｉｏ
ｎｓ／ｃｍ2 程度のドーズ量でイオン注入する。続け
て、上記第２多結晶シリコン層３９の全表面に通常のＣ
ＶＤ（ＣｈｅｍｉｃａｌＶｏｐｏｒ Ｄｅｐｏｓｉｏ
ｎ）方法で、１０００〜３０００Å程度の厚さの第１金
属シリサイド層４１及び２０００〜４０００Å程度の厚
さの第１層間絶縁層４３を順に形成する。上記第１金属
シリサイド層４１は、ＷＳｉ2 あるいはＴｉＳｉ2 等の
金属シリサイドで形成され、その後に形成される金属電
極との接触抵抗を減少するようになる。また、上記第１
層間絶縁層４３はＳｉＯ2 あるいはＳｉ2 Ｎ4 等からな
る。次に、通常のフォトリソグラフィ方法によりＮ及び
ＰＭＯＳトランジスタのゲート電極４５，４７と、縦形
ＰＮＰトランジスタのベース電極４９と、ＮＰＮトラン
ジスタのエミッタ及びコレクタ電極５１，５３を同時に
形成する。
【００２６】図７を参照すると、上記第６及び第７領域
１３，１５に、２回のフォトマスキング工程と２回のイ
オン注入工程によりＮ及びＰＭＯＳトランジスタをＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に
形成するために、燐等のＮ形不純物と硼素等のＰ形不純
物を低濃度に注入して、第１及び第２イオン注入領域５
５，５７を形成する。次に、上述の構造の全表面に通常
のＣＶＤ方法により３０００〜６０００Å程度の厚さに
酸化膜を堆積した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）方法により上記電極４５，４７，
４９，５１，５３の両側にサイド壁５９を形成する。続
けて、感光膜をマスクとして第６領域１３にＡｓ等のＮ
形不純物を６０ＫｅＶ程度のエネルギー及び３Ｅ１５〜
７Ｅ１５ｉｏｎｓ／ｃｍ2 程度のドーズ量で注入して、
第３イオン注入領域６１を形成する。次に、上記方法と
同一な方法により、第７領域１５にＢＦ2 等のＰ形不純
物を６０ＫｅＶ程度のエネルギー及び１Ｅ１５〜７Ｅ１
５ｉｏｎｓ／ｃｍ2 程度のドーズ量で第４イオン注入領
域６３を形成する。この時、上記縦形ＰＮＰトランジス
タのコレクタ領域２７とＮＰＮトランジスタの真性ベー
ス領域３７にＰ形の第５及び第６イオン注入領域６５，
６７が形成される。
【００２７】図８を参照すると、上述の構造の全表面
に、通常のＣＶＤ方法によりＳｉＯ2 あるいはＳｉ3 Ｎ
4 等を１０００〜２０００Å程度の厚さに堆積して第２
層間絶縁層６９を形成する。次に、フォトリソグラフィ
方法により縦形ＰＮＰ及びＮＰＮトランジスタ領域Ｐ
Ｂ，ＮＢ表面の第２層間絶縁層６９を除去する。続け
て、上述の構造の全表面に、２０００〜４０００Å程度
の厚さの第３多結晶シリコン７１と１０００〜２０００
Å程度の厚さの第２金属シリサイド層７３を順に形成す
る。その後、第３多結晶シリコン層７１を形成した後Ｂ
Ｆ2 や硼素等のＰ形不純物を１Ｅ１５〜５Ｅ１５ｉｏｎ
ｓ／ｃｍ2 程度にイオン注入する。また、上記第２金属
シリサイド層７３は第１金属シリサイド層４１と同様な
物質で形成する。次に、通常の高温燐なまし工程により
上記第１〜第６イオン注入領域５５〜５７，６１，６
３，６７の不純物を拡散させ、ＮＭＯＳトランジスタの
ソース及びドレイン領域７５、ＰＭＯＳトランジスタの
ソース及びドレイン領域７７、縦形ＰＮＰトランジスタ
のコレクタ接触領域８３及びＮＰＮトランジスタの外部
ベース領域８５を形成する。この時、上記第２多結晶シ
リコン層４５に含まれた不純物が拡散されて、縦形ＰＮ
Ｐトランジスタの外部ベース領域７９とＮＰＮトランジ
スタのエミッタ領域８８及びコレクタ接触領域９０が自
己整合されて形成され、また、第３多結晶シリコン層７
１に含まれた不純物の拡散により縦形ＰＮＰトランジス
タのベース接触領域８１が自己整合されて形成される。
また、上記Ｎ及びＰＭＯＳトランジスタはＬＤＤ構造で
形成される。次に、通常のリソグラフィ方法により縦形
ＰＮＰトランジスタのエミッタ電極８７及びコレクタ電
極８９とＮＰＮトランジスタのベース電極９１を形成す
る。
【００２８】図９を参照すると、上述の構造の全表面
に、ＣＶＤ方法により上記第１及び第２層間絶縁層４
３，６９と同一な物質で３０００〜５０００Å程度の厚
さの第３層間絶縁層９３を形成する。続けて、上記第３
層間絶縁層９３に接触孔を形成した後、Ａｌ等の金属で
金属電極９５を形成する。
【００２９】上述のように、Ｐ及びＮＭＯＳトランジス
タのゲートを不純物がドーピングされない第１多結晶シ
リコン層と不純物が高濃度にドーピグされた第２多結晶
シリコン層を積層して形成したので、熱処理時に第２多
結晶シリコン層にドーピングされた不純物がチャネル領
域に拡散されることを防止して、スレッショルド電圧特
性が変化することが防止され、縦形ＰＮＰ及びＮＰＮバ
イポーラトランジスタのエミッタ領域を自己整合的に形
成したので、面積を縮小することができる。
【００３０】
【発明の効果】従って、この発明は、Ｐ及びＮＭＯＳト
ランジスタのスレッショルド電圧特性を安定化させるの
で、性能を向上させることができ、かつ、縦形ＰＮＰ及
びＮＰＮバイポーラトランジスタのエミッタ領域を自己
整合的に形成するので、動作速度を向上させるととも
に、チップの面積を縮小して高集積化させることができ
る利点がある。
【図面の簡単な説明】
【図１】この発明によるＢｉＣＭＯＳ装置の断面図であ
る。
【図２】図１に示す装置の製造工程断面図である。
【図３】図１に示す装置の製造工程断面図である。
【図４】図１に示す装置の製造工程断面図である。
【図５】図１に示す装置の製造工程断面図である。
【図６】図１に示す装置の製造工程断面図である。
【図７】図１に示す装置の製造工程断面図である。
【図８】図１に示す装置の製造工程断面図である。
【図９】図１に示す装置の製造工程断面図である。
【符号の説明】
ＮＭ ＮチャネルＭＯＳトランジスタの形成領域 ＰＭ ＰチャネルＭＯＳトランジスタの形成領域 ＰＢ ＰＮＰバイポーラトランジスタの形成領域 ＮＢ ＮＰＮバイポーラトランジスタの形成領域 １ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7342−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｃ (72)発明者 キム、 ジヨン−グーク 大韓民国 キユンキ−ド ブチヨン市 チ ユーン−ク ウオンジヨン−ドン サムシ ン アパートメント １−512 (72)発明者 キム、 ヒユン−スー 大韓民国 キユンキ−ド ブチヨン市 チ ユーン−ク ウオンジヨン−ドン 138− 16

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置において、 第１導電形の半導体基板の第１部分に形成された第１導
    電形の第２及び第６領域と、 上記第６領域にチャネル領域により分離されて形成され
    た第２導電形のソース及びドレイン領域と、 上記チャネル領域の上部にゲート酸化膜を介して形成さ
    れ、第１及び第２多結晶シリコン層と第１金属シリサイ
    ド層が積層されてなるゲートと、 上記ソース及びドレイン領域の上部に形成された金属電
    極とからなる第１ＭＯＳトランジスタと、 上記第１導電形の半導体基板の第２部分に形成された第
    ２導電形の第３及び第７領域の上部に形成されて、上記
    第２導電形ＭＯＳトランジスタとソース及びドレインの
    導電形だけ異なり同一な構造からなる第２ＭＯＳトラン
    ジスタと、 上記半導体基板の第３部分に形成された第１導電形の第
    ４及び第８領域と、 上記第８領域の所定部分に形成されたフィールド酸化膜
    と、 上記フィールド酸化膜の一方側に上記第４領域と接合さ
    れるように形成された第１導電形のコレクタ領域と、 上記フィールド酸化膜の他方側に形成された第２導電形
    の真性ベース領域と、 上記真性ベース領域の両側に形成された第２導電形の外
    部ベース領域と、 上記外部ベース領域間に形成された第１導電形のエミッ
    タ領域と、 上記外部ベース領域の上部に第２多結晶シリコン層と第
    １金属シリサイド層で形成されたベース電極と、 上記エミッタ領域及びコレクタ領域の上部に第３多結晶
    シリコン層及び第２金属シリサイド層で各々形成された
    エミッタ電極及びコレクタ電極と、 上記エミッタ領域及びベース領域及びコレクタ電極の上
    部に形成されたエミッタ電極とからなる縦形の第１バイ
    ポーラトランジスタと、 上記半導体基板の第４部分に形成された第２導電形の第
    ５及び第９領域に形成される各々の領域が上記縦形の第
    １バイポーラトランジスタの各々の領域と反対の導電形
    であり、第２多結晶シリコン層と第１金属シリサイド層
    が積層されて各々形成されたエミッタ電極及びコレクタ
    電極と、 第３多結晶シリコン層と第２金属シリサイド層で形成さ
    れたベース電極と、 上記エミッタ電極、コレクタ電極及びベース電極の上部
    に形成された金属電極とからなる第２バイポーラトラン
    ジスタとを備えたことを特徴とするＢｉＣＭＯＳ装置。
  2. 【請求項２】 上記第１ＭＯＳトランジスタは、上記第
    １多結晶シリコン層が３００〜６００Å程度の厚さに形
    成されてなることを特徴とする請求項１記載のＢｉＣＭ
    ＯＳ装置。
  3. 【請求項３】 上記第１バイポーラトランジスタは、上
    記第２領域を取り囲む第２導電形の第１領域を備えたこ
    とを特徴とする請求項１記載のＢｉＣＭＯＳ装置。
  4. 【請求項４】 上記第１バイポーラトランジスタは、上
    記エミッタ領域が上記ベース電極と自己整合されてなる
    ことを特徴とする請求項１記載のＢｉＣＭＯＳ装置。
  5. 【請求項５】 上記第２バイポーラトランジスタは、上
    記外部ベース領域がエミッタ電極により自己整合されて
    なることを特徴とする請求項１記載のＢｉＣＭＯＳ装
    置。
  6. 【請求項６】 半導体装置の製造方法において、 第１導電形の半導体基板に第１導電形の第２及び第４領
    域と第２導電形の第３及び第５領域を形成する第１工程
    と、 上記半導体基板上にエピタキシャル層を形成する第２工
    程と、 上記エピタキシャル層に第１導電形の第６及び第８領域
    と第２導電形の第７及び第９領域を形成する第３工程
    と、 上記第６，第７，第８及び第９領域間にフィールド酸化
    膜及びチャネルストッパーを形成するとともに、第８及
    び第９領域間の所定部分にフィールド酸化膜を形成する
    第４工程と、 上記第８及び第９領域上部のフィールド酸化膜の一方側
    に上記第４及び第５領域と接合されるように第１及び第
    ２導電形のコレクタ領域を形成する第５工程と、 上述の構造の全表面にゲート酸化膜及び第１多結晶シリ
    コン層を順に積層形成する第６工程と、 上記第８及び第９領域上部のフィールド酸化膜の他方側
    に第２及び第１導電形の真性ベース領域を形成する第７
    工程と、 上記第８及び第９領域上部のゲート酸化膜及び第１多結
    晶シリコン層を除去する第８工程と、 上述の構造の全表面に第２多結晶シリコン層、第１金属
    シリサイド層及び第１層間絶縁膜層を形成した後、フォ
    トリソグラフィ方法により第１及び第２ＭＯＳトランジ
    スタのゲートと第１バイポーラトランジスタのベース電
    極と第２バイポーラトランジスタのエミッタ及びコレク
    タ電極を形成する第９工程と、 上記第６領域に第１ＭＯＳトランジスタのソース及びド
    レイン領域を形成するための第１導電形不純物と第７領
    域に第２ＭＯＳトランジスタのソース及びドレイン領域
    を形成するための第１導電形不純物を各々注入する第１
    ０工程と、 上記第１及び第２ＭＯＳトランジスタの上部に第１層間
    絶縁膜を形成する第１１工程と、 第３多結晶シリコン層と第２金属シリサイド層を用いて
    第１バイポーラトランジスタのエミッタ電極及びコレク
    タ電極と第２バイポーラトランジスタのベース電極を各
    々形成する第１２工程と、 上記第６及び第７領域に各々イオン注入された第２及び
    第１導電形の不純物を拡散させて第１及び第２ＭＯＳト
    ランジスタのソース及びドレイン領域を形成するととも
    に第１及び第２バイポーラトランジスタのエミッタ領域
    及び外部ベース領域を形成する第１３工程と、 上述の構造の全表面に第３層間絶縁膜を塗布した後接触
    孔を形成して金属電極を形成する第１４工程とからなる
    ことを特徴とするＢｉＣＭＯＳ装置の製造方法。
  7. 【請求項７】 上記第１工程は、上記第２，第３，第４
    及び第５領域を形成する前に第４領域が形成される領域
    に第２導電形の第１領域を形成する工程を備えてなるこ
    とを特徴とする請求項６記載のＢｉＣＭＯＳ装置の製造
    方法。
  8. 【請求項８】 上記第９工程は、上記多結晶シリコン層
    を堆積した後第２導電形の不純物を注入することを特徴
    とする請求項６記載のＢｉＣＭＯＳ装置の製造方法。
  9. 【請求項９】 上記第１０工程は、第７領域に第１導電
    形の不純物の注入時に上記第８領域のコレクタ領域と第
    ９領域の真性ベース領域にも同時に注入されることを特
    徴とする請求項６記載のＢｉＣＭＯＳ装置の製造方法。
  10. 【請求項１０】 上記第１２工程は、上記第３多結晶シ
    リコン層に第１導電形の不純物を注入することを特徴と
    する請求項６記載のＢｉＣＭＯＳ装置の製造方法。
  11. 【請求項１１】 上記第１３工程は、上記第１多結晶シ
    リコン層が第２多結晶シリコン層にドーピングされた第
    ２導電形の不純物がチャネル領域へ拡散されることを防
    止してなることを特徴とする請求項６記載のＢｉＣＭＯ
    Ｓ装置の製造方法。
  12. 【請求項１２】 上記第１３工程は、熱処理時に上記第
    ３及び第２多結晶シリコン層に各々ドーピングされた不
    純物が拡散されて、第１及び第２バイポーラトランジス
    タのエミッタ領域とベース領域を形成することを特徴と
    する請求項６記載のＢｉＣＭＯＳ装置の製造方法。
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