KR930001409A - 바이씨모스장치 및 그 제조 방법 - Google Patents

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Abstract

내용 없음

Description

바이씨모스장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 이 발명에 따른 바이씨모스장치의 단면도.
제 2 (a)∼(h) 도는 제 1 도의 제조공정도이다.

Claims (12)

  1. 반도체 장치에 있어서, 제 1 도전형의 반도체기판의 제 1 부분에 형성된 제 1 도전형의 제 2 및 제 6 영역과, 상기 제 6 영역에 채널영역으로 이격된 제 2 도전형의 소오스 및 드레인영역과, 상기 채널영역의 상부에 게이트산화막을 개재시켜 형성되며 제 1 및 제 2 다결정실리콘층과 제 1 금속실리사이드층이 적층된 구조로 이루어진 게이트와, 상기 소오스 및 드레인영역의 상부에 형성된 금속전극으로 이루어진 제 1 모스트랜지스터 ; 상기 제 1 도전형의 반도체기판의 제 2 부분에 형성된 제 2 도전형의 제 3 및 제 7 영역의 상부에 상기 제 2 도전형 모스트랜지스터와 소오스 및 드레인의 도전형만 다르고 동일한 구조로 이루어진 제 2 모스트랜지스터 ; 상기 반도체기판의 제 3 부분에 형성된 제 1 도전형의 제 4 및 제 8 영역과, 상기 제 8 영역의 소정부분에 형성된 필드산화막과, 상기 필드산화막의 일측에 상기 제 4 영역과 연결되도록 형성된 제 1 도전형의 콜렉터 영역과, 상기 필드산화막의 타측에 형성된 제 2 도전형의 진성 베이스 영역과, 상기 진성 베이스영역의 양측에 형성된 제 2 도전형의 외부 베이스영역과, 상기 외부 베이스영역사이에 형성된 제 1 도전형의 에미터영역과, 상기 외부 베이스영역의 상부에 제 2 다결정실리콘층과 제 1 금속실리사이드층으로 형성된 베이스전극과, 상기 에미터영역 및 콜렉터영역의 상부에 제 3 다결정실리콘층 및 제 2 금속실리사이드층으로 각각 형성된 에미터전극 및 콜렉터전극과, 상기 에미터 및 베이스 및 콜렉터전극의 상부에 형성된 에미터전극으로 이루어진 종형의 제 1 바이폴라트랜지스터 ; 상기 반도체기판의 제 4 부분에 형성된 제 2 도전형의 제 5 및 제 9 영역에 형성되는 각각의 영역이 상기 조형의 제 1 바이폴라트랜지스터 각각의 영역과 반대의 도전형이고, 제 2 다결정실리콘층과 제 1 금속실리사이드층이 적층되어 각각 형성된 에미터 및 콜렉터전극과, 제 3 다결정실리콘층과 제 2 금속실리사이드층으로 형성된 베이스전극과, 상기 에미터전극, 콜렉터전극 및 베이스전극의 상부에 형성된 금속전극으로 이루어진 제 2 바이폴라트랜지스터 ; 를 구비함을 특징으로 하는 바이씨모스장치.
  2. 제 1 항에 있어서, 제 1 모스트랜지스터는, 상기 제 1 다결정실리콘층이 300∼600Å 정도의 두께임을 특징으로 하는 바이씨모스장치.
  3. 제 1 항에 있어서, 제 1 바이폴라트랜지스터는 상기 제 2 영역을 에워싸는 제 2 도전형의 제 1 영역을 더 구비함을 특징으로 하는 바이씨모스장치.
  4. 제 1 항에 있어서, 제 1 바이폴라트랜지스터는 상기 에미터영역이 상기 베이스전극과 자기정합됨을 특징으로 하는 바이씨모스장치.
  5. 제 1 항에 있어서, 상기 제 2 바이폴라트랜지스터는 상기 외부 베이스 영역이 에미터전극에 의해 자기정합됨을 특징으로 하는 바이씨모스장치.
  6. 반도체 장치의 제조방법에 있어서, 제 1 도전형의 반도체기판에 제 1 도전형인 제 2 및 제 4 영역과 제 2 도전형인 제 3 및 제 5 영역을 형성하는 제 1 공정과, 상기 에피택셜층에 제 1 도전형인 제 6 및 제 8 영역과 제 2 도전형인 제 7 및 제 9 영역을 형성하는 제 3 공정과, 상기 제 6, 제 7, 제 8 및 제 9 영역사이에 필드산화막 및 채널스토퍼를 형성함과 동시에 제 8 및 제 9 영역사이의 소정부분에 필드산화막을 형성하는 제 4 공정과, 상기 제 8 및 제 9 영역 상부의 필드산화막의 일측에 상기 제 4 및 제 5 영역과 맞닿도록 제 1 및 제 2 도전형의 콜렉터영역들을 형성하는 제 5 공정과, 상술한 구종의 전표면에 게이트 산화막 및 제 1 다결정실리콘층을 순차적으로 적층하는 제 6 공정과, 상기 제 8 및 제 9 영역상부의 게이트산화막 및 제 1 다결정실리콘층을 제거하는 제 8 공정과, 상술한 구조의 전표면에 제 2 다결정실리콘층, 제 1 금속실리사이드층 및 제 1 층간절연막층을 한 후 포토리소그래피 방법에 의해 제 1 및 제 2 모스트랜지스터의 게이트와 제 1 바이폴라트랜지스터의 베이스전극과 제 2 바이폴라트랜지스터의 에미터 및 콜렉터전극을 형성하는 제 9 공정과, 상기 제 6 영역에 제 1 모스트랜지스터 소오스 및 드레인영역을 형성하기 위한 제 2 도전형 불순물과 제 7 영역에 제 2 모스트랜지스터의 소오스 및 드레인영역을 형성하기 위한 제 1 도전형 불순물을 각각 주입하는 제 10공정과, 상기 제 1 및 제 2 모스트랜지스터의 상부에 제 1 층간절연막을 형성하는 제 11공정과, 제 3 다결정실리콘층과 제 2 금속실리사이드층을 이용하여 제 1 바이폴라트랜지스터의 에미터전극 및 콜렉터전극과 제 2 바이폴라트랜지스터의 베이스전극을 각각 형성하는 제 12 공정과, 상기 제 6 및 제 7 영역에 각각 이온주입된 제 2 및 제 1 도전형의 불순물을 확산시켜 제 1 및 제 2 모스트랜지스터의 소오스 및 드레인영역을 형성시킴과 동시에 제 1 및 제 2 바이폴라트랜지스터 에미터영역 및 외부 베이스영역을 형성하는 제 13 공정과, 상술한 구조의 전표면에 제 3 층간절연막을 도포한 후 접촉창을 형성하고 금속전극들을 형성하는 제 14 공정으로 이루어짐을 특징으로 하는 바이씨모스장치의 제조방법.
  7. 제 6 항에 있어서, 제 1 공정은, 상기 제 2, 제 3, 제 4 및 제 5 영역을 형성하기 전 제 4 영역이 형성될 영역에 제 2 도전형의 제 1 영역을 형성하는 공정을 더 구비함을 특징으로 하는 바이씨모스장치의 제조방법.
  8. 제 6 항에 있어서, 제 9 공정은, 상기 제 2 다결정실리콘층을 침적한 후 제 2 도전형의 불순물을 주입함을 특징으로하는 바이씨모스장치의 제조방법.
  9. 제 6 항에 있어서, 제 10 공정은, 제 7 영역에 제 1 도전형 불순물의 주입시 상기 제 8 영역의 콜렉터영역과 제 9 영역의 진성 베이스영역에도 동시에 주입됨을 특징으로하는 바이씨모스장치의 제조방법.
  10. 제 6 항에 있어서, 제 12 공정은, 상기 제 3 다결정실리콘층에 제 1 도전형의 불순물을 주입하는 것을 더 갖는 것을 특징으로 하는 바이씨모스장치의 제조방법.
  11. 제 6 항에 있어서, 제 13 공정은, 상기 제 1 다결정실리콘층이 제 2 다결정실리콘층에 도핑되어 있던 제 2 도전형의 불순물이 채널영역으로 확산되는 것을 방지하는 것을 특징으로 하는 바이씨모스장치의 제조방법.
  12. 제 6 항에 있어서, 제 13 공정은, 열처리시에 상기 제 3 및 제 2 다결정실리콘층에 각각 도핑되어 있던 불순물이 확산되어 제 1 및 제 2 바이폴라트랜지스터의 에미터영역과 베이스영역들을 형성하는 것을 특징으로 하는 바이씨모스장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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