KR890005817A - 반도체 바이씨 모오스 장치의 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 최종의 완성된 단면도
제3도는 본 발명에 따른 다른 실시예의 능동소자 부분의 최종 단면도.
Claims (16)
- 제 1 도 전형의 실리콘 기판 상에 제 1 및 제 2 모오스 전계 효과 트랜지스터와 제1 및 제 2 바이폴라 트랜지스터를 구비하는 반도체 장치의 제조방법이 하기의 공정으로 이루어짐을 특징으로 하는 바이 씨모오스 반도체 장치의 제조방법. (a) 상기 기판상의 소정 부분에 제 1 모오스 전계 효과 트랜지스터가 형성될 제 1 기판영역과 제 1 및 제 2 바이폴라 트랜지스터가 형성될 제3 및 제 4 기판영역을 형성하기 위해 제 2 도전형의 이온주입을 하고 상기 이온 주입된 영역을 활설화하는 공정 (b) 상기 기판상에 상기 소자들 간의 분리를 위한 상기 각 소자 형성 영역을 제외한 소정의 상기 영역들 사이에 형성하는 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하는 공정, (c) 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 산화막층을 형성하기 위해 상기 기판 표면 전면에 제 2 산화막층을 형성하는 공정, (d) 상기 제 2 산화막층 상부에 제 1 다결정 실리콘층을 형성하고 전면에 제 2 도전형으로 도우핑한 후 제1 및 제 2 기판영역 상부에 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트를 형성하기 위해 제 1 다결정 실리콘층을 에칭하는 공정, (e) 상기 제3 및 제 4 기판영역의 소정부위에 제1 및 제 2 바이폴라 트랜지스터의 베이스영역을 형성하기 위해 제 1 도전형의 이온 주입을 하고 상기 이온 주입을 활성화 하는 공정, (f) 상기 기판상의 제 2 모오스 전계 효과 트랜지스터가 형성될 제 2 기판 영역에 제 2 모오스 전계 효과 트랜지스터의 제 1 소오스 및 드레인 영역 형성을 위해 제 2 도전형의 이온주입을 하는 공정, (g) 상기 기판표면 전면에 제 3 산화막층과 제 4 산화막층을 순차적으로 형성하는 공정, (h) 별도의 마스크 없이 상기 제3 및 제 4 산화막층을 에칭하여 상기 제1 및 제 2 기판영역상의 모오스 전계 효과 트랜지스터의 게이트 측벽에 산화막 스페이서를 형성하는 공정, (i) 제 1 기판영역의 접속영역과 제3 및 제 4 기판영역의 콜렉터 접속영역과 제 2 바이폴라 트랜지스터의 에미터영역과 제 2 모오스 전계 효과 트랜지스터의 제 2 드레인 및 소오스 영역을 형성하기 위해 제 2 도전형 이온주입을 하는 공정, (j) 제 1 기판영역의 1모오스 전계 효과 트랜지스터의 드레인 및 소오스영역, 제 2 기판 영역의 제 2 모오스 전계 효과 트랜지스터의 기판의 접속영역, 제 3 기판영역의 제 1 바이폴라 트랜지스터의 베이스의 접속영역, 제 3 기판영역의 제 1 바이폴라 트랜지스터의 베이스의 접속 영역, 제 4 기판 영역의 제 2 바이폴라 트랜지스터의 베이스의 접속영역을 형성하기 위해 제 1 도전형의 이온 주입을 하는 공정,(k) 기판 상부 전면에 제 5 산화막을 형성한후(i) 및 (j)의 공정에서 이온주입된 불순물들의 활성화와 상기 제 5 산화막층의 밀도를 높이기 위한 열처리공정, (l) 제 3 기판영역의 소정 부위에 제 1 바이폴라 트랜지스터의 에미터영역 형성을 위해 창을 형성하고 상기 창으로 제 2 도전형의 이온주입을 하는 공정, (m) 기판 전면에 제 2 다결정 실리콘층을 형성한후 제 3 기판영역 상부의 소정 부위에 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 영역 접속부를 형성하기 위해 제 2 다결정 실리콘층을 에칭하는 공정, (n) 상기 제 1 바이폴라 트랜지스터의 에미터 접속부의 다결정 실리콘에 제 2 도전형의 이온주입을 하고 상기 기판전면에 제 6 산화막층을 형성한 후 상기 이온주입된 불순물의 활성화와 상기 제 6 산화막의 밀도를 높이기 위한 열처리 공정, (o) 제1 및 제 2 모오스 전계 효과 트랜지스터의 소오스 및 드레인 영역과, 제1 및 제 2 바이폴라 트랜지스터의 에미터영역과 베이스영역과 콜렉터영역과, 제1 및 제 2 모오스 전계 효과 트랜지스터의 기판영역의 접속영역과의 접속을 위한 창들을 형성하는 공정, (p) 상기 창들을 통해 도체층에 접속하는 공정, (q) 보호막층을 상기 기판전면에 도포하고 도선용접을 위한 패드를 노출하는 공정.
- 제 1 항에 있어서, 상기(b)의 공정에서 상기 각 소자영역들과 같이 캐패시터 영역을 제외한 소정의상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도 전형의채널 스토퍼영역을 형성하고, 상기(b)의 공정후 상기 캐패시터 영역에 캐패시터의 하부전극을 형성하기 위해 이온주입을 하며, 상기(c)의 공정시 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부전극의 상부에 산화막 유전체층을 형성하고, 상기(d)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 다결정 실리콘 게이트형성과 동시에 상기 캐패시터의 상부전극을 형성하며, 상기(h)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트측벽의 산화막스페이서 형성과 동시에 상기 캐패시터의 하부전극 접속영역을 형성하고, 상기(o)의 공정에서 각 영역의 접속 창 형성과 동시에 캐패시터 영역의 접속창을 형성하며 상기(p)공정시 상기 창들을 통해 도체층에 접속하고 상기(q)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기(b)의 공정에서 상기 각 소자영역들과 같이 저항영역의 기판접속 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하고, 상기(i)의 공정에서 사이 각소자의 이온주입영역 형성과 동시에 상기 저항의 기판접속영역 하부의 이온주입영역을 형성하며, 상기(l)의 공정에서 상기 제 1 바이폴라 트랜지스터의 에미터영역 형성을 위해 창을 형성하여 이온주입함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하여 이온주입을 하고, 상기(m)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항부위와 버팅 콘택부위와 저저항부위를 형성하며, 상기(n)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부와 같이 상기 저항 영역의 버팅콘택부와 저저항부에 제 2 도전형의 이온주입을 하고, 상기(o)의 공정에서 각 영역의 접속 창 형성과 동시에 저항 영역의 접속창을 형성하며, 상기 (p)공정시 상기 창들을 통해 도체층에 접속하고 상기 (q)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기(b)의 공정에서 상기 각 소자영역들과 같이 캐패시터영역과 저항의 기판접속영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제1산화막층과 제1산화막층 하부에 제1도전형의 채널스토퍼 영역을 형성하고, 상기(b)의 공정후 상기 캐패시터영역에 캐패시터의 하부전극을 형성하기 위해 이온주입을 하며, 상기(c)의 공정시 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트산화막 형성과 동시에 상기 캐패시터 하부전극의 상부에 산화막 유전체층을 형성하고, 상기(d)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 다결정실리콘 게이트 형성과 동시에 상기 캐패시터의 상부전극을 형성하며, 상기(h)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 측벽의 산화막 스페이스 형성과 동시에 상기 캐패시터의 하부저늑 접속영역과 저항의 기판접속 영역을 형성하고, 상기(i)의 공정에서 상기 각 소자의 이온주입영역 형성과 동시에 상기 저항의 기판접속영역 하부에 이온주입영역을 형성하며, 상기(l)의 공정에서 상기 제 1 바이폴라 트랜지스터의 에미터영역 형성을 위해 창을 형성하여 이온주입함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하여 이온주입을 하고, 상기(m)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅콘택부위와 저저항 부위를 형성하며, 상기(n)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부와 같이 상기 저항영역의 버팅콘택부와 저저항부에 제 2 도전형의 이온주입을 하고, 상기(o)의 공정에서 각 영역의 접속 창 형성과 동시에 저항 및 캐패시터영역의 접속창을 형성하며, 상기(p)공정시 상기 창들을 통해 도체층에 접속하고, 상기(q)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 1 도전형의 실리콘 기판상에 제1 및 제 2 모오스 전계효과 트랜지스터와 제1 및 제 2 바이폴라 트랜지스터를 구비하는 반도체 장치의 제조방법이 하기의 공정으로 이루어짐을 특징으로 하는 바이 씨 모오스 반도체 장치의 제조방법. (a) 상기 기판상의 소정 부위에 제 1 모오스 전계 효과 트랜지스터가 형성될 제 1 기판영역과 제1 및 제 2 바이폴라 트랜지스터가 형성될 제3 및 제 4 기판영역을 형성하기 위해 제 2 도전형의 이온주입을 하고 상기 이온주입된 영역을 활성화 하는 공정, (b) 상기 기판상에 소자들 간의 분리를 위한 상기 각 소자 형성영역을 제외한 소정의 상기 영역들 사이에 형성하는 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼영역을 형성하는 공정, (c) 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트 산화막층을 형성하기 위해 상기 기판 표면 전면에 제 2 산화막층을 형성하는 공정, (d) 상기 제 2 산화막층 상부에 제 1 다결정 실리콘층을 형성하고 전면에 제 2 도전형으로 도우핑한후 제1 및 제 2 기판영역 상부에 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트를 형성하기 위해 제 1 다결정 실리콘층을 에칭하는 공정, (e) 상기 제3 및 제 4 기판영역의 소정 부위에 제1 및 제 2 바이폴라 트랜지스터의 베이스영역을 형성하기 위해 제 1 도전형의 이온주입을 하고 상기 이온 주입을 활성화 하는 공정, (f) 제 1 기판영역의 접속영역과 제3및 제4 기판영역의 콜렉터 접속영역과 제2 바이폴라 트랜지스터의 에미터영역과 제2 모오스 전계 효과 트랜지스터의 드레인 및 소오스 영역을 형성하기 위해 제 2 도전형 이온주입을 하는 공정, (g) 제 1 기판 영역의 제 1 모오스 전계 효과 트랜지스터의 드레인 및 소오스영역, 제 2 기판 영역의 제 2 모오스 전계 효과 트랜지스터의 기판의 접속 영역, 제 3 기판 영역의 제 1 바이폴라 트랜지스터의 베이스의 접속영역, 제 4 기판 영역의 제 2 바이폴라 트랜지스터의 베이스의 접속영역을 형성하기 위해 제 1 도전형의 이온주입을 하는 공정, (h) 기판 상부 전면에 제 3 산화막층을 형성한후 (f) 및 (g)의 공정에서 이온주입된 불순물들의 활성화와 상기 제 3 산화막층의 밀도를 높이기 위한 열처리공정, (i) 제 3 기판 영역의 소정 부위에 제 1 바이폴라 트랜지스터의 에미터영역 형성을 위해 창을 형성하고 상기 창으로 제 2 도전형의 이온 주입을 하는 공정, (j) 기판전면에 제 2 다결정 실리콘층을 형성한후 제 3 기판 영역 상부의 소정부위에 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 영역 접속부를 형성하기 위해 제 2 다결정 실리콘 에미터 영역 접속부를 형성하기 위해 제 2 다결정 실리콘층을 에칭하는 공정, (k) 상기 제 1 바이폴라 트랜지스터의 에미터 접속부의 제 2 다결정 실리콘에 제 2 도전형의 이온주입을 하고 상기 기판전면에 제 4 산화막층을 형성한후 상기 이온주입된 불순물의 활성화와 상기 제 4 산화막층의 밀도를 높이기 위한 열처리공정. (l) 제1 및 제 2 모오스 전계효과 트랜지스터의 소오스 및 드레인 영역과, 제1 및 제 2 바이폴라 트랜지스터의 에미터 영역과 베이스 영역과 콜렉터 영역과, 제1 및 제 2 모오스 전계 효과 트랜지스터의 기판영역의 접속영역과의 접속을 위한 창들을 형성하는 공정, (m) 상기 창들을 토해 도체층에 접속하는 공정, (n) 보호막층을 상기 기판전면에 도포하고 도선용접을 위한 패드를 노출하는 공정.
- 제 5 항에 있어서, 상기(b)의 공정에서 상기 각 소자영역들과 같이 캐패시터 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하고, 상기(b)의 공정후 상기 캐패시터 영역에 캐패시터의 하부전극을 형성하기 위해 이온주입을 하며, 상기(c)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부전극의 상부에 산화막 유전체층을 형성하고, 상기(d)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 다결정실리콘 게이트 형성과 동시에 상기 캐패시터의 상부전극을 형성하며, 상기(e)의 공정후 상기 캐패시터의 하부전극 접속영역을 형성하고, 상기(ㅣ)의 공정에서 각 영역의 접속창형성과 동시에 캐패시터 영역의 접속창을 형성하며 상기 (m)공정시 상기 창들을 통해 도체층에 접속하고 상기 (m)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기(b)의 공정에서 상기 각 소자 영역들과 같이 저항의 기판접속 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제1 산화막층과 제1 산화막층 하부에 제1 도선형의 채널 스토퍼 영역을 형성하고, 상기(e)의 공정후 상기 저항의 기판 접속영역을 형성하고, 상기(f)의 공정에서 상기 각 소자의 이온주입 영역형성과 동시에 상기 저항의 기판접속영역 하부에 이온주입 영역을 형성하며, 상기(i)의 공정에서 상기 제 1 바이폴라 트랜지스터의 에미터영역 형성을 위해 창을 형성하여 이온주입함과 동시에 상기 저항영역의 버팅콘택부의 접속창을 형성하고 이온주입을 하고, 상기(j)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅콘택부위와 저저항 부위를 형성하며, 상기(k)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부와 같이 상기 저항영역의 버팅콘택부와 저저항부에 제 2 도전형의 이온 주입을 하고, 상기(l)의 공정에서 각 영역의 접속창 형성과 동시에 저항영역의 접속창을 형성하며, 상기 (m)공정시 상기 창들을 통해 도체층에 접속하고, 상기 (n)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기(b)의 공정에서 상기 각 소자영역들과 같이 캐패시터영역과 저항의 기판접속 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하고, 상기(b)의 공정후 상기 캐패시터 영역에 캐패시터의 하부전극을 형성하기 위해 이온주입을 하며, 상기(c)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부전극의 상부에 산화막 유전체층을 형성하고, 상기(d)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 다결정 실리콘 게이트 형성과 동시에 상기 패캐시터의 상부전극을 형성하며, 상기(e)의 공정후 상기 캐패시터의 하부전극 접속영역과 저항의 기판 접속영역을 형성하고, 상기(f)의 공정에서 상기 각 소자의 이온주입영역 형성과 동시에 상기 저항의 기판접속영역 하부에 이온주입 영역을 형성하며, 상기(i)의 공정에서 상기 제 1 바이폴라 트랜지스터의 에미터영역 형성을 위해 창을 형성하여 이온주입함과 동시에 상기 저항 영역의 버팅콘택부의 접속창을 형성하여 이온주입을 하고, 상기(j)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅콘택부위와 저저항 부위를 형성하며, 상기(k)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부와 같이 상기 저항영역의 버팅콘택부와 저저항부에 제 2 도전형의 이온주입을 하고, 상기(l)의 공정에서 각 영역의 접속창 형성과 동시에 저항 및 캐패시터 영역의 접속창을 형성하며, 상기 (m)공정시 상기 창들을 통해 도체층에 접속하고, 상기 (n)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 1 도전형의 실리콘 기판상에 제1 및 제 2 모오스 전계효과 트랜지스터와 제1 및 제 2 바이폴라 트랜지스터를 구비하는 반도체 장치의 제조 방법이 하기의 공정으로 이루어짐을 특징으로 하는 바이씨 모오스 반도체 장치의 제조방법. (a) 상기 기판상의 소정 부분에 제 1 모오스 전계 효과 트랜지스터가 형성될 제1 기판 영역과 제1 및 제 2 바이폴라 트랜지스터가 형성될 제3 및 제 4 기판 영역을 형성하기 위해 제 2 도전형의 이온 주입을 하고 상기 이온 주입된 영역을 활성화 하는 공정 (b) 상기 기판상에 상기소자들 간의 분리를 위한 상기 각 소자 형성영역을 제외한 소정의 상기 영역들 사이에 형성하는 제 1 산막층과 제 1 산화막층 하부에 제12도전형의 채널스토퍼영역을 형성하는 공정 (c) 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트 산화막층을 형성하기 위해 상기 기판 표면 전면에 제 2 산화막층을 형성하는 공정, (d) 상기 제 2 산화막층 상부에 제 1 다결정 실리콘층을 형성하고 전면에 제 2 도전형으로 도우핑한 후 제1 및 제 2 기판 영역 상부에 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트를 형성하기 위해 제 1 다결정 실리콘층을 에칭하는 공정, (e) 상기 제3 및 제 4 기판영역의 소정 부위에 제1 및 제 2 바이폴라 트랜지스터의 베이스영역을 형성하기 위해 제 1 도전형의 이온 주입을 하고 상기 이온 주입을 활성화 하는 공정, (f) 상기 기판상의 제 2 모오스 전계 효과 트랜지스터가 형성될 제 2 기판 영역에 제 2 모오스 전계 효과 트랜지스터의 제 1 소오스 및 드레인 영역형성을 위해 제 2 도전형의 이온주입을 하는 공정, (g) 상기 기판 표면 전면에 제 3 산화막층과 제4산화막층을 순차적으로 형성하는 공정, (h) 별도의 마스크 없이 상기 제3 및 제 4 산화막층을 에칭하여 상기 제1 및 제 2 기판 영역 상에 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트 측벽에 산화막 스페이서를 형성하는 공정, (i) 제 1 기판영역의 접속영역과 제3 및 제 4 기판영역의 콜렉터 접속영역과 제 2 바이폴라 트랜지스터의 에미터영역과 제 2 모오스 전계효과 트랜지스터의 제 2 드레인 및 소오스 영역을 형성하기 위해 제 2 도전형 이온주입을 하는 공정, (j) 제 1 기판 영역의 제 1 모오스 전계 효과 트랜지스터의 드레인 및 소오스영역, 제 2 기판 영역의 제 2 모오스 전계 효과 트랜지스터의 기판의 접속영역, 제 3 기판 영역의 제 1 바이폴라 트랜지스터의 베이스의 접속영역, 제 4 기판 영역의 제 2 바이폴라 트랜지스터의 베이스의 접속영역을 형성하기 위해 제 1 도전형의 이온주입을 하는 공정, (k) 기판 상부 전면에 제 5 산화막층을 형성한 후 제 (i) 및 (j)의 공정에서 이온 주입된 불순물들의 활성화와 상기 제 5 산화막층의 밀도를 높이기 위한 열처리 공정을 하고 제 1 바이폴라 트랜지스터의 에미터 접속영역 창을 형성하는 공정, (l) 기판전면에 제 2 다결정 실리콘층을 형성한후 제 3 기판 영역 상부의 소정 부위에 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 영역 접속부를 형성하기 위해 제 2 다결정 실리콘층을 에칭하는 공정, (m) 상기 제 1 바이폴라 트랜지스터의 에미터 접속부의 다결정 실리콘에 제 2 도전형의 이온주입을 하고 상기 기판전면에 제 6 산화막층을 형성한후 상기 이온주입된 불순물이 활성화하여 제 1 바이폴라 트랜지스터의 에미터 영역을 형성함과 동시에 상기 제 6 산화막층의 밀도를 높이기 위한 열처리를 하는 공정, (n) 제1 및 제 2 모오스 전계 효과 트랜지스터의 소오스 및 드레인 영역과, 제1 및 제 2 바이폴라 트랜지스터의 에미터영역과 베이스영역과 콜렉터 영역과, 제1 및 제 2 모오스 전계 효과 트랜지스터의 기판 영역의 접속 영역과의 접속을 위한 창들을 형성하는 공정, (o) 상기 창들을 통해 도체층에 접속하는 공정, (p) 보호막층을 상기 기판전면에 도포하고 도선용접을 위한 패드를 노출하는 공정.
- 제 9 항에 있어서, 상기(b)의 공정에서 상기 각 소자 영역들과 같이 캐패시터 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널 스토퍼 영역을 형성하고, 상기(b)의 공정후 상기 캐패시터 영역에 캐패시터 하부전극을 형성하시 위해 이온주입을 하며, 상기 (c)의 공정시 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터의 하부 전극의 상부에 산화막 유전체층을 형성하고, 상기(d)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 다결정 실리콘 게이트 형성과 동시에 상기 캐패시터의 상부 전극을 형성하며, 상기(h)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트측벽의 산화막 스페이서 형성과 동시에 상기 캐패시터의 하부 전극 접속영역을 형성하고, 상기(n)의 공정에서 각 영역의 접속창 형성과 동시에 상기 캐패시터 영역의 접속창을 형성하며, 상기(o)의 공정시 상기 창들을 통해 도체층에 접속하고, 상기(p)의 공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기(b)의 공정에서 상기 각 소자 영역들과 같이 캐패시터 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널 스토퍼 영역을 형성하고, 상기(h)의 공정에서 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 측벽의 산화막 스페이서 형성과 동시에 상기 저항의 기판 접속영역을 형성하고, 상기(i)의 공정에서 상기 각 소자의 이온주입영역 형성과 동시에 상기 저항의 기판 접속 영역 하부에 이온 주입영역을 형성하며, 상기 제 1 바이폴라 트랜지스터의 에미터 접속 영역창을 형성함과 동시에 상기 저항 영역의 버팅콘택부의 접촉창을 형성하고, 상기(l)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅콘택 부위와 저저항 부위를 형성하며, 상기(m)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부와 같이 상기 저항 영역의 버팅 콘택부와 저저항부에 제 2 도전형의 이온 주입을 하고, 상기 (n)공정에서 각 영역의 접속창 형성과 동시에 저항영역의 접속창을 형성과 동시에 저항영역의 접속창을 형성하며, 상기(o)의 공정시 상기 창들을 통해 도체층에 접속하고 상기(p)의 공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기(b)의 공정에서 상기 각 소자 영역들과 같이 캐패시터 영역과 저항의 기판 접속 역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하고, 상기(b)의 공정후 상기 캐패시터 영역에 캐패시터 하부전극을 형성하기 위해 이온주입을 하며, 상기(c)의 공정시 상기 제1 및 제 2 모오스 전계효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부전극의 상부에 산화막 유전체층을 형성하고, 상기(d)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 다결정 실리콘 게이트 형성과 동시에 상기 캐패시터의 상부 전극을 형성하며 상기(h)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트 측벽의 산화막 스페이서 형성과 동시에 상기 캐패시터의 하부전극 접속영역과 저항의 기판 접속 영역을 형성하고, 상기(i)의 공정에서 상기 각 소자의 이온주입 영역 형성과 동시에 상기 저항의 기판 접속영역 하부에 이온주입 영역을 형성하며, 상기 (k)의 공정에서 상기 제 1 바이폴라 트랜지스터의 에미터 접속 영역창을 형성함과 동시에 상기 저항 영역의 버팅 콘택부의 접촉창을 형성하고, 상기 (l)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅 콘택부위와 저저항 부위를 형성하며, 상기 (m)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부와 같이 상기 저항 영역의 버팅콘택부와 저저항부에 제 2 도전형의 이온주입을 하고, 상기 (n)의 공정에서 각 영역의 접촉창 형성과 동시에 저항 및 캐패시터 영역의 접속창을 형성하며, 상기 (o)공정시 상기 창들을 통해 도체층에 접속하고 상기 (p)공정시 보호막층을 도포하고 도선 용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제 1 도전형의 실리콘 기판상에 제1 및 제 2 모오스 전계 효과 트랜지스터와 제1 및 제 2 바이폴라 트랜지스터를 구비하는 반도체 장치의 제조방법이 하기의 공정으로 이루어짐을 특징으로 하는 바이 씨 오모스 반도체 장치의 제조방법. (a) 상기 기판상의 소정 부분에 제 1 모오스 전계 효과 트랜지스터가 형성될 때 제 1기판 영역과 제1 및 제 2 바이폴라 트랜지스터가 형성될 제3 및 제 4 기판 영역을 형성하기 위해 제 2 도전형의 이온 주입을 하고 상기 이온 주입된 영역을 활성화 하는 공정, (b) 상기 기판상에 상기 소자들간의 분리를 위한 상기 각 소자 형성영역을 제외한 소정의 상기 영역들 사이에 형성하는 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하는 공정, (c) 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트 산화막층을 형성하기 위해 상기 기판 표면 전면에 제 2 산화막층을 형성하는 공정, (d) 상기 제 2 산화막층 상부에 제 1 다결정 실리콘층을 형성하고 전면에 제 2 도전형으로 두우핑한 후 제1 및 제 2 기판 영역 상부에 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트를 형성하기 위해 제 1 다결정 실리콘층을 에칭하는 공정, (e) 상기 제3 및 제 4 기판영역의 소정 부위에 제1 및 제 2 바이폴라 트랜지스터의 베이스 영역을 형성하기 위해 제 1 도전형의 이온 주입을 하고 상기 이온 주입을 활성화 하는 공정, (f) 제 1 기판 영역의 접속영역과 제3 및 제 4 기판 영역의 콜렉터 접속영역과 제 2 바이폴라 트랜지스터의 에미영역과 제 2 모오스 전계 효과 트랜지스터의 드레인 및 소오스 영역을 형성하기 위해 제 2 도전형 이온주입을 하는 공정, (g) 제 1 기판 영역의 제 1 모오스 트랜지스터의 드레인 및 소오스 영역, 제 2 기판 영역의 제 2 모오스 전계 효과 트랜지스터의 기판의 접속영역, 제 3 기판 영역의 제 1 바이폴라 트랜지스터의 베이스의 접속영역, 제 4 기판 영역의 제 2 바이폴라 트랜지스터의 베이스의 접속영역을 형성하기 위해 제 1 도전형의 이온주입을 하는 공정, (h) 기판상부 전면에 제 3 산화막층을 형성한 후 제 (f) 및 (g)의 공정에서 이온주입된 불순물들의 활성화와 상기 제 3 산화막층의 밀도를 높이기 위한 열처리 공정을 하고 제 1 바이폴라 트랜지스터의 에미터 접속 영역 창을 형성하는 공정, (i) 기판 전면에 제 2 다결정 실리콘층을 형성한후 제 3 기판 영역 상부의 소정 부위에 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터영역 접속부를 형성하기 위해 제 2 다결정 실리콘층을 에칭하는 공정, (j) 상기 제 3 기판 영역의 제 1 바이폴라 트랜지스터의 에미터 접속부의 제 2 다결정 실리콘에 제 2 도전형의 이온주입을 하고 상기 기판전면에 제 4 산화막층을 형성한후 상기 이온주입된 불순물이 활성화하여 제 1 바이폴라 트랜지스터의 에미터 영역을 형성함과 동시에 상기 제 4 산화막층의 밀도를 높이기 위해 열처리를 하는 공정, (k) 제1 및 제 2 모오스 전계 효과 트랜지스터의 소오스 및 드레인 영역과, 제1 및 제 2 바이폴라 트랜지스터의 에미터 영역과 베이스 영역과 콜렉터 영역과, 제1 및 제 2 모오스 전계 효과 트랜지스터의 기판영역의 접속 영역과의 접속을 위한 창들을 형성하는 공정, (l) 상기 창들을 통해 도체층에 접속하는 공정, (m) 보호막층을 상기 기판 전면에 형성하고 도선 용접을 위한 패드를 노출하는 공정.
- 제13항에 있어서, 상기 (b)의 공정에서 상기 각 소자 영역들과 같이 캐패시터 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하고, 상기 (b)의 공정후 상기 캐패시터 영역에 캐패시터의 하부 전극을 형성하기 위해 이온 주입을 하며, 상기 (c)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부 전극의 상부에 산화막 유전체층을 형성하고, 상기 (d)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 다결정 실리콘 게이트 형성과 동시에 상기 캐패시터의 상부 전극을 형성하며, 상기 (e)의 공정후 상기 캐패시터의 하부 전극 접속 영역을 형성하고, 상기 (l)의 공정에서 각 영역의 접속창 형성과 동시에 캐패시터 영역의 접속창을 형성하며, 상기 (m)공정시 상기 창들을 통해 도체층에 접속하고, 상기 (n)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제13항에 있어서, 상기 (b)의 공정에서 상기 각 소자 영역들과 같이 저항의 기판 접속 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제 1 산화막층과 제 1 산화막층 하부에 제 1 도전형의 채널스토퍼 영역을 형성하고, 상기 (e)의 공정후 상기 저항의 기판 접속 영역을 형성하고, 상기 (f)의 공정에서 상기 각 소자의 이온 주입 영역 형성과 동시에 상기 저항의 기판 접속 영역 하부에 이온 주입 영역을 형성하며, 상기 (i)의 공정에서 상기 제 1 바이폴라 트랜지스터의 에미터 접속 영역창을 형성함과 동시에 상기 저항영역의 버팅 콘택부의 접속창을 형성하고, 상기 (j)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅 콘택부위와 저저항 부위를 형성하며, 상기 (k)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정실리콘 에미터 접속부와 같이 상기 저항영역의 버팅 콘택부와 저저항부에 제 2 도전형의 이온 주입을 하고, 상기 (l)의 공정에서 각 영역의 접속창 형성과 동시에 저항영역의 접속창을 형성하며, 상기 (m)공정시 상기 창들을 통해 도체층에 접속하고 상기 (n)공정시 보호막층을 도포하고 도선용접을 위한 패드를 노출함을 특징으로 하는 방법.
- 제13항에 있어서, 상기 (b)의 공정에서 상기 각 소자 영역들과 같이 캐패시터 영역과 저항의 기판 접속 영역이 형성될 영역을 제외한 소정의 상기 영역들 사이에 제1 산화막층과 제1 산화막층 하부에 제1 도전형의 채널스토퍼 영역을 형성하고, 상기 (b)의 공정후 상기 캐패시터 영역에 캐패시터의 하부전극을 형성하기 위해 이온주입을 하며, 상기 (c)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 게이트 산화막 형성과 동시에 상기 캐패시터 하부 전극의 상부에 산화막 유전체층을 형성하고, 상기 (d)의 공정에서 상기 제1 및 제 2 모오스 전계 효과 트랜지스터의 다결정 실리콘 게이트 형성과 동시에 상기 캐패시터의 상부 전극을 형성하며, 상기 (e)의 공정후 상기 캐피시터의 하부 전극 접속 영역과 저항의 기판 접속 영역을 형성하고, 상기 (f)의 공정에서 상기 각 소자의 이온주입 영역을 형성함과 동시에 상기 저항의 기판 접속 영역 하부에 이온주입 영역을 형성하며, 상기 (i)의 공정에서 상기 제 1 바이폴라 트랜지스터의 에미터 접속영역 창을 형성함과 동시에 상기 저항영역의 버팅 콘택부의 접속창을 형성하고, 상기 (j)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부 형성과 동시에 저항영역의 고저항 부위와 버팅 콘택부위와 저저항 부위를 형성하며, 상기 (k)의 공정에서 상기 제 1 바이폴라 트랜지스터의 다결정 실리콘 에미터 접속부와 같이 상기 저항 영역의 버팅 콘택부와 저저항부에 제 2 도전형의 이온주입을 하고, 상기 (l)의 공정에서 각 영역의 접속창 형성과 동시에 저항 및 캐패시터 영역의 접속창을 형성하며 상기 (m)공정시 상기 창들을 통해 도체층에 접속하고 상기 (n)공정시 보호막층을 도포하고 도선 용접을 위한 패드를 노출함을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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