JPS61287159A - Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体集積回路、特に、ノ９イポーラトラ
ンジスタとＭＯＳ ＦＥＴを併わせもつＢＬ−ＣＭＯＳ
半導体ＩＣ装置の製造方法に関する。
ンジスタとＭＯＳ ＦＥＴを併わせもつＢＬ−ＣＭＯＳ
半導体ＩＣ装置の製造方法に関する。
（従来の技術）
従来、Ｂｉ−０ＭＯ８素子の製造方法に関し、１９８４
、秋季第４５回応用物理学会学術講演会講演予稿集（Ｗ
ａ演番号４１６ ） ｒ １７ン拡散の表面酸化膜依存
性」および昭和５９′ｉ度電子通信学会通信部門全国大
会講演論文集分冊Ｉ Ｐａｒｔ ９０ｒ Ｂｉ −ＣＭ
ＯＳプロセスにおけるゲート酸化のバイポーラ素子への
影響」などの公知文献がある。
、秋季第４５回応用物理学会学術講演会講演予稿集（Ｗ
ａ演番号４１６ ） ｒ １７ン拡散の表面酸化膜依存
性」および昭和５９′ｉ度電子通信学会通信部門全国大
会講演論文集分冊Ｉ Ｐａｒｔ ９０ｒ Ｂｉ −ＣＭ
ＯＳプロセスにおけるゲート酸化のバイポーラ素子への
影響」などの公知文献がある。
第５図はＮＰＮ ）ランジスタのエミッタおよびペース
部分の理想的な断面図であシ、第６図および第７図は従
来の実際の半導体装置におけるＮＰＮトランジスタのエ
ミッタおよびペース部分の断面図である。
部分の理想的な断面図であシ、第６図および第７図は従
来の実際の半導体装置におけるＮＰＮトランジスタのエ
ミッタおよびペース部分の断面図である。
この第５図ないし第７因において、比抵抗１０〜２０Ω
・ｍ程度のＰ型基板（図示せず）に、既知の選択拡散技
術でＮ埋込層を形成した後に、このＰ型基板表面にＮ型
エピタキシャル層１０を形成する。
・ｍ程度のＰ型基板（図示せず）に、既知の選択拡散技
術でＮ埋込層を形成した後に、このＰ型基板表面にＮ型
エピタキシャル層１０を形成する。
このＮ型エピタキシャル層１０にペース５′ヲ形成し、
このペース５′にエミッタ６′を形成している。
このペース５′にエミッタ６′を形成している。
次いで、厚い酸化＠２０を形成後にペース５′およびエ
ミッタ６′にコンタクト孔を開孔している。
ミッタ６′にコンタクト孔を開孔している。
（発明が解決しようとする問題点）
この場合、厚い酸化膜２０の形成後に一回のホトリソ工
程（コンタクト工程）で開孔部を形成すると、エツチン
グ時に横方向にもエツチングされるので、開孔部の寸法
精度が悪化する。
程（コンタクト工程）で開孔部を形成すると、エツチン
グ時に横方向にもエツチングされるので、開孔部の寸法
精度が悪化する。
したがって、この開孔部を厚い酸化膜を形成した直後と
薄い５ｉｌｌ膜（ゲート酸化膜）を形成した後の２回の
工程で開孔する必要がある。
薄い５ｉｌｌ膜（ゲート酸化膜）を形成した後の２回の
工程で開孔する必要がある。
しかし、上記従来の製造方法では、一度上記；ンタク・
ト孔をあけてから酸化を行うので、第６図に示すように
エミッタ６′の一部が開孔部の酸化の影響で増速拡散と
なシ、開孔部のエミッターペース接合が他の領域のエミ
ッターペース接合よシ深くなったシ、または第７図に示
すようにエミッタ６′から表面酸化膜中に取シ込まれた
リンがシリコンへ再拡散することで、表面酸化膜下のエ
ミッターペース接合が開孔部のエミッターペース接合よ
シ深くなったシする。このような深さが一定でない接合
面を有する構造はトランジスタの耐圧劣化やｈＦＢ制御
性の悪化の原因となる。
ト孔をあけてから酸化を行うので、第６図に示すように
エミッタ６′の一部が開孔部の酸化の影響で増速拡散と
なシ、開孔部のエミッターペース接合が他の領域のエミ
ッターペース接合よシ深くなったシ、または第７図に示
すようにエミッタ６′から表面酸化膜中に取シ込まれた
リンがシリコンへ再拡散することで、表面酸化膜下のエ
ミッターペース接合が開孔部のエミッターペース接合よ
シ深くなったシする。このような深さが一定でない接合
面を有する構造はトランジスタの耐圧劣化やｈＦＢ制御
性の悪化の原因となる。
この発明は、前記従来技術がもっている問題点のうち、
開孔部の寸法精度が悪化する点と、耐圧劣化やｈＦＢ制
御性が悪化する点を同時に解決するＢｌ−ＣＭＯＳ半導
体ＩＣ装置の製造方法を提供するものである。
開孔部の寸法精度が悪化する点と、耐圧劣化やｈＦＢ制
御性が悪化する点を同時に解決するＢｌ−ＣＭＯＳ半導
体ＩＣ装置の製造方法を提供するものである。
（問題点を解決するための手段）
この発明は、Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法
において、基板上に形成したエピタキシャル層に分離領
域およびウェル層を形成し、酸化膜をマスクにしてＰＭ
Ｏ８のソース・ドレインとバイポーラトランジスタのペ
ースを同時に形成した後にリン拡散でＮＭＯＳのソース
・ドレインおよびバイポーラトランジスタのエミッタと
コレクタを同時に形成するとともに特許請求の範囲で記
した条件で表面に酸化膜を形成する工程とを導入したも
のである。
において、基板上に形成したエピタキシャル層に分離領
域およびウェル層を形成し、酸化膜をマスクにしてＰＭ
Ｏ８のソース・ドレインとバイポーラトランジスタのペ
ースを同時に形成した後にリン拡散でＮＭＯＳのソース
・ドレインおよびバイポーラトランジスタのエミッタと
コレクタを同時に形成するとともに特許請求の範囲で記
した条件で表面に酸化膜を形成する工程とを導入したも
のである。
（作 用）
この発明によれば、Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製
造方法において、以上のような工程を導入したので、「
酸化によるリンの増速拡散」と「シリコン中から表面酸
化膜へ拡散したリンのシリコンへの再拡散」との両物理
現象の接合深さに与える影響が同レベルにな夛、酸化工
程（ゲート酸化工程）前に開孔されたコンタクト孔の形
状にかかわらず平坦な接合が得られる。したがって、前
記問題点を除去できる。
造方法において、以上のような工程を導入したので、「
酸化によるリンの増速拡散」と「シリコン中から表面酸
化膜へ拡散したリンのシリコンへの再拡散」との両物理
現象の接合深さに与える影響が同レベルにな夛、酸化工
程（ゲート酸化工程）前に開孔されたコンタクト孔の形
状にかかわらず平坦な接合が得られる。したがって、前
記問題点を除去できる。
（実施例）
以下、この発明のＢｉ−ＣＭＯＳ半導体ＩＣ装置の一実
施例について図面に基づき説明する。第１図（ａ）ない
し第１図（ｅ）はその一実施例の工程説明図である。
施例について図面に基づき説明する。第１図（ａ）ない
し第１図（ｅ）はその一実施例の工程説明図である。
まず、第１図（ａ） Ｋ示すように、比抵抗１０〜２゜
Ω−傭程度のＰ型＜１００＞基板１に既知の選択拡散技
術でｓｂを拡散して、埋込みＮ＋領域２を形成する。
Ω−傭程度のＰ型＜１００＞基板１に既知の選択拡散技
術でｓｂを拡散して、埋込みＮ＋領域２を形成する。
次に、このＰ型＜１００＞基板ｌの表面に比抵抗５Ω−
備程度のＮ型エピタキシャル層を約１０μｍ形成した後
、Ｐ分離領域３には、ゾロンを拡散し、Ｐ−ウェル領域
４にはゾロンイオンをインプランテーションでＰ−ノす
る。
備程度のＮ型エピタキシャル層を約１０μｍ形成した後
、Ｐ分離領域３には、ゾロンを拡散し、Ｐ−ウェル領域
４にはゾロンイオンをインプランテーションでＰ−ノす
る。
この場合の戸分離領域３の拡散条件は１０Ω／口程度で
あシ、Ｐ″″ウェル領域４のボロンのインプランテーシ
ョン条件は約Ｉ Ｘ １０”ｃｒｙｔ−２である。
あシ、Ｐ″″ウェル領域４のボロンのインプランテーシ
ョン条件は約Ｉ Ｘ １０”ｃｒｙｔ−２である。
次に、この基板に１２００℃、約９時間の熱処理を加え
ることＫよシ、Ｐ＋分離領域３をＰ型＜１００＞基板１
に到達させるとともに、十分な深さのＰ″″ウェル領域
４を形成する。
ることＫよシ、Ｐ＋分離領域３をＰ型＜１００＞基板１
に到達させるとともに、十分な深さのＰ″″ウェル領域
４を形成する。
このとき、表面に約５００ＯＡの酸化膜２０が形成され
る。この酸化膜２０をマスクにして、第１図（ト）〕Ｋ
示すように、ＰＭＯ８１００のソース・ドレイン５とノ
々イボーラトランジスタ３００のペース５′を同時に形
成する。
る。この酸化膜２０をマスクにして、第１図（ト）〕Ｋ
示すように、ＰＭＯ８１００のソース・ドレイン５とノ
々イボーラトランジスタ３００のペース５′を同時に形
成する。
続いて、リン拡散でＮＭＯＳ２００のソース・ドレイン
６とバイポーラトランジスタ３００のエミッタ６′を同
時に形成する。この場合、比抵抗１２０勺のＮ＋デポジ
ションを行い、次いで、ウェットＯ雪雲囲気で３０分Ｐ
ライブインを行う。
６とバイポーラトランジスタ３００のエミッタ６′を同
時に形成する。この場合、比抵抗１２０勺のＮ＋デポジ
ションを行い、次いで、ウェットＯ雪雲囲気で３０分Ｐ
ライブインを行う。
この場合のコンタクト部の接合深さａとその他の領域の
接合深さｂのドライブイン温度との関係を示したのが第
２図である。
接合深さｂのドライブイン温度との関係を示したのが第
２図である。
こ（７）８２図におイテ、８はＰ型（１００＞基板、９
はドライブイン工程で基板表面に形成された酸化膜、１
０はコンタクト領域に開孔された窓、１１はリンが拡散
されている領域である。
はドライブイン工程で基板表面に形成された酸化膜、１
０はコンタクト領域に開孔された窓、１１はリンが拡散
されている領域である。
この第２図において、接合深さｘｊ とドライブイン温
度Ｔとの関係は、Ｐライブイン温度Ｔ≧９４０℃のとき
、続く酸化工程（ゲート酸化膜形成工程）において、窓
部が酸化による増速拡散となるので、ａ ） ｂとなる
。
度Ｔとの関係は、Ｐライブイン温度Ｔ≧９４０℃のとき
、続く酸化工程（ゲート酸化膜形成工程）において、窓
部が酸化による増速拡散となるので、ａ ） ｂとなる
。
また、ドライブイン温度Ｔ＜ ９４０℃のとき、続く酸
化工程において、窓以外の領域では、表面酸化膜に取シ
込まれたリンがシリコン中に再び拡散するので、ｂ）ａ
となる。
化工程において、窓以外の領域では、表面酸化膜に取シ
込まれたリンがシリコン中に再び拡散するので、ｂ）ａ
となる。
これよシ、ドライブイン温度Ｔ＃９４０℃とすれば、「
酸化によるリンの増速拡散」と「シリコン中から表面酸
化膜へ拡散したリンのシリコンへの再拡散」との両物理
現象の接合深さに与える影響が同じレベルになシ、酸化
工程前にコンタクト孔をあけた場合でも平坦な接合が得
られることがわかる。
酸化によるリンの増速拡散」と「シリコン中から表面酸
化膜へ拡散したリンのシリコンへの再拡散」との両物理
現象の接合深さに与える影響が同じレベルになシ、酸化
工程前にコンタクト孔をあけた場合でも平坦な接合が得
られることがわかる。
なお、添付の参考図の写真１はドライブイン温度を９０
０℃とした場合の写真であシ、上部が表面を撮影し、下
部か断面を撮影した場合であシ、窓部の接合は他の領域
の接合に比べて小さくなっていることがわかる。
０℃とした場合の写真であシ、上部が表面を撮影し、下
部か断面を撮影した場合であシ、窓部の接合は他の領域
の接合に比べて小さくなっていることがわかる。
また、写真２は、ドライブインｍ度を９５０°とし几場
合であシ、写真２では、写真１にみられ友接合面の段差
は生じていない。
合であシ、写真２では、写真１にみられ友接合面の段差
は生じていない。
ここで、説明を再度第１図（ｂ）の工程に戻す。上述の
よりに、リン拡散でＮＭＯＳ２００のソースドレイン６
’ｔ−Ｐ−ウエル領域４に形成すると同時に、バイポー
ラトランジスタ３００のエミッタ６′全ペース５′の領
域に形成するとともに、Ｎ型エピタキシャル層にコレク
タ；ンタクト領域６“を同時に形成する。
よりに、リン拡散でＮＭＯＳ２００のソースドレイン６
’ｔ−Ｐ−ウエル領域４に形成すると同時に、バイポー
ラトランジスタ３００のエミッタ６′全ペース５′の領
域に形成するとともに、Ｎ型エピタキシャル層にコレク
タ；ンタクト領域６“を同時に形成する。
次に、第１図（ｃ）に示すよりに、基板表面の酸化膜２
０にはコンタクト孔ｔ−Ｓける工程で同時にＭＯ８Ｆ’
ＥＴのｒ−ト領域の表面の酸化膜２０を除去する。
０にはコンタクト孔ｔ−Ｓける工程で同時にＭＯ８Ｆ’
ＥＴのｒ−ト領域の表面の酸化膜２０を除去する。
次Ｋ、この基板に約１０００℃１００分根度の酸化をド
ライＯ１雰吐気で行って、前記開孔部に約１０００人の
ダート酸化膜３０を形成する（第１図（ｄ））。
ライＯ１雰吐気で行って、前記開孔部に約１０００人の
ダート酸化膜３０を形成する（第１図（ｄ））。
次に、再度コンタクト孔を開孔して、第１図（ｅ）に示
すように、このフンタクト孔にアルミニウムなどの金属
７を蒸着およびホトリンすることによシ、図示のごとき
構造のＢｉ−０ＭＯ８素子が形成される。
すように、このフンタクト孔にアルミニウムなどの金属
７を蒸着およびホトリンすることによシ、図示のごとき
構造のＢｉ−０ＭＯ８素子が形成される。
なお、コンタクト孔をおける工程をＰ−１酸化膜を形成
する工程の前後で２回行うのは、微小寸法で精度がよく
、形状のなめらかなコンタクト孔をあけることにある。
する工程の前後で２回行うのは、微小寸法で精度がよく
、形状のなめらかなコンタクト孔をあけることにある。
すなわち、ダート酸化膜３０全形成しｔ後に、一度のコ
ンタクトホトリソ工程で開孔すると、５ｏｏｏ〜６００
０Ａの酸化膜にコンタクト孔を形成することになるので
、微小寸法の孔をあけ友）、正確な位置に精度よく開孔
することが困難になる。
ンタクトホトリソ工程で開孔すると、５ｏｏｏ〜６００
０Ａの酸化膜にコンタクト孔を形成することになるので
、微小寸法の孔をあけ友）、正確な位置に精度よく開孔
することが困難になる。
また、このとき、Ｒ−Ｉ−Ｅ （Ｒｅａｃｔｉｖｅ Ｊ
ｏｎ Ｅｔｃｈｉｎｇ ）のような異方性エツチングを
行うと、ある程度微小寸法の孔を精度よく開孔できるが
、孔の形状が急峻とな９、オーミック特性のよいコンタ
クト金得ることができない。
ｏｎ Ｅｔｃｈｉｎｇ ）のような異方性エツチングを
行うと、ある程度微小寸法の孔を精度よく開孔できるが
、孔の形状が急峻とな９、オーミック特性のよいコンタ
クト金得ることができない。
（発明の効果）
以上詳細に説明し友ようにこの発明によれば、「酸化に
よるリンの増速拡散」と「シリコン中から表面酸化膜へ
拡散したリンのシリコンへの再拡散」との両物理現象の
接合深さに与える影響が同レベルになる条件を選ぶこと
によシ、酸化工程前にコンタクト孔をあけ九場合でも平
坦な接合が得られる。
よるリンの増速拡散」と「シリコン中から表面酸化膜へ
拡散したリンのシリコンへの再拡散」との両物理現象の
接合深さに与える影響が同レベルになる条件を選ぶこと
によシ、酸化工程前にコンタクト孔をあけ九場合でも平
坦な接合が得られる。
したがって、酸化工程前にコンタクト孔をあける必要の
あるＢｉ −０ＭＯ８製造工程において特に有効でアシ
、これにより、平坦なエミツターペース接合が得られ、
Ｂｉ−０ＭＯ８素子中のパイポー２トランジスタはｈｎ
ばらつきが少なく、耐圧の高いものとなる。
あるＢｉ −０ＭＯ８製造工程において特に有効でアシ
、これにより、平坦なエミツターペース接合が得られ、
Ｂｉ−０ＭＯ８素子中のパイポー２トランジスタはｈｎ
ばらつきが少なく、耐圧の高いものとなる。
ｌｘ１図（荀ないし第１図（ｅ）はこの発明のＢｉ −
ＣＭＯＳ半導体ＩＣ装置の製造方法の一実施例の工程説
明図、第２図は同上Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製
造方法？説明するためのコンタクト領域の接合深さとそ
の他の領域の接合深さのドライツイン温度との関係を示
す図、第３図は同上Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製
造方法におけるドライツイン温度９００℃の場合の窓部
の接合の状態を撮影して示す写真、！４図は同上Ｂｉ−
ＣＭＯＳ半導体ＩＣ装置の製造方法におけるドライブイ
ン塩［９５０℃の場合の接合面を撮影して示す写真、第
５図はＮＰＮトランジスタのエミッタおよびベース部分
の理想とする断面図、第６図および第７図はそれぞれ従
来のＮＰＮ）？ンジスタのエミッタおよびベース部の断
面図である。 １・・・Ｐ型（１００）基板、２・・・埋込みＮ＋領領
域３・・・Ｐ十分離領域、４・・・Ｐ−ウェル領域、５
，６・・・ソースドレイン、５′・・・ベース、６′・
・・エミッタ、６“・・・コレクタコンタクト領域、７
・・・金属、２０・・・酸化膜、３０・Ｐ−）酸化膜、
１００−ＰＭＯ８，２００−・・ＮＭＯＳ，３００・・
・バイポーラトランジスタ。 特許出願人 沖電気工業株式会社 ！００： ｐＨｔｒｓ ５： ソース ト”レイン ５′：へ−ス 第１図 ｓｏ：ｒ−トｇ’ｘ ＜ｔ Ｉｌｌ タフイン”インｉｋｇ Ｔ （”Ｃ）不七ト叩ＩＣＢ
Ｉ７６ｈ−フィ７゛イン月１にり１オｉイトヲ？；＾Ｒ
ＪＭｉ牡ｘｉ７目第２図 手続補正書（方式） ％式％ １、事件の表示 特願昭６０−１２７２３４号 ２、発明の名称 Ｂｉ−ＣＭＯ５半導体ＩＣ装置の製造方法３ 補正をす
る者 事件との関係 特許出願人 （０２９）沖電気工業株式会社 ５、補正命令の日付 昭和６０年９月２４日（発送日）
６、補正の対象 （１）明細書２頁１４行及び１９行の「第５図」を「第
３図」と訂正する。 （２）同２頁１５行及び３頁１７行「第６図」を。 「第４図」と訂正する。 （３）同２頁１５行、１９行及び４頁第１行「第７図」
を「第５図」と訂正する。 （４）同８頁８行〜１５行「なお・・・・・・生じてい
ない。 を削除する。 （５）同１１頁１０行〜１５行「第３図は・・・・・・
示す写真、」を削除する。 （６）同１１頁１５行「第５図」を「第３図」と訂正す
る。 （７）同１１頁１７行「第６図および第７図」を「第４
図および第５図」と訂正する。 （８）図面中筒３図及び第４図を削除する。 （９）図面中、第５図〜第７図の図番を別紙朱書の如く
夫々第３図〜第５図と訂正する。
ＣＭＯＳ半導体ＩＣ装置の製造方法の一実施例の工程説
明図、第２図は同上Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製
造方法？説明するためのコンタクト領域の接合深さとそ
の他の領域の接合深さのドライツイン温度との関係を示
す図、第３図は同上Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製
造方法におけるドライツイン温度９００℃の場合の窓部
の接合の状態を撮影して示す写真、！４図は同上Ｂｉ−
ＣＭＯＳ半導体ＩＣ装置の製造方法におけるドライブイ
ン塩［９５０℃の場合の接合面を撮影して示す写真、第
５図はＮＰＮトランジスタのエミッタおよびベース部分
の理想とする断面図、第６図および第７図はそれぞれ従
来のＮＰＮ）？ンジスタのエミッタおよびベース部の断
面図である。 １・・・Ｐ型（１００）基板、２・・・埋込みＮ＋領領
域３・・・Ｐ十分離領域、４・・・Ｐ−ウェル領域、５
，６・・・ソースドレイン、５′・・・ベース、６′・
・・エミッタ、６“・・・コレクタコンタクト領域、７
・・・金属、２０・・・酸化膜、３０・Ｐ−）酸化膜、
１００−ＰＭＯ８，２００−・・ＮＭＯＳ，３００・・
・バイポーラトランジスタ。 特許出願人 沖電気工業株式会社 ！００： ｐＨｔｒｓ ５： ソース ト”レイン ５′：へ−ス 第１図 ｓｏ：ｒ−トｇ’ｘ ＜ｔ Ｉｌｌ タフイン”インｉｋｇ Ｔ （”Ｃ）不七ト叩ＩＣＢ
Ｉ７６ｈ−フィ７゛イン月１にり１オｉイトヲ？；＾Ｒ
ＪＭｉ牡ｘｉ７目第２図 手続補正書（方式） ％式％ １、事件の表示 特願昭６０−１２７２３４号 ２、発明の名称 Ｂｉ−ＣＭＯ５半導体ＩＣ装置の製造方法３ 補正をす
る者 事件との関係 特許出願人 （０２９）沖電気工業株式会社 ５、補正命令の日付 昭和６０年９月２４日（発送日）
６、補正の対象 （１）明細書２頁１４行及び１９行の「第５図」を「第
３図」と訂正する。 （２）同２頁１５行及び３頁１７行「第６図」を。 「第４図」と訂正する。 （３）同２頁１５行、１９行及び４頁第１行「第７図」
を「第５図」と訂正する。 （４）同８頁８行〜１５行「なお・・・・・・生じてい
ない。 を削除する。 （５）同１１頁１０行〜１５行「第３図は・・・・・・
示す写真、」を削除する。 （６）同１１頁１５行「第５図」を「第３図」と訂正す
る。 （７）同１１頁１７行「第６図および第７図」を「第４
図および第５図」と訂正する。 （８）図面中筒３図及び第４図を削除する。 （９）図面中、第５図〜第７図の図番を別紙朱書の如く
夫々第３図〜第５図と訂正する。
Claims (1)
- 【特許請求の範囲】 バイポーラトランジスタとＭＯＳＦＥＴが同一の半導体
基板に混在するＢｉ−ＣＭＯＳ半導体装置の製造方法に
おいて、 （ａ）バイポーラトランジスタのエミッタとＮＭＯＳの
ソース・ドレイン領域に９００℃以上１０００℃以下の
温度でリンを拡散する工程と、 （ｂ）ウェットＯ＿２雰囲気中で９４０℃±２０℃の温
度で半導体基板表面を酸化して酸化膜を形成する工程と
、 （ｃ）この酸化膜のうちＭＯＳＦＥＴのゲート領域を含
む任意領域の酸化膜を除去する工程と、 （ｄ）９５０℃以上の温度で半導体基板表面の酸化を行
つてＭＯＳＦＥＴのゲート酸化膜を形成する工程と、 よりなることを特徴とするＢｉ−ＣＭＯＳ半導体ＩＣの
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127234A JPS61287159A (ja) | 1985-06-13 | 1985-06-13 | Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 |
| US07/079,804 US4806499A (en) | 1985-06-13 | 1987-07-31 | Method of manufacturing Bi-CMOS semiconductor IC devices using dopant rediffusion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127234A JPS61287159A (ja) | 1985-06-13 | 1985-06-13 | Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287159A true JPS61287159A (ja) | 1986-12-17 |
Family
ID=14955038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127234A Pending JPS61287159A (ja) | 1985-06-13 | 1985-06-13 | Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4806499A (ja) |
| JP (1) | JPS61287159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155652A (ja) * | 1987-12-11 | 1989-06-19 | Matsushita Electron Corp | ＢｉＭＯＳ半導体集積回路 |
| JPH01187943A (ja) * | 1988-01-22 | 1989-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900001062B1 (ko) * | 1987-09-15 | 1990-02-26 | 강진구 | 반도체 바이 씨 모오스 장치의 제조방법 |
| US5121185A (en) * | 1987-10-09 | 1992-06-09 | Hitachi, Ltd. | Monolithic semiconductor IC device including blocks having different functions with different breakdown voltages |
| US5017995A (en) * | 1987-11-27 | 1991-05-21 | Nec Corporation | Self-aligned Bi-CMOS device having high operation speed and high integration density |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
| US5258644A (en) * | 1988-02-24 | 1993-11-02 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| US4939099A (en) * | 1988-06-21 | 1990-07-03 | Texas Instruments Incorporated | Process for fabricating isolated vertical bipolar and JFET transistors |
| US4971929A (en) * | 1988-06-30 | 1990-11-20 | Microwave Modules & Devices, Inc. | Method of making RF transistor employing dual metallization with self-aligned first metal |
| US5240867A (en) * | 1989-02-09 | 1993-08-31 | Fujitsu Limited | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production |
| US5256582A (en) * | 1989-02-10 | 1993-10-26 | Texas Instruments Incorporated | Method of forming complementary bipolar and MOS transistor having power and logic structures on the same integrated circuit substrate |
| JPH0348457A (ja) * | 1989-04-14 | 1991-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5429959A (en) * | 1990-11-23 | 1995-07-04 | Texas Instruments Incorporated | Process for simultaneously fabricating a bipolar transistor and a field-effect transistor |
| JPH04239760A (ja) * | 1991-01-22 | 1992-08-27 | Sharp Corp | 半導体装置の製造法 |
| US5322805A (en) * | 1992-10-16 | 1994-06-21 | Ncr Corporation | Method for forming a bipolar emitter using doped SOG |
| EP0613181A1 (en) * | 1993-02-26 | 1994-08-31 | STMicroelectronics S.r.l. | Bipolar transistor compatible with CMOS processes |
| US6030864A (en) * | 1996-04-12 | 2000-02-29 | Texas Instruments Incorporated | Vertical NPN transistor for 0.35 micrometer node CMOS logic technology |
| CN102637778A (zh) * | 2012-05-10 | 2012-08-15 | 英利能源（中国）有限公司 | 一种pn结的扩散方法 |
| CN103367125A (zh) * | 2013-07-18 | 2013-10-23 | 英利能源（中国）有限公司 | 一种通过改变多晶硅片磷源成分提高扩散质量的方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2945854A1 (de) * | 1979-11-13 | 1981-05-21 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Ionenimplantationsverfahren |
| JPS5676560A (en) * | 1979-11-28 | 1981-06-24 | Hitachi Ltd | Semiconductor device |
| US4346512A (en) * | 1980-05-05 | 1982-08-31 | Raytheon Company | Integrated circuit manufacturing method |
| US4512815A (en) * | 1980-05-27 | 1985-04-23 | National Semiconductor Corporation | Simplified BIFET process |
| US4362574A (en) * | 1980-07-09 | 1982-12-07 | Raytheon Company | Integrated circuit and manufacturing method |
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| DE3175429D1 (en) * | 1981-11-28 | 1986-11-06 | Itt Ind Gmbh Deutsche | Process for producing a monolithic integrated circuit having at least one pair of complementary field-effect transistors and at least one bipolar transistor |
| JPS58158972A (ja) * | 1982-03-16 | 1983-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| EP0093786B1 (de) * | 1982-05-06 | 1986-08-06 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer planaren monolithisch integrierten Festkörperschaltung mit mindestens einem Isolierschicht-Feldeffekttransistor und mit mindestens einem Bipolartransistor |
| DE3274699D1 (en) * | 1982-09-20 | 1987-01-22 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit with at least one bipolar planar transistor |
| EP0122313B1 (de) * | 1983-04-18 | 1987-01-07 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem integrierten Isolierschicht-Feldeffekttransistor |
| US4527456A (en) * | 1983-07-05 | 1985-07-09 | Perkins William R | Musical instrument |
-
1985
- 1985-06-13 JP JP60127234A patent/JPS61287159A/ja active Pending
-
1987
- 1987-07-31 US US07/079,804 patent/US4806499A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155652A (ja) * | 1987-12-11 | 1989-06-19 | Matsushita Electron Corp | ＢｉＭＯＳ半導体集積回路 |
| JPH01187943A (ja) * | 1988-01-22 | 1989-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4806499A (en) | 1989-02-21 |
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