JPH02143555A

JPH02143555A - 複合型半導体素子の製造方法

Info

Publication number: JPH02143555A
Application number: JP29773788A
Authority: JP
Inventors: Takao Ito; 隆夫伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-11-25
Filing date: 1988-11-25
Publication date: 1990-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の目的〕〈産業上の利用分野〉本発明は、複合型集積回路素子に係わり、特に、微細構
造を持つＢ　１−ＨＯ３型集積回路素子に好適する。

（従来の技術〉最近の半導体素子にあっては、Ｄ−１昆ト１に代表され
る集積度の大ぎい素子に加え、各種の複合型半導体素子
が発表、開発の段階を経て実用化の域に達しているもの
ら多く、Ｂ　１−）１０３型集積回路素子もその一つで
ある。

第２図ａ〜ｆを参照して、ケート長か１．５ＪＪＪｎ以
下でＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ）
＠３ｆｉのＭＯ３素子を複合化した、従来のＢｉ−）！
Ｏ３型集積回路素子の構造と製法を説明する。即ら、シ
リコン半導体↓；ル仮には、常法により埋込領域を設け
た後エピタキシャル（Ｅｐｉ　ｔａｘｉａｌ　）を堆積
・成長させか、図面ではこの後の工程からを示している
。

即ち、エピタキシャル層に形成した表ｉ’１ｉＡＱ化膜
をレジスト層を塗イｌ後、リソグラフィ（Ｌｌｔｈｏ−
ｇｒａｐｈｙ）−工程を施して、所定の位置に窓を形成
する。この窓からボロンＢをイオン注入してから所定の
熱拡散工程を経てＰ−Ｗｅｌ＋領域５０を形成する。

引続きレジスト塗布−窓形成−リン（Ｐ）のイオン注入
−熱拡散工程を施してエピタキシャル層の所望の場所に
Ｎ−Ｗｅｌｌ領域５１及びＮＰＮトランジスタのコレク
タ領域５２を設置する。

次いで、選択酸化法によりエピタキシャル層表面付近に
素子分離用の厚いフィールド酸化膜５３・・・を形成し
、更に、素子形成予定位置には、薄いゲート酸化膜５４
・・・を生成する。この結果、薄いゲート酸化１１ｇ５
４・・・は、集積回路に必要な分離領域として機能する
厚いフィールド酸化膜５３・・・に挾まれる形状になる
。

この薄いゲート酸化膜５４・・・及び厚いフィールド酸
化膜５３・・・により構成される表面には、高濃度のリ
ン（Ｐ）を含む多結晶シリコン＠５５をデボ（Ｄｅｐｏ
ｓ　ｉ　ｔ　ｉ　ｏｎ）　Ｌ／て、Ｎ−ＨＯ３トランジ
スタ用工程に入る。即ち、公知のりソゲラフイエ程及び
ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）
　　工程を、リン（Ｐ）を含む多結晶シリコン層５５に
施すパターニング（Ｐａｔｔｅｒｎｉｎｇ）工程により
、薄いゲート酸化膜５４に積層したＮ　ＨＯ２，ＰＩＯ
３トランジスタのゲート５５゜５５を形成する。このゲ
ート５５は、多結晶シリコン層５５により構成されるの
で同番号を付（プる。このバターニング工程によりゲー
ト５５以外の多結晶シリコン層５５は除去される。一方
、ＮＰＮ　トランジスタ形成予定位置に形成した薄いゲ
ート酸化膜５４にも公知のりソゲラフイエ程とボロンの
イオン注入を実施してＮＰＮトランジスタのベース領域
５７を形成する。第２図ａに示したようにＮ−１−１Ｏ
３１〜ランジスタ用低濃度ドレインを形成するために、
同じくリソグラフィ工程によりＮ−８０８１−ランジス
タゲート５５を構成する多結晶シリコン層５５に隣接し
て配置する薄いゲート酸化膜５４以外のそれを溶除して
窓を設け、次にリンをドーズ量１０１３〜１０１４　ｃ
ｍ−２でイオン注入して低濃度トレイン領１５８を形成
する。

この低濃度ドレイン領域５８は、Ｎ−ＨＯ３トランジス
タのゲート５６とセルファライン（Ｓｅｌｆ　Ａｌｉｇ
ｎ）により形成され、第２図ａに示す断面構造が得られ
る。

次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄ
ｅｐｏｓｉｔｉｏｎ）法により酸化膜５９を１０００人
〜４．ＯＯ０人の厚さでデボし、更に、８００　’Ｃ〜
１１００°Ｃの温度でアニールを行う。

（第２図ｂ）。

この酸化膜５９には、異方性エツチングを行うＲＩＥ工
程を実施して、多結晶シリコンからなるＭＯＳ　トラン
ジスタのゲート５６の側壁に酸化膜５９が残ったいわゆ
るサイドウオール（Ｓｉｄｅ　Ｗａｌｌ）　６０が形成
される。その厚さは、酸化膜５９の厚さにほぼ等しい（
第２図Ｃ）。

この工程では、バイポーラ素子用コレクタ領域５２、ベ
ース領域５７及びエミッタ形成予定領域に対応する酸化
膜５９及び５４はＲＩＥ工程によりエツチングされる。

Ｎ−ＭＯＳの高濃度ソース、ドレイン領域、ＮＰＮトラ
ンジスタのコレクタコンタク１〜及びエミッタ領域用窓
の形成に備えて、レジスト層６１を被覆後、夫々の形成
予定位置に対応する場所を公知のりソグラフイ技術によ
り溶除して第２図ｄにあるように窓を設け、ここから砒
素１０１５〜１０１０ｃｍ″′２のドーズ量でイオン量
でイオン注入して、高濃度ソース、ドレイン領域６２、
ＮＰＮ　トランジスタのコレクタコンタクト６３及びエ
ミッタ領域６４を形成する。

この工程におけるＮ−ＨＯ３トランジスタの高濃度ソー
ス、トレイン領域６２とゲート５５間の距離は、サイド
ウオール６０により決定される。

更に、Ｎ−臀ｅｌｌ領域５１に形成するＰＨ０３ｌ−ラ
ンジスタ及びＮＰＮ　トランジスタの外部ベースを形成
するために、レジストをマスクとするイオン注入工程を
実施する。即ち、第２図ｅに示すように、夫々の形成位
置以外に新しジス１へ層６５を設置して、Ｐ−Ｗｅ１１
領域５１と外部ベースにボロンＢを１Ｑ１５，１Ｏ１６
ｃｍ−２のドーズ量でイオン注入する。この結果、ＰＭ
ＯＳトランジスタの高濃度ソース、トレイン領域６６と
ＮＰＮ　トランジスタの外部ベース６７が形成される。

この時、ＮＰＮ　トランジスタのエミッタ領域６３と外
部ベース６７間の距離は、合せずれによりバラツキを生
ずる。

更にまた、第２図ｆに示すように、ＣＶＤ法によりＣＶ
Ｄ酸化膜６８をデボ後、８００　’Ｃ〜１１００’Ｃで
アニール（Ａｎｎｅａρ）して、更にリソグラフィ工程
とＲＩＥ工程により各素子のコンタクトホールを開孔す
る。この場合、ＮＰＮ　トランジスタのエミツタ領域６
３用コンタクトホール寸法がエミッタ領Ｍ６２より大き
くならないように合せずれ等を考慮して、エミッタ領域
６３をリソグラフィ限界寸法よりも大きくしておく必要
がある。

この間孔後、ＡＲまたはＡ１合金＜ＡＥ−８−Ｃｕ）（
Ａｆｆ−Ｃｕ）を常法により堆積後、リソグラフィ工程
とＲＩＥ工程により配線６９・・・を形成して第１図ｆ
の断面＠造を持つＢ　ｉ−）ＩＯ３即ち複合素子が完成
する。

（発明が解決しようとする課題〉ゲート寸法（［ｇ）が１．５−以下のＨＯＳトランジス
タでは、ホットキャリアによる特性変動を防止するため
に、ＬＤＤ　構造が一般的に採用されているが、Ｂ＋−
ト１０８のような複合素子では、この構造を得るための
プロセスが不都合になる。

即ち、第２図Ｃにより説明したように、ＣｖＤ′酸化膜
をＲＩＥ法によりエツチングする時、ＮＰＮ　トランジ
スタのベース領域５７上の酸化膜も同時にエツチングさ
れ、オーバエツチングによりシリコン層もエツチングさ
れる。この結果シリコン層には結晶欠陥が生じるのは周
知の事実であり、その除去にはｆ？ＩＥ工程後ＣＤＥ　
（ｃｈｅｍｉｃａｌ　Ｄｒｙ　ＥｔＣｈｉｎ（］の略で
、プラズマにより形成したＲａｄ　ｉ　ｃａ　ｌを、マ
グネトロン管を利用してその生成場所より離れた位置に
移動してドライエツチングする方式〉工程または水酸化
カリウム等のアルカリ溶液によりシリコン表面のダメー
ジ（Ｄａｍａｇｅ）層を溶除している。しかし、バイポ
ーラトランジスタは、拡散プロファイル（特にベース、
エミッタの拡散プロファイル）により特性が大ぎく変化
する。従って、この溶除工程のエツチング量のバラツキ
かベースプロファイルのバラツキをもたらし、結果的に
は、バイポーラ特性も大きくバランかせる。このため、
微細なＣ／）ＩＯ３素子とバイポーラ素子等をモノリシ
ックに形成した複合素子の製造がカ［シい。その対策と
しては、ＲＩＥ工程により発生するダメージ層除去後ベ
ースインプラ（Ｂａｓｅ　Ｉｍｐｌａｎｔａｔｉｏｎ）
を実施する方法−が考えられる。しかし、この方法でも
完全完全にダメージを除去するのは難しく、より完全な
対策が望まれていた。

本発明は、このような事情から成されたもので、特に、
工程の複雑化及びＰＥＰ工程数の増加を招かない複合素
子の製造方法を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）本発明は、第１導電型の第１の半導体領域表面に第１の
絶縁膜を形成する工程と、第１の絶縁膜とのエツチング
選択性を持つ第２の膜を第１の絶縁膜部分に形成する工
程と、第２の膜とエツチング選択性を持つ第３の膜を第
２の膜を覆って形成する工程と、第３の膜に異方性エツ
チングを施す工程と、第１の半導体領域を露出するレジ
ストパターンを被覆する工程と、このレジストパターン
をマスクとして第２の膜をエツチングする工程と、前記
レジストパターンをマスクとして第１の半導体領域に第
２導電型の第２の半導体領域を形成する工程と、第２の
半導体領域に第１導電型の第３の半導体領域を形成する
工程とを具備することに特徴がおる。

（作　用）本発明では、サイドウオール形成前に、バイポーラトラ
ンジスタのベース領域を覆った酸化膜を挟んで異方性エ
ツチングされない物質を残しておき、ザイドウオール形
成後ペースインプラ用のりソゲラフイエ程を施す。これ
によりベース領域用の開口を設置後、前記酸化膜と選択
性のある方法例えばＣ叶法によりベース領域を覆うポリ
シリコンをエツチングする。

更に、このレジメ１へパターンを利用してベースインプ
ラを行って異方性エツチングによるダメージがバイポー
ラトランジスタのベース領域に生ずるのを防止する。

（実施例〉第１図ａ−ｆを参照して本発明に係わる微細８−）ＩＯ
３素子の製造方法及び工程別断面図を説明する。

バイポーラ素子を設置する位置に対応りるシリコン半導
一体基板の表面付近には、常法により埋込領域を設置後
、ここに堆積・成長されたエピタキシャル層に複合素子
を形成するが、第１図の断面図は、この工程から示して
いる。

エピタキシセル層の表面を酸化後塗布したレジスト層に
リソグラフィ工程を行って、所定の場所に形成した窓か
らポロンのインプラ−熱拡散工程を経てＰ−Ｗｅｌｌ領
域１を形成する。

引続き同様な工程により所望な部分だけに窓を形成した
レジスト層を設置し、この窓からリンのインプラ及び熱
拡散によりＮ−Ｗｅｌｌ領域２とＮＰＮトランジスタの
コレクタ領域３を形成する。

このＰ、Ｎ−Δｅｌｆ領域１，２の表面から内部にかけ
て選択酸化法による素子分離用の厚いフィールド酸化膜
４・・・を、更に、素子形成予定位置に薄い酸化膜５・
・・を形成する。

次に、それらの上にデボした高濃度のリンを含有した多
結晶シリコン＠６には、フォトリソグラフィ及び［Ｅ工
程を施して、ベース保護用多結晶シリコン層６ａと８０
３　トランジスタ用ゲート６ｂ、　６ｂのバターニング
を行う。この結果薄い酸化膜５・・・を覆った多結晶シ
リコン層６ａと６ｂ、　６ｂか１昇られる。

このバターニング工程によりゲートあＪ：びベース保護
用多結晶シリコン層以外のものはり−へて除去される。

Ｎ１（Ｏ３トランジスタの形成予定位置に形成した薄い
酸化膜５にも公知のりソゲラフイエ程を行って形成した
窓からリンをドーズ（Ｄｏｓｅ）量１０１３〜１０１１
ｃｍ−２インプラして低濃度ドレイン領域７を形成づる
が、ゲート６ｂとのセルファラインにより形成される。

（第１図ａ）次にＣＶＤにより酸化膜７を１０００人〜４０００人の
厚さにデボし、更に８００　’Ｃ〜１０００　’Ｃの温
１哀でアニル処理を行って、第１図すに示す断面構造と
なる。

引続いて、異方性エツチングか行われるＲＩＥ　処理に
よりＣＶＤ　Ｍ化１模７をエツチングするが、ゲート６
ｂ、　６ｂの側面には、ＣＶＤ酸化膜７の一部が残って
その厚さにほぼ等しい厚さのサイドウオール酸化膜８，
８が成形される（第１図Ｇ）。

今後、は、バイポーラトランジスタ用工程に移行する。

第１図ｄに明らかなように、被覆したレジスト層に実施
するりソゲラフイエ程によりベース保護用多結晶シリコ
ン層６ａが露出するにうに窓を形成する。

このレジストパターン９をマスクとして、薄いゲート酸
化膜５と選択性のおる条件が指定できるＣ叶法によりベ
ース保護用多結晶シリコン層６ａをエツチングする。こ
のレジストパターン９を除去けずにボロンインプラを薄
いゲート酸化膜５を通して行ってベース領域１０を形成
する（第１図ｄ）。

薄いゲート酸化膜５及びびサイドウオール酸化膜８の除
去を等方性エツチング法により行う。即ち、レジストパ
ターン９を耐エツチングマスクとした弗化アンモニュウ
ム（ＮＨ４Ｆ）等による１〜２分のエツチングにより第
１図ｅに示す断面図が得られる。

次に、新たに被覆したレジスト層１１に施すフォトリソ
グラフィ工程によりＮ−［０３トランジスタ高濃度層、
ＮＰＮ　トランジスタのコレクタコンタクト及びＮＰＮ
　トランジスタ用エミッタ形成予定位置に対応する位置
に窓を形成する。この窓から砒素をＩＱ１５〜１０１６
　ｃｍ−２のドーズ量でインプラし、Ｎ−ＭＯＳトラン
ジスタ用ソース・ドレイン高濃度層１２、ＮＰＮトラン
ジスタのコレクタコンタクト１３及びＮＰＮトランジス
タ用エミッタ領１．ｉ１４を形成する。この時、Ｎ−）
ＩＱｓ　トランジスタ用ソース・ドレイン高濃度層１２
とゲート６６の間隔は、サイドウオール酸化膜８の厚さ
により決定される。（第２図「）。

レジスト層１１を除去してから再び新しシス１〜層１５
を被覆し、Ｐ−）１０Ｓ　トランジスタ用高濃度層及び
ＮＰＮ　トランジスタ用外部ベースに対応する場所に窓
を設置後、ボロンを１０１５〜１０１６ｃｍ−２のドー
ズ量でインプラし、Ｎ−ＭＯＳ　トランジスタ用ソース
・ドレイン高濃度層１６及びＮＰＮ　ｌ〜ランジスタ用
外部ベース１７を形成する。（第１図ｇ）。

最終的には、ＣＶＤ法によりデボしたＣＶＤ　ｌ化膜１
８を８００　’Ｃ〜１１００’Ｃでアニール後、リソグ
ラフィ工程とＲＩＥ工程により各素子毎にコンタクトホ
ール用窓を形成し、ここにＡでまたはＡｆ１合金（ＡＩ
＝Ｓ　ｉ　−Ｃｕ、　Ａｎ−３ｉ　）を蒸着し、再びリ
ソグラフィ工程とＲＩＥ工程によりパターニングして電
極１９と配線が完成し、第１図りに明らかな複合素子の
断面構造が得られる。

この実施例では、ベース保護用多結晶シリコンとゲート
用のそれに同一の材料を利用したが、ベース保護には、
ポリサイドも適用でき、更に、複合素子に必要とするポ
リシリコン抵抗のパターユング工程と同時に同一材料で
形成することもできる。また、ベース領域のバターニン
グ工程後、ベース保護多結晶シリコンのエツチング工程
、次のインプラ工程そしてベース領域酸化膜のエツチン
グ工程を行っているが、本発明の意図は、同一マスクで
ベース保護多結晶シリコンのエツチング工程、次のイン
プラ工程そしてベース領域酸化膜のエツチング工程を行
うことにあり、インプラとエツチング工程の順序に制限
されない。

〔発明の効果〕

本発明では、微細なＣｌＯ３素子形成に不可欠なサイド
ウオール酸化膜形成に当たって、ＲＩＥ工程によりＮＰ
Ｎトランジスタのベース表面は、多結晶シリコンで保護
されているので、ＲＩＥ工程によるダメージがベースに
入らない。従って、特性のバラツキの少ないバイポーラ
素子とＣ／Ｈ０３索子をモノリシックに形成した複合素
子を高歩留りで完成できる。

【図面の簡単な説明】

第１図ａ−ｈは本発明の一実施例の工程別断面図、第２
図ａ−ｈは従来例の工程別断面図である。１　・Ｐ−Ｗｅｌｌ領域　　　　２−Ｎ−Ｗｅｌｌ領域
３・・・コレクタ領域　　　４・・・フィールド酸化膜
５・・・薄い酸化膜　　　　６・・・多結晶シリコン層
６ａ・・・保護用多結晶シリコン層６ｂ・・・ゲート　　　　　　７・・・ＣＶＤ　Ｍ化膜
８・・・サイドウオール酸化膜９．１１．１５・・・レジスト層１２、１６・・・ソース・ドレイン高濃度層１３・・・
コレクタコンタクト１４・・・エミッタ　　　　　１７・・・外部ベース１
８・・・ＣＶＤ酸化膜　　　　１９・・・電極代理人　
弁理士　大　胡　典　夫第１図（イの２）第７図（イ４１）第　　２　　図　（ンのｌ）手続補正書（方式）１、事件の表示昭和６３年特許願第２９７７３７号２゜発明の名称複合型半導体素子の製造方法３、補正をする者事件との関係　特許出願人（３０７）　　株式会社　東芝４、代理人〒　１４４東京都大田区蒲田４丁目４１番１１号第−津野田ビル大胡特許事務所内５、補正命令の日付発送日　平成１年３月７日６、補正の対象明細書の図面の簡単な説明の欄７、補正の内容明細書の図面の簡単な説明を以下のように補正する。「第１図ａ−ｈは本発明の一実施例の工程断面図、第２
図ａ　−ｆは従来例の工程別断面図である。１　二Ｐ−Ｗｅｌｌ領域　　　　２　：　Ｎ−Ｗｅｌｌ
領域３：コレクタ領域　　　４：フィルド酸化膜５：薄
い酸化膜　　　　６：多結晶シリコン層６：保護用多結
晶シリコン層　６：ゲート７：ＣＶＤ酸化膜　８：サイ
ドウオール酸化膜９、１１．１５ニレジスト層１２、　ｉｅ：ソースドレイン高濃度層１３：コレクタ
コンタクト　１４：エミッタ１７：外部べ一７’、　　
　　　　１８　：　ＣＶＤ酸化膜１９：電極　　　　　
　　　　　　　　　　　」以上

Claims

【特許請求の範囲】

第１導電型の第１の半導体領域表面に第１の絶縁膜を形
成する工程と、第１の絶縁膜とのエッチング選択性を持
つ第２の膜を第１の絶縁膜部分に形成する工程と、第２
の膜とエッチング選択性を持つ第３の膜を第２の膜を覆
って形成する工程と、第３の膜に異方性エッチングを施
す工程と、第１の半導体領域を露出するレジストパター
ンを被覆する工程と、このレジストパターンをマスクと
して第２の膜をエッチングする工程と、前記レジストパ
ターンをマスクとして第１の半導体領域に第２導電型の
第２の半導体領域を形成する工程と、第２の半導体領域
に第１導電型の第３の半導体領域を形成する工程とを具
備することを特徴とする複合型半導体素子の製造方法。