JPH05109992A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05109992A JPH05109992A JP4058054A JP5805492A JPH05109992A JP H05109992 A JPH05109992 A JP H05109992A JP 4058054 A JP4058054 A JP 4058054A JP 5805492 A JP5805492 A JP 5805492A JP H05109992 A JPH05109992 A JP H05109992A
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- oxide film
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 バイポーラトランジスタのｈＦＥの線形特性
を改善することができると共に、ウェーハ内のチップの
位置によりｈＦＥの変化を防止することができることを
目的とする。 【構成】 ＭＯＳトランジスタをＬＤＤ構造で形成する
ためにゲート３７の側壁にスペーサ４７を形成する際、
乾式蝕刻方法により全面に堆積されていた酸化膜４３を
２００〜５００オングストロ−ム厚残して除去した後、
湿式蝕刻方法により残りを除去する。
を改善することができると共に、ウェーハ内のチップの
位置によりｈＦＥの変化を防止することができることを
目的とする。 【構成】 ＭＯＳトランジスタをＬＤＤ構造で形成する
ためにゲート３７の側壁にスペーサ４７を形成する際、
乾式蝕刻方法により全面に堆積されていた酸化膜４３を
２００〜５００オングストロ−ム厚残して除去した後、
湿式蝕刻方法により残りを除去する。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
及びＣＭＯＳトランジスタが同一基板上に形成された半
導体装置の製造方法に関する。
及びＣＭＯＳトランジスタが同一基板上に形成された半
導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、家電製品等の電子製品は軽薄短小
化され、高速動作が求められる趨勢にあり、各製造業者
たちは互いに異なる機能あるいは互いに異なる駆動電圧
を持つ素子を同一のチップ上に形成して多様な機能を持
つ半導体装置の開発に競争している。
化され、高速動作が求められる趨勢にあり、各製造業者
たちは互いに異なる機能あるいは互いに異なる駆動電圧
を持つ素子を同一のチップ上に形成して多様な機能を持
つ半導体装置の開発に競争している。
【０００３】一般に、バイポーラトランジスタ（Bipola
r Transistor）とＣＭＯＳトランジスタ（CMOS Transis
tor ）とを同一のチップ内に形成した半導体装置をバイ
ＣＭＯＳ（Bi CMOS ）という。
r Transistor）とＣＭＯＳトランジスタ（CMOS Transis
tor ）とを同一のチップ内に形成した半導体装置をバイ
ＣＭＯＳ（Bi CMOS ）という。
【０００４】バイＣＭＯＳはＮＭＯＳから熱電子（Hot
electron）による絶縁破壊（Breakdown ）を防止するた
めにＬＤＤ（Lightly Doped Drain ）構造を有する。即
ち、Ｎ及びＰＭＯＳトランジスタにゲート電極を形成し
た後、ＣＶＤ（Chemical Vapor Deposition ）方法によ
り２０００〜３０００オングストロ−ム厚程度の酸化膜
を形成し、ＲＩＥ（Reactive Ion Etching）等のような
乾式蝕刻方法で半導体基板が露出されるまで蝕刻してゲ
ート電極の側壁にスペーサ（Spacer）を形成する。よっ
て、上記スペーサの下部にはドレイン領域を形成するた
めのイオン注入時にイオンが注入されなくて拡散時低濃
度の不純物領域が形成されるので、絶縁破壊を防止する
ことができる。
electron）による絶縁破壊（Breakdown ）を防止するた
めにＬＤＤ（Lightly Doped Drain ）構造を有する。即
ち、Ｎ及びＰＭＯＳトランジスタにゲート電極を形成し
た後、ＣＶＤ（Chemical Vapor Deposition ）方法によ
り２０００〜３０００オングストロ−ム厚程度の酸化膜
を形成し、ＲＩＥ（Reactive Ion Etching）等のような
乾式蝕刻方法で半導体基板が露出されるまで蝕刻してゲ
ート電極の側壁にスペーサ（Spacer）を形成する。よっ
て、上記スペーサの下部にはドレイン領域を形成するた
めのイオン注入時にイオンが注入されなくて拡散時低濃
度の不純物領域が形成されるので、絶縁破壊を防止する
ことができる。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｎ及び
ＰＭＯＳトランジスタのゲート電極の側壁にスペーサを
形成するためにＲＩＥ等のような乾式蝕刻方法で酸化膜
を除去する際、基板表面に転位（dislocation ）等のよ
うな損傷が発生したり乾式蝕刻装備の均等限界によりウ
ェーハ内の位置別で酸化膜の除去程度の差が現われる。
上記転位等の損傷はバイポーラトランジスタのエミッタ
とベースの接合を不安定にして直流順方向電流利得（DC
forward current gain ；以下ｈＦＥという）の線形特
性（Linearity ）を不良にし、かつ乾式蝕刻装備の均一
性の限界によりウェーハ内の位置により酸化膜の除去程
度が異なるため、バイポーラトランジスタのｈＦＥが変
化し信頼性を低下させるという問題点があった。
ＰＭＯＳトランジスタのゲート電極の側壁にスペーサを
形成するためにＲＩＥ等のような乾式蝕刻方法で酸化膜
を除去する際、基板表面に転位（dislocation ）等のよ
うな損傷が発生したり乾式蝕刻装備の均等限界によりウ
ェーハ内の位置別で酸化膜の除去程度の差が現われる。
上記転位等の損傷はバイポーラトランジスタのエミッタ
とベースの接合を不安定にして直流順方向電流利得（DC
forward current gain ；以下ｈＦＥという）の線形特
性（Linearity ）を不良にし、かつ乾式蝕刻装備の均一
性の限界によりウェーハ内の位置により酸化膜の除去程
度が異なるため、バイポーラトランジスタのｈＦＥが変
化し信頼性を低下させるという問題点があった。
【０００６】この発明の目的は、上述した問題点に鑑
み、バイポーラトランジスタのｈＦＥの線形特性を改善
することができると共に、ウェーハ内のチップの位置に
よりｈＦＥの変化を防止することができる半導体装置の
製造方法を提供するものである。
み、バイポーラトランジスタのｈＦＥの線形特性を改善
することができると共に、ウェーハ内のチップの位置に
よりｈＦＥの変化を防止することができる半導体装置の
製造方法を提供するものである。
【０００７】
【課題を解決するための手段】この発明は上述した目的
を達成するため、第１導電型の半導体基板の所定部分に
第２導電型の第１及び第２埋没層を形成するための第１
及び第２イオン注入領域を形成する第１工程と、上記第
１及び第２イオン注入領域のイオンを拡散させて第１及
び第２埋没層を形成しその間の半導体基板に第１導電型
の第３埋没層を形成するための第３イオン注入領域を形
成する第２工程と、上記第３イオン注入領域のイオンを
拡散させて第３埋没層を形成し上記第１、第２及び第３
埋没層の表面上にエピタキシャル層を形成する第３工程
と、上記エピタキシャル層に上記第１、第２及び第３埋
没層の形成方法と同一の方法で第１、第２及び第３ウェ
ルを形成する第４工程と、上記第１、第２及び第３ウェ
ル間の表面及び第２ウェル表面の所定部分にフィールド
酸化膜を形成し第２ウェルに第２導電型のコレクタ領域
を形成する第５工程と、上記第１及び第３ウェルの上部
にゲートを形成し全表面に酸化膜を形成する第６工程
と、上記酸化膜を乾式蝕刻方法で所定厚のみ残して１次
蝕刻する第７工程と、上記残っている酸化膜を湿式蝕刻
方法で２次蝕刻して上記ゲートの側壁にスペーサを形成
する第８工程と、上記第１及び第３ウェルに第１及び第
２導電型のソース及びドレーン領域を形成すると共に、
第２ウェルに第１導電型のベース領域を形成する第９工
程と、上述した構造の全表面に第１中間酸化膜を形成し
た後、上記ベース領域の所定部分を露出させエミッタ接
続領域を形成すると共に、自己整合方法により第２導電
型のエミッタ領域を形成する第１０工程と、上述した構
造の全表面に第２中間酸化膜，パッシベーション層を順
次形成した後、接触口を通って金属導電膜を形成する第
１１工程とを含むものである。
を達成するため、第１導電型の半導体基板の所定部分に
第２導電型の第１及び第２埋没層を形成するための第１
及び第２イオン注入領域を形成する第１工程と、上記第
１及び第２イオン注入領域のイオンを拡散させて第１及
び第２埋没層を形成しその間の半導体基板に第１導電型
の第３埋没層を形成するための第３イオン注入領域を形
成する第２工程と、上記第３イオン注入領域のイオンを
拡散させて第３埋没層を形成し上記第１、第２及び第３
埋没層の表面上にエピタキシャル層を形成する第３工程
と、上記エピタキシャル層に上記第１、第２及び第３埋
没層の形成方法と同一の方法で第１、第２及び第３ウェ
ルを形成する第４工程と、上記第１、第２及び第３ウェ
ル間の表面及び第２ウェル表面の所定部分にフィールド
酸化膜を形成し第２ウェルに第２導電型のコレクタ領域
を形成する第５工程と、上記第１及び第３ウェルの上部
にゲートを形成し全表面に酸化膜を形成する第６工程
と、上記酸化膜を乾式蝕刻方法で所定厚のみ残して１次
蝕刻する第７工程と、上記残っている酸化膜を湿式蝕刻
方法で２次蝕刻して上記ゲートの側壁にスペーサを形成
する第８工程と、上記第１及び第３ウェルに第１及び第
２導電型のソース及びドレーン領域を形成すると共に、
第２ウェルに第１導電型のベース領域を形成する第９工
程と、上述した構造の全表面に第１中間酸化膜を形成し
た後、上記ベース領域の所定部分を露出させエミッタ接
続領域を形成すると共に、自己整合方法により第２導電
型のエミッタ領域を形成する第１０工程と、上述した構
造の全表面に第２中間酸化膜，パッシベーション層を順
次形成した後、接触口を通って金属導電膜を形成する第
１１工程とを含むものである。
【０００８】
【作用】この発明においては、酸化膜を乾式蝕刻方法に
より所定厚だけ残して除去するので、バイポーラトラン
ジスタのベース／エミッタは残留酸化膜により保護され
る。よって、バイポーラトランジスタのベースとエミッ
タとの間の接合面が安定になり、ｈＦＥの線型特性が向
上する。さらに、湿式蝕刻方法で残留酸化膜を均一に除
去するので、製造工程時でのウェーハの位置によりｈＦ
Ｅは変化しない。
より所定厚だけ残して除去するので、バイポーラトラン
ジスタのベース／エミッタは残留酸化膜により保護され
る。よって、バイポーラトランジスタのベースとエミッ
タとの間の接合面が安定になり、ｈＦＥの線型特性が向
上する。さらに、湿式蝕刻方法で残留酸化膜を均一に除
去するので、製造工程時でのウェーハの位置によりｈＦ
Ｅは変化しない。
【０００９】
【実施例】以下、添付した図面を参照してこの発明を詳
細に説明する。
細に説明する。
【００１０】図１〜図９はこの発明の一実施例による半
導体装置の製造工程図である。図１を参照すると、結晶
面が｛１００｝であり、非抵抗が２〜２０Ωcmくらいの
Ｐ型の半導体基板１の全表面に第１パッド酸化膜３、第
１窒化膜５及び感光膜７を順次形成した後、通常の写真
蝕刻方法により上記第１パッド酸化膜３の所定部分を露
出させる。次に、上記第１パッド酸化膜３の露出された
部分にＮ＋埋没層を形成するための砒素（Arsenic ）等
のＮ型不純物を１００ｋｅＶほどのエネルギと１×１０
15〜５×１０15ions／cm2 程度のドーズ（dose）で注入
して第１及び第２イオン注入領域９，１１を形成する。
導体装置の製造工程図である。図１を参照すると、結晶
面が｛１００｝であり、非抵抗が２〜２０Ωcmくらいの
Ｐ型の半導体基板１の全表面に第１パッド酸化膜３、第
１窒化膜５及び感光膜７を順次形成した後、通常の写真
蝕刻方法により上記第１パッド酸化膜３の所定部分を露
出させる。次に、上記第１パッド酸化膜３の露出された
部分にＮ＋埋没層を形成するための砒素（Arsenic ）等
のＮ型不純物を１００ｋｅＶほどのエネルギと１×１０
15〜５×１０15ions／cm2 程度のドーズ（dose）で注入
して第１及び第２イオン注入領域９，１１を形成する。
【００１１】図２を参照すると、上記感光膜７を除去し
た後、上記第１窒化膜５をマスクとして上記第１パッド
酸化膜３の露出された部分を熱酸化させ第２パッド酸化
膜１３を形成する。この時、上記第１及び第２イオン注
入領域９，１１のイオンが拡散され第１及び第２埋没層
１５，１７が形成される。次に、上記第１窒化膜５を除
去し、上記第２パッド酸化膜１３をマスクとして第１パ
ッド酸化膜３下部の半導体基板１にＰ＋の埋没層を形成
するために硼素（Boron ）等のＰ型不純物を１００ｋｅ
Ｖ程度のエネルギと１×１０13〜５×１０13ions／cm2
程度のドーズで第３イオン注入領域１９を形成する。
た後、上記第１窒化膜５をマスクとして上記第１パッド
酸化膜３の露出された部分を熱酸化させ第２パッド酸化
膜１３を形成する。この時、上記第１及び第２イオン注
入領域９，１１のイオンが拡散され第１及び第２埋没層
１５，１７が形成される。次に、上記第１窒化膜５を除
去し、上記第２パッド酸化膜１３をマスクとして第１パ
ッド酸化膜３下部の半導体基板１にＰ＋の埋没層を形成
するために硼素（Boron ）等のＰ型不純物を１００ｋｅ
Ｖ程度のエネルギと１×１０13〜５×１０13ions／cm2
程度のドーズで第３イオン注入領域１９を形成する。
【００１２】図３を参照すると、上記第３イオン注入領
域１９のイオンを拡散させ第３埋没層２１を形成し、上
記第１及び第２パッド酸化膜３，１３を除去した後、約
１．５μｍ厚程度のエピタキシャル層を形成する。次
に、上記第１、第２及び第３ウェル２３，２５，２７を
形成する。上記第１及び第２ウェル２３，２５は燐（Ph
csphorus）等のＮ型不純物を、第３ウェル２７は硼素等
のＰ型不純物を滴定のエネルギと１×１０12〜３×１０
12ions／cm2 程度のドーズでイオン注入した後、熱処理
して形成する。次に、上記第１、第２及び第３ウェル２
３，２５，２７の表面に第３パッド酸化膜２９を形成す
る。
域１９のイオンを拡散させ第３埋没層２１を形成し、上
記第１及び第２パッド酸化膜３，１３を除去した後、約
１．５μｍ厚程度のエピタキシャル層を形成する。次
に、上記第１、第２及び第３ウェル２３，２５，２７を
形成する。上記第１及び第２ウェル２３，２５は燐（Ph
csphorus）等のＮ型不純物を、第３ウェル２７は硼素等
のＰ型不純物を滴定のエネルギと１×１０12〜３×１０
12ions／cm2 程度のドーズでイオン注入した後、熱処理
して形成する。次に、上記第１、第２及び第３ウェル２
３，２５，２７の表面に第３パッド酸化膜２９を形成す
る。
【００１３】図４を参照すると、通常のＬＯＣＯＳ（Lo
cal Oxidation of Silicon）工程により各素子の活性領
域を限定するためのフィールド酸化膜３１を形成する。
次に、バイポーラトランジスタを形成するための第３ウ
ェル２５の所定部分に燐等のＮ型不純物を１００ｋｅＶ
程度のエネルギ及び３×１０15〜５×１０15ions／cm2
程度のドーズでイオン注入を実施した後、熱処理してコ
レクタ領域３３を形成し、第３パッド酸化膜２９を除去
する。
cal Oxidation of Silicon）工程により各素子の活性領
域を限定するためのフィールド酸化膜３１を形成する。
次に、バイポーラトランジスタを形成するための第３ウ
ェル２５の所定部分に燐等のＮ型不純物を１００ｋｅＶ
程度のエネルギ及び３×１０15〜５×１０15ions／cm2
程度のドーズでイオン注入を実施した後、熱処理してコ
レクタ領域３３を形成し、第３パッド酸化膜２９を除去
する。
【００１４】図５を参照すると、上記第１及び第３ウェ
ル２３，２７の所定部分の上部に２００〜５００オング
ストロ−ム厚程度のゲート酸化膜３５と２０００〜３０
００オングストロ−ム厚程度のゲート３７を形成する。
上記ゲート３７は多結晶シリコンもしくは金属シリサイ
ドで形成される。次に、ＭＯＳトランジスタをＬＤＤ
（Lightly Doped Drain ）構造とするために、上記第１
及び第３ウェル２３，２７にゲート３７をマスクとして
硼素等のＰ型不純物と燐等のＮ型不純物とを滴定のエネ
ルギ及び１×１０13〜５×１０13ions／cm2 程度のドー
ズで夫々注入して第４及び第５イオン注入領域３９，４
１を形成する。次いで、上述した構造の全表面にＣＶＤ
あるいはＬＴＯ（Low Temperature Oxide action）の方
法により２０００〜３０００オングストロ−ム程度の酸
化膜４３を形成する。
ル２３，２７の所定部分の上部に２００〜５００オング
ストロ−ム厚程度のゲート酸化膜３５と２０００〜３０
００オングストロ−ム厚程度のゲート３７を形成する。
上記ゲート３７は多結晶シリコンもしくは金属シリサイ
ドで形成される。次に、ＭＯＳトランジスタをＬＤＤ
（Lightly Doped Drain ）構造とするために、上記第１
及び第３ウェル２３，２７にゲート３７をマスクとして
硼素等のＰ型不純物と燐等のＮ型不純物とを滴定のエネ
ルギ及び１×１０13〜５×１０13ions／cm2 程度のドー
ズで夫々注入して第４及び第５イオン注入領域３９，４
１を形成する。次いで、上述した構造の全表面にＣＶＤ
あるいはＬＴＯ（Low Temperature Oxide action）の方
法により２０００〜３０００オングストロ−ム程度の酸
化膜４３を形成する。
【００１５】図６を参照すると、上記酸化膜４３をＲＩ
Ｅ等の乾式蝕刻方法により約２００〜５００オングスト
ロ−ム程度が残るまで除去して残留酸化膜４５を残す。
この場合、上記酸化膜４３をＲＩＥ方法で全て除去する
と、上記第１、第２及び第３ウェル２３，２５，２７の
表面が転位等のような損傷を負うことになる。
Ｅ等の乾式蝕刻方法により約２００〜５００オングスト
ロ−ム程度が残るまで除去して残留酸化膜４５を残す。
この場合、上記酸化膜４３をＲＩＥ方法で全て除去する
と、上記第１、第２及び第３ウェル２３，２５，２７の
表面が転位等のような損傷を負うことになる。
【００１６】図７を参照すると、上記残留酸化膜４５を
通常の湿式蝕刻方法で除去して上記活性領域の第１、第
２及び第３ウェル２３，２５，２７を露出させる。こう
して、上記ゲート３７の側壁にスペーサ４７が形成され
る。この時、残留酸化膜４５は湿式蝕刻方法で除去され
るので、第１、第２及び第３ウェル２３，２５，２７の
表面は転位等のような表面損傷を負わない。また、残留
酸化膜４５を除く酸化膜４３をＲＩＥ等の乾式蝕刻方法
で除去した後、残留酸化膜４５を湿式蝕刻方法により除
去するので、残留酸化膜４５はウェーハの位置とは無関
係に均一に除去できる。次に、上述の構造の全表面にＣ
ＶＤ又はＬＴＯ方法により５００〜１５００オングスト
ロ−ム厚程度の第１層間酸化膜４９を形成した後、上記
第１及び第３ウェル２３，２７に上記ゲート３７をマス
クとしてＢＦ2 及び燐等を滴定のエネルギ及び３×１０
15〜５×１０15ions／cm2 程度のドーズで夫々イオン注
入して第６及び第７イオン注入領域５１，５３を形成す
る。また、第６イオン注入領域５１が形成される際、上
記第２ウェル２５にバイポーラトランジスタのエミッタ
領域を除外したベース領域が形成される領域に第８イオ
ン注入領域５５が同時に形成される。次に、再び上記バ
イポーラトランジスタのベース領域が形成される部分に
硼素等を８０ｋｅＶほどのエネルギ及び１×１０13〜２
×１０13ions／cm2 程度のドーズでイオン注入し第９イ
オン注入領域５７を形成する。
通常の湿式蝕刻方法で除去して上記活性領域の第１、第
２及び第３ウェル２３，２５，２７を露出させる。こう
して、上記ゲート３７の側壁にスペーサ４７が形成され
る。この時、残留酸化膜４５は湿式蝕刻方法で除去され
るので、第１、第２及び第３ウェル２３，２５，２７の
表面は転位等のような表面損傷を負わない。また、残留
酸化膜４５を除く酸化膜４３をＲＩＥ等の乾式蝕刻方法
で除去した後、残留酸化膜４５を湿式蝕刻方法により除
去するので、残留酸化膜４５はウェーハの位置とは無関
係に均一に除去できる。次に、上述の構造の全表面にＣ
ＶＤ又はＬＴＯ方法により５００〜１５００オングスト
ロ−ム厚程度の第１層間酸化膜４９を形成した後、上記
第１及び第３ウェル２３，２７に上記ゲート３７をマス
クとしてＢＦ2 及び燐等を滴定のエネルギ及び３×１０
15〜５×１０15ions／cm2 程度のドーズで夫々イオン注
入して第６及び第７イオン注入領域５１，５３を形成す
る。また、第６イオン注入領域５１が形成される際、上
記第２ウェル２５にバイポーラトランジスタのエミッタ
領域を除外したベース領域が形成される領域に第８イオ
ン注入領域５５が同時に形成される。次に、再び上記バ
イポーラトランジスタのベース領域が形成される部分に
硼素等を８０ｋｅＶほどのエネルギ及び１×１０13〜２
×１０13ions／cm2 程度のドーズでイオン注入し第９イ
オン注入領域５７を形成する。
【００１７】図８を参照すると、通常のフォトリソグラ
フィ工程により上記バイポーラトランジスタのエミッタ
領域が形成される部分上部の第１層間酸化膜４９を除去
する。
フィ工程により上記バイポーラトランジスタのエミッタ
領域が形成される部分上部の第１層間酸化膜４９を除去
する。
【００１８】この時、上記第１層間酸化膜４９をＲＩＥ
方式で除去して上記半導体基板１の所定部分を露出させ
た後、再びプラズマ方式で上記露出された半導体基板１
を乾式蝕刻する。即ち、これはＲＩＥ方法で上記第１層
間酸化膜４９を除去する際に露出した第２ウェル２５の
表面に転位等の損傷が生ずるので、更にプラズマ方式で
第２ウェル２５の表面損傷を除去するものである。次
に、上記第１層間酸化膜４９の上部に多結晶シリコンを
堆積した後、全面にエミッタソース（emitter source）
となる砒素等のＮ型不純物を５×１０15〜８×１０15io
ns／cm2 程度のドーズでイオン注入する。次に、上記多
結晶シリコンをパターニング（Patterning）してエミッ
タ接続領域５９を形成した後、拡散工程を施してＰＭＯ
Ｓトランジスタのソース及びドレイン領域６１と、ＮＭ
ＯＳトランジスタのソース及びドレイン領域６３と、バ
イポーラトランジスタのベース領域６５とを形成する。
この時、上記エミッタ接続領域５９にドーピングされて
いた砒素等のＮ型不純物が上記ベース領域６５の所定部
分へ拡散されてエミッタ領域６７を形成する。これによ
り、ベース領域６５とエミッタ領域６７との接合面は安
定になり、動作時のバイポーラトランジスタのｈＦＥ線
型特性が良好になる。
方式で除去して上記半導体基板１の所定部分を露出させ
た後、再びプラズマ方式で上記露出された半導体基板１
を乾式蝕刻する。即ち、これはＲＩＥ方法で上記第１層
間酸化膜４９を除去する際に露出した第２ウェル２５の
表面に転位等の損傷が生ずるので、更にプラズマ方式で
第２ウェル２５の表面損傷を除去するものである。次
に、上記第１層間酸化膜４９の上部に多結晶シリコンを
堆積した後、全面にエミッタソース（emitter source）
となる砒素等のＮ型不純物を５×１０15〜８×１０15io
ns／cm2 程度のドーズでイオン注入する。次に、上記多
結晶シリコンをパターニング（Patterning）してエミッ
タ接続領域５９を形成した後、拡散工程を施してＰＭＯ
Ｓトランジスタのソース及びドレイン領域６１と、ＮＭ
ＯＳトランジスタのソース及びドレイン領域６３と、バ
イポーラトランジスタのベース領域６５とを形成する。
この時、上記エミッタ接続領域５９にドーピングされて
いた砒素等のＮ型不純物が上記ベース領域６５の所定部
分へ拡散されてエミッタ領域６７を形成する。これによ
り、ベース領域６５とエミッタ領域６７との接合面は安
定になり、動作時のバイポーラトランジスタのｈＦＥ線
型特性が良好になる。
【００１９】図９を参照すると、上述の構造の全表面に
ＣＶＤ又はＨＴＯ方法の第２層間酸化膜６９を形成す
る。次いで、上記第２層間酸化膜６９の全表面に流れ性
が良いＰＳＧ（Phospho Silicate Glass）あるいはＢＰ
ＳＧ（Boro-Phospho SilicateGlass ）等を塗布してパ
ッシベーション層（Passivation layer ）７１を形成し
た後、通常のフォトリソグラフィ工程により接触口を形
成する。次に、上記接触口を通って金属導電膜７３を形
成する。
ＣＶＤ又はＨＴＯ方法の第２層間酸化膜６９を形成す
る。次いで、上記第２層間酸化膜６９の全表面に流れ性
が良いＰＳＧ（Phospho Silicate Glass）あるいはＢＰ
ＳＧ（Boro-Phospho SilicateGlass ）等を塗布してパ
ッシベーション層（Passivation layer ）７１を形成し
た後、通常のフォトリソグラフィ工程により接触口を形
成する。次に、上記接触口を通って金属導電膜７３を形
成する。
【００２０】図１０〜図１４はこの発明の他の実施例に
よる半導体装置の製造工程図である。図１０〜図１４は
図４以後の工程を示すもので、同一な部分は同一な参照
番号を用いる。
よる半導体装置の製造工程図である。図１０〜図１４は
図４以後の工程を示すもので、同一な部分は同一な参照
番号を用いる。
【００２１】図１０を参照すると、上記第１及び第３ウ
ェル２３，２７の所定部分の上部に２００〜５００オン
グストロ−ム厚程度のゲート酸化膜３５と２０００〜３
０００オングストロ−ム厚程度のゲート３７とを形成す
る。上記ゲート３７は多結晶シリコンあるいは金属シリ
サイドで形成する。次に、ＭＯＳトランジスタをＬＤＤ
構造とするために、上記第１及び第３ウェル２３，２７
にゲート３７をマスクとして硼素等のＰ型不純物と燐等
のＮ型不純物とを滴定のエネルギ及び１×１０13〜５×
１０13ions／cm2 程度のドーズで夫々注入して第４及び
第５イオン注入領域２９，４１を形成する。次いで、上
記第２ウェル２５の表面にバイポーラトランジスタのベ
ース領域６５を形成する。上記ベース領域６５は硼素を
８０ｋｅＶ程度のエネルギ及び１×１０13〜２×１０13
ions／cm2 程度のドーズでイオン注入して形成する。次
に、上述した構造の全表面にＣＶＤあるいはＬＴＯの方
法により２０００〜３０００オングストロ−ム程度の酸
化膜４３を形成する。
ェル２３，２７の所定部分の上部に２００〜５００オン
グストロ−ム厚程度のゲート酸化膜３５と２０００〜３
０００オングストロ−ム厚程度のゲート３７とを形成す
る。上記ゲート３７は多結晶シリコンあるいは金属シリ
サイドで形成する。次に、ＭＯＳトランジスタをＬＤＤ
構造とするために、上記第１及び第３ウェル２３，２７
にゲート３７をマスクとして硼素等のＰ型不純物と燐等
のＮ型不純物とを滴定のエネルギ及び１×１０13〜５×
１０13ions／cm2 程度のドーズで夫々注入して第４及び
第５イオン注入領域２９，４１を形成する。次いで、上
記第２ウェル２５の表面にバイポーラトランジスタのベ
ース領域６５を形成する。上記ベース領域６５は硼素を
８０ｋｅＶ程度のエネルギ及び１×１０13〜２×１０13
ions／cm2 程度のドーズでイオン注入して形成する。次
に、上述した構造の全表面にＣＶＤあるいはＬＴＯの方
法により２０００〜３０００オングストロ−ム程度の酸
化膜４３を形成する。
【００２２】図１１を参照すると、上記酸化膜４３の上
部にフォトレジストを塗布した後、通常の露光及び現像
工程により上記バイポーラトランジスタのベース領域６
５上部にのみフォトレジストパターンを形成する。この
時、バイポーラトランジスタの外部ベース（extrinsic
base）が形成される部分が露出される。次に、上記酸化
膜４３の露出された部分をＲＩＥ等のような乾式蝕刻方
法で除去する。この時、上記ゲート３７の側壁にスペー
サ４７が形成される。次に、上記フォトレジストパター
ンを除去する。
部にフォトレジストを塗布した後、通常の露光及び現像
工程により上記バイポーラトランジスタのベース領域６
５上部にのみフォトレジストパターンを形成する。この
時、バイポーラトランジスタの外部ベース（extrinsic
base）が形成される部分が露出される。次に、上記酸化
膜４３の露出された部分をＲＩＥ等のような乾式蝕刻方
法で除去する。この時、上記ゲート３７の側壁にスペー
サ４７が形成される。次に、上記フォトレジストパター
ンを除去する。
【００２３】図１２を参照すると、上記第１及び第３ウ
ェル２３，２７に上記ゲート３７をマスクとしてＢＦ2
等のＰ型不純物と燐等のＮ型不純物とを滴定のエネルギ
及び３×１０15〜５×１０15ions／cm2 程度のドーズで
夫々イオン注入して第６及び第７イオン注入領域５１，
５３を形成する。上記第６イオン注入領域５１が形成さ
れる上記ベース領域６５の露出された部分に、後工程で
形成される金属との接触抵抗を減ずる外部ベース領域を
形成するための第８イオン注入領域５５が同時に形成さ
れる。
ェル２３，２７に上記ゲート３７をマスクとしてＢＦ2
等のＰ型不純物と燐等のＮ型不純物とを滴定のエネルギ
及び３×１０15〜５×１０15ions／cm2 程度のドーズで
夫々イオン注入して第６及び第７イオン注入領域５１，
５３を形成する。上記第６イオン注入領域５１が形成さ
れる上記ベース領域６５の露出された部分に、後工程で
形成される金属との接触抵抗を減ずる外部ベース領域を
形成するための第８イオン注入領域５５が同時に形成さ
れる。
【００２４】図１３を参照すると、上述した構造の全表
面に５００〜１５００オングストロ−ム厚程度の第１層
間酸化膜４９を堆積した後、通常のフォトリソグラフィ
工程により上記バイポーラトランジスタのエミッタ領域
が形成された部分を露出させる。次に、上記第１層間酸
化膜４９の上部に多結晶シリコンを堆積した後、全面に
エミッタソースとなる砒素等のＮ型不純物をイオン注入
する。続いて、上記多結晶シリコンをパターニングして
エミッタ接続領域５９を形成した後、拡散工程によりＰ
ＭＯＳトランジスタのソース及びドレイン領域６１と、
ＮＭＯＳトランジスタのソース及びドレイン領域６３
と、バイポーラトランジスタの外部ベース領域６６を形
成する。この時、上記エミッタ接続領域５９にドーピン
グされていたＮ型不純物が拡散されてエミッタ領域６７
を形成する。
面に５００〜１５００オングストロ−ム厚程度の第１層
間酸化膜４９を堆積した後、通常のフォトリソグラフィ
工程により上記バイポーラトランジスタのエミッタ領域
が形成された部分を露出させる。次に、上記第１層間酸
化膜４９の上部に多結晶シリコンを堆積した後、全面に
エミッタソースとなる砒素等のＮ型不純物をイオン注入
する。続いて、上記多結晶シリコンをパターニングして
エミッタ接続領域５９を形成した後、拡散工程によりＰ
ＭＯＳトランジスタのソース及びドレイン領域６１と、
ＮＭＯＳトランジスタのソース及びドレイン領域６３
と、バイポーラトランジスタの外部ベース領域６６を形
成する。この時、上記エミッタ接続領域５９にドーピン
グされていたＮ型不純物が拡散されてエミッタ領域６７
を形成する。
【００２５】図１４を参照すると、上述した構造の全表
面に第２層間酸化膜６９と、ＰＳＧ又はＢＰＳＧ等を塗
布してパッシベーション層７１とを形成する。次に、通
常のフォトリソグラフィ工程により接触口を形成し、金
属導電膜７３を形成する。
面に第２層間酸化膜６９と、ＰＳＧ又はＢＰＳＧ等を塗
布してパッシベーション層７１とを形成する。次に、通
常のフォトリソグラフィ工程により接触口を形成し、金
属導電膜７３を形成する。
【００２６】かくして、これら実施例では、ゲート３７
の側壁にスペーサ４７を形成する際、乾式蝕刻方法によ
り全面に堆積された酸化膜４３を２００〜５００オング
ストロ−ム厚程度残して除去した後、湿式蝕刻方法によ
り残留酸化膜４５を除去するので、エミッタとベースと
の接合面を損傷することなく、ウェーハの位置とは無関
係に残留酸化膜４５が均一に除去される。また、スペー
サ４７を形成する際、バイポーラトランジスタのエミッ
タとベースとの接合面上の酸化膜４３を除去しないの
で、エミッタとベースとの接合面は損傷しない。
の側壁にスペーサ４７を形成する際、乾式蝕刻方法によ
り全面に堆積された酸化膜４３を２００〜５００オング
ストロ−ム厚程度残して除去した後、湿式蝕刻方法によ
り残留酸化膜４５を除去するので、エミッタとベースと
の接合面を損傷することなく、ウェーハの位置とは無関
係に残留酸化膜４５が均一に除去される。また、スペー
サ４７を形成する際、バイポーラトランジスタのエミッ
タとベースとの接合面上の酸化膜４３を除去しないの
で、エミッタとベースとの接合面は損傷しない。
【００２７】
【発明の効果】以上説明したようにこの発明によれば、
バイポーラトランジスタのベースとエミッタとの間の接
合面が安定になり、ｈＦＥの線型特性が向上できると共
に、湿式蝕刻方法により残留酸化膜が均一に除去される
ので、製造工程時でのウェーハの位置によるｈＦＥの変
化が防止できる。
バイポーラトランジスタのベースとエミッタとの間の接
合面が安定になり、ｈＦＥの線型特性が向上できると共
に、湿式蝕刻方法により残留酸化膜が均一に除去される
ので、製造工程時でのウェーハの位置によるｈＦＥの変
化が防止できる。
【図１】この発明装置の製造工程図である。
【図２】この発明装置の製造工程図である。
【図３】この発明装置の製造工程図である。
【図４】この発明装置の製造工程図である。
【図５】この発明装置の製造工程図である。
【図６】この発明装置の製造工程図である。
【図７】この発明装置の製造工程図である。
【図８】この発明装置の製造工程図である。
【図９】この発明装置の製造工程図である。
【図１０】この発明装置の他の製造工程図である。
【図１１】この発明装置の他の製造工程図である。
【図１２】この発明装置の他の製造工程図である。
【図１３】この発明装置の他の製造工程図である。
【図１４】この発明装置の他の製造工程図である。
１ 半導体基板 ３ 第１パッド酸化膜 ５ 第１窒化膜 ７ 感光膜 ９ 第１イオン注入領域 １１ 第２イオン注入領域 １３ 第２パッド酸化膜 １５ 第１埋没層 １７ 第２埋没層 １９ 第３イオン注入領域 ２１ 第３埋没層 ２３ 第１ウェル ２５ 第２ウェル ２７ 第３ウェル ２９ 第３パッド酸化膜 ３１ フィ−ルド酸化膜 ３３ コレクタ領域 ３５ ゲ−ト酸化膜 ３７ ゲ−ト ３９ 第４イオン注入領域 ４１ 第５イオン注入領域 ４３ 酸化膜 ４５ 残留酸化膜 ４７ スペ−サ ４９ 第１層間酸化膜 ５１ 第６イオン注入領域 ５３ 第７イオン注入領域 ５５ 第８イオン注入領域 ５７ 第９イオン注入領域 ５９ エミッタ接続領域 ６１，６３ ソ−ス／ドレイン領域 ６５ ベ−ス領域 ６７ エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー、 ドウク−ミン 大韓民国 チユンチヨンブグ−ド チヨン ジ市 グンチヨン−ドン 149−11 (72)発明者 キム、 ヨン−オク 大韓民国 キユンキ−ド ヨンイン−グン キフン−ウブ ノンソ−リ サン24 (72)発明者 キム、 ギユ−チユル 大韓民国 ソウル市 ウンピヨン−ク ブ ルグアン ２−ドン 324−３ ６／２
Claims (3)
- 【請求項１】 第１導電型の半導体基板の所定部分に第
２導電型の第１及び第２埋没層を形成するための第１及
び第２イオン注入領域を形成する第１工程と、上記第１
及び第２イオン注入領域のイオンを拡散させて第１及び
第２埋没層を形成しその間の半導体基板に第１導電型の
第３埋没層を形成するための第３イオン注入領域を形成
する第２工程と、上記第３イオン注入領域のイオンを拡
散させて第３埋没層を形成し上記第１、第２及び第３埋
没層の表面上にエピタキシャル層を形成する第３工程
と、上記エピタキシャル層に上記第１、第２及び第３埋
没層の形成方法と同一な方法で第１、第２及び第３ウェ
ルを形成する第４工程と、上記第１、第２及び第３ウェ
ルの間の表面と所定部分にフィールド酸化膜を形成し第
２ウェルに第２導電型のコレクタ領域を形成する第５工
程と、上記第１及び第３ウェルの上部にゲートを形成し
全表面に酸化膜を形成する第６工程と、上記酸化膜を乾
式蝕刻方法で所定厚のみ残して１次蝕刻する第７工程
と、上記残っている酸化膜を湿式蝕刻方法で２次蝕刻し
て上記ゲートの側壁にスペーサを形成する第８工程と、
上記第１及び第３ウェルに第１及び第２導電型のソース
及びドレーン領域を形成すると共に、第２ウェルに第１
導電型のベース領域を形成する第９工程と、上述の構造
の全表面に第１中間酸化膜を形成した後、上記ベース領
域の所定部分を露出させエミッタ接続領域を形成すると
共に、第２導電型のエミッタ領域を形成する第１０工程
と、上述の構造の全表面に第２中間酸化膜，パッシベー
ション層を順次形成した後、接触口を通って金属導電膜
を形成する第１１工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 第７工程において、上記１次蝕刻は上記
酸化膜が２００〜５００オングストロ−ム残るまで行う
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 第１導電型の半導体基板の所定部分に第
２導電型の第１及び第２埋没層を形成するための第１及
び第２イオン注入領域を形成する第１工程と、上記第１
及び第２イオン注入領域のイオンを拡散させて第１及び
第２埋没層を形成しその間の半導体基板に第１導電型の
第３埋没層を形成するための第３イオン注入領域を形成
する第２工程と、上記第３イオン注入領域のイオンを拡
散させて第３埋没層を形成し上記第１、第２及び第３埋
没層の表面上にエピタキシャル層を形成する第３工程
と、上記エピタキシャル層に上記第１、第２及び第３埋
没層の形成方法と同一な方法で第１、第２及び第３ウェ
ルを形成する第４工程と、上記第１、第２及び第３ウェ
ル間の表面及び所定部分にフィールド酸化膜を形成し第
２ウェルに第２導電型のコレクタ領域を形成する第５工
程と、上記第１及び第３ウェルの上部にゲートを形成し
第２ウェルに第１導電型のベース領域を形成する第６工
程と、上記全表面に酸化膜を形成する第７工程と、上記
ベース領域上の所定部分を除外して乾式蝕刻しスペーサ
を形成する第８工程と、上記第１及び第３ウェルに第１
及び第２導電型のソース及びドレーン領域を形成すると
共にベース領域の所定部分に高濃度の第１導電型のベー
ス領域を形成する第９工程と、上述した構造の全表面に
第１中間酸化膜を形成した後、上記ベース領域の所定部
分を露出させエミッタ接続領域を形成すると共に、第２
導電型のエミッタ領域を形成する第１０工程と、上述の
構造の全表面に第２中間酸化膜，パッシベーション層を
順次形成した後、接触口を通って金属導電膜を形成する
第１１工程とを含むことを特徴とする半導体装置の製造
方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910007496A KR940001152B1 (ko) | 1991-05-09 | 1991-05-09 | 측벽의 산화막 스페이서 형성용 BiCMOS 장치의 제조방법 |
| KR1991-12536 | 1991-07-20 | ||
| KR1019910012536A KR930008898B1 (ko) | 1991-07-20 | 1991-07-20 | 반도체장치의 제조방법 |
| KR1991-7496 | 1991-07-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109992A true JPH05109992A (ja) | 1993-04-30 |
| JP2509412B2 JP2509412B2 (ja) | 1996-06-19 |
Family
ID=26628597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058054A Expired - Lifetime JP2509412B2 (ja) | 1991-05-09 | 1992-03-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5278084A (ja) |
| JP (1) | JP2509412B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670252B2 (en) | 2002-01-30 | 2003-12-30 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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| US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
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- 1992-03-16 JP JP4058054A patent/JP2509412B2/ja not_active Expired - Lifetime
- 1992-05-08 US US07/880,212 patent/US5278084A/en not_active Expired - Fee Related
-
1993
- 1993-04-15 US US08/046,282 patent/US5328860A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2509412B2 (ja) | 1996-06-19 |
| US5278084A (en) | 1994-01-11 |
| US5328860A (en) | 1994-07-12 |
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