KR940001152B1 - 측벽의 산화막 스페이서 형성용 BiCMOS 장치의 제조방법 - Google Patents

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Abstract

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Description

측벽의 산화막 스페이서 형성용 BiCMOS 장치의 제조방법
제1도는 종래의 BiCMOS 장치 제조방법에 있어서 측벽의 산화막 스페이서를 형성하는 공정도.
제2도는 본 발명의 BiCMOS 장치 제조방법에 있어서 측벽의 산화막 스페이서를 형성하는 공정도.
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 BiCMOS 장치 제조방법중 측벽의 산화막 스페이서의 형성 공정에 관한 것이다.
일반적인 BiCMOS 장치 제조방법에서는 LDD(Lighty Doped Drain) 구조를 형성하기 위하여, 게이트를 형성한 후 약 2000Å~3000Å의 두께로 도포된 산화막을 전면 건식 식각하는 방법을 사용한다. 전면 건식 식각시, 바이폴라 트랜지스터의 에미터-베이스 접합의 활성 영역도 건식 식각되어 실리콘 표면에 손상을 초래하며 이에 따라 에미터-베이스 접합의 실리콘이 불안정해져 바이폴라 트랜지스터의 hFE(에미터 공통전류이득) 선형성 및 위치별 hFE변화가 발생한다.
종래의 BiCMOS 장치 제조방법에 있어서, 측벽의 산화막 스페이서를 형성하는 방법을 살펴보면 다음과 같다.
제1도의 (a)에 도시된 바와 같이, 기판상에 산화막(a)을 형성하고, N+싱커 (sin ker)(b)를 형성한다. 그후, CMOS용 N-웰과 P-웰위에 게이트 전극(c)을 형성하고 기판의 전표면에 측벽의 산화막 스페이서용 산화막(d)을 증착한다. 다음, 전면 건식 식각법을 이용하여 측벽의 산화막 스페이서용 산화막을 제1도의 (b)에 나타낸 바와 같이 식각한다. 이때, 바이폴라 활성 영역이 손상을 입는다.
제1도의 (c)에 도시된 바와 같이, 이온주입에 의하여 N+소오스(e)와 드레인 (f)을 형성하고 본래의 트랜지스터의 베이스로서, 소자가 동작할때 미소 전류로 인하여 큰 저항을 갖는 인트린식(intrinsic) 베이스영역(g)을 N-웰내에 형성한 다음 P+소오스 (h)/드레인(i) 및 금속을 접촉시켜 외부 단자로 사용하는 익스트린식(extr insic) 베이스 영역(j)을 형성한다.
다음, 제1도의 (d)에 도시된 바와 같이, 전표면에 산화막을 증착하고 N-웰의 에미터 영역(k)을 식각하여 n+폴리(1)를 증착하고 식각한다.
종래의 공정에 있어서, 제1도(b)로 부터 알 수 있듯이 전면 건식 식각에 의한 바이폴라(N-웰) 영역의 손상이 제1도의 (d)에서 사용되는 에미터-베이스 접합(N+-P)에 영향을 주게되는 문제점이 있다.
따라서, 본 발명의 목적은 바이폴라 트랜지스터의 hFE선형성 및 웨이퍼 위치별 hFE변화를 최소화하기 위한 LDD용 측벽의 산화막 스페이서 형성방법을 제공하기 위한 것이다.
본 발명의 보다 상세한 내용은 첨부된 도면에 의거하여 설명된다.
제2도에서, 제1도와 동일한 부분에는 동일 부호를 부여하였다.
제2도의 (a)는 전술된 제1도의 (a)와 동일하나 다만 측벽의 산화막 스페이서용 산화막(d)을 증착하기 전에 이온주입으로 베이스 영역(g)을 형성한다는 차이점이 있다.
측벽의 산화막 스페이서용 산화막(d)을 증착한 후 바이폴라 영역에 포토레지스트막을 도핑하고 난 다음 제2도의 (b)에 측벽의 산화막 스페이서를 형성하기 위하여 건식 식각한다. 이때, 포토 레지스트막을 먼저 도핑한 다음 식각하였으므로 바이폴라 영역이 손상을 입지 않는다. 그후, 이온주입에 의하여 N+소오스(e)영역과 드레인(f) 영역이 제2도의 (c)와 같이 형성되고 P+소오스(h)와 드레인 영역(i) 및 익스트린식 베이스 영역(j)이 형성된다.
다음, 제2도의 (d)에 도시된 바와 같이, 기판전면에 산화막을 증착한 후 에미터 영역(k)을 식각하고, n+폴리(1)를 증착한 다음에 식각한다.
이상 공정방법에서 알 수 있는 바와 같이 기존의 공정에 있어서 문제점인 바이폴라 트랜지스터의 에미터-베이스(N+-P) 접합에서의 손상이 초래되는 것을 방지하기 위하여 에미터-베이스 접합 영역을 포토레지스트 패턴으로 보호하여 측벽 형성용 건식 식각이 바아폴라 영역을 제외한 부위 즉 CMOS에서만 이루어진다.
결과적으로, 바이폴라 트랜지스터의 에미터-베이스 활성영역의 손상을 최소화하기 위하여 포토레지스트막을 도핑한 후 바이폴라 트랜지스터의 영역만을 남기고 건식 식각하므로써 안정적인 에미터-베이스 접합을 형성하여 바이폴라 트랜지스터의 hFE선형성 및 웨이퍼 위치별 hFE변화를 개선할 수 있다.

Claims (2)

  1. 기판상에 산화막(a)을 형성하고, N+싱커(b)를 형성한 다음, 게이트(c)를 형성하고, 인트린식 베이스영역(g)을 형성한 후 측벽의 산화막 스페이서용 산화막(d)을 증착하는 공정, 측벽의 산화막 스페이서용 산화막(d)을 증착한 후 바이폴라 영역의 산화막을 포토레지스트로 도핑하여 바이폴아 영역을 제외한 영역을 건식식각하는 공정, 이온주입에 의하여 N+소오스(e)와 드레인 전극(f)을 형성하고 P+소오스(h)와 드레인 전극(i) 및 익스트린식 베이스 영역(j)을 형성하는 공정 및 산화막을 증착하고 에미터 영역(k)을 식각하여 N+폴리(1)를 증착한 후 식각하는 공정으로 이루어지는 것을 특징으로 하는 측벽의 산화막 스페이서 형성용 BiCMOS 장치의 제조방법.
  2. 제1항에 있어서, 상기 인트린식 베이스 영역(g)이 측벽의 산화막 스페이서 형성용 산화막 증착전에 이온주입에 의하여 형성되는 것을 특징으로 하는 측벽의 산화막 스페이서 형성용 BiCMOS 장치의 제조방법.
KR1019910007496A 1991-05-09 1991-05-09 측벽의 산화막 스페이서 형성용 BiCMOS 장치의 제조방법 KR940001152B1 (ko)

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