KR940010517B1 - 단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 - Google Patents
단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 Download PDFInfo
- Publication number
- KR940010517B1 KR940010517B1 KR1019910021084A KR910021084A KR940010517B1 KR 940010517 B1 KR940010517 B1 KR 940010517B1 KR 1019910021084 A KR1019910021084 A KR 1019910021084A KR 910021084 A KR910021084 A KR 910021084A KR 940010517 B1 KR940010517 B1 KR 940010517B1
- Authority
- KR
- South Korea
- Prior art keywords
- polycrystalline silicon
- base
- oxide film
- emitter
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
Abstract
내용 없음.
Description
제 1 도는 종래의 단일 다결정 실리콘 바이폴라 소자의 단면도.
제 2 도 본 발명에 의해 완성된 바이폴라 소자의 단면도.
제 3a 도에서 g 도는 본 발명에 의해 완성된 바이폴라 소자의 제조공정도.
본 발명은 컴퓨터, 통신기기 및 고속정보처리시스템에 유용한 고속 바이폴라 소자의 제조방법에 관한 것이다.
최근에 발표되고 있는 바이폴라 소자 기술분야에 있어서, 단일 다결정 실리콘을 적용하여 에미터, 베이스, 콜렉터의 전극들을 자기정렬 방법에 의하여 동시에 형성시키는 소자구조가 제 1 도에 제안되었다.
이 소자구조는 이중 다결정 실리콘을 이용하는 기존 PAS(Polysilicon Self Aligned) 바이폴라 소자의 장점들을 유지하면서, 소자성능 및 공정 신뢰도의 향상과 서브마이크로미터(submicrometer) 에미터폭을 갖는 바이폴라 소자의 실현이 용이하다.
특히 동일한 다결정 실리콘을 에미터, 베이스 콜렉터의 전극으로 사용함으로써, 에미터와 베이스간의 단차가 없기 때문에 다층배선공정시 요구되는 평탄도가 좋다.
제 1 도의 소자의 주요공정은 에미터, 베이스, 콜렉터의 전극이 되는 다결정 실리콘의 증착, 활성 및 비활성베이스 확산영역을 형성하기 위한 BF2+이온주입, 소자의 전체크기를 정의하는 p+다결정 실리콘의 건식식각, 에미터, 베이스 및 콜렉터다결정 전극간의 트랜치 격리구역을 정의하기 위한 측벽질화막공정, p+다결정 실리콘의 선택적 건식식각을 위한 p+다결정 실리콘의 열적산화막성장, 에미터-베이스 및 베이스-콜렉터간의 트랜치 격리영역을 증착산화막으로 채워넣은 공정등으로 구성된다.
그러나 이 구조는 에미터-베이스 다결정 실리콘 전극간의 격리를 위한 측벽산화막을 소자의 활성영역 안쪽에 정의함으로써 서브미크론의 에미터선폭을 쉽게 실현할 수 있으나 두가지의 중요한 단점을 가진다.
첫째, 활성베이스(14)를 형성하기 위한 이온주입으로 비활성베이스 전극(12)을 동시에 형성하기 때문에 붕소의 농도를 높게 하는데 한계가 있다.
따라서, 다결정 실리콘인 상기 베이스(14)와 비활성베이스(12)간의 기생저항이 증가하고 비활성베이스와 금속배선간의 옴성접촉(ohmic contact)을 저하시켜 소자의 성능을 저하시키고 있다.
둘째, 소자의 전체크기를 결정짓는 p+다결정 실리콘의 선행 정의는 에미터-베이스 및 베이스-콜렉터간의 격리를 위한 p+다결정 실리콘의 건식식각시, 식각의 종점결정을 어렵게 한다.
이러한 단점들은 소자제조공정상의 신뢰도를 떨어뜨리는 결과를 초래한다.
본 발명은 소자의 비활성베이스 다결정 실리콘전극을 활성베이스영역과 구분하여 BSG산화막으로부터 붕소(boron)를 도핑하고 활성베이스영역은 차후 이온주입으로 조절함으로써 베이스 전극용 다결정 실리콘의 저항증가나 옴성접촉 특성의 열화를 개선하고, 또한 에미터-베이스 격리구간의 건식식각시 넓은 필드산화막 영역이 노출되므로써 건식식각의 종점 조정이 용이하게 하여 바이폴라 소자의 전기적특성의 균질화와 공정신뢰도 및 소자성능을 향상시키도록 한 것이다.
그럼 여기서 단일 다결정 실리콘 고속 바이폴라 소자 제조방법에 대해 설명한다.
제 2 도는 본 발명에 의해 완성된 바이폴라 소자의 단면도로서, 제 2 도에서와 같이 에미터, 베이스 및 콜렉터접점의 다결정 실리콘전극(7)(8)(9)들이 트랜치식각방법에 의해 정의되고 산화막(13)으로 격리된다.
또한 비활성베이스(12)와 활성베이스(14)영역의 불순물도핑이 독립적으로 이루어지므로써 각 영역의 불순물농도 및 접합 깊이의 조절이 용이하다.
이는 제 1 도와 달리 단일 다결정 실리콘막(1)위에 BSG(Boron Silica Glass)산화막(2)을 적용함으로써 가능하다.
그리고 질화막(3) 및 다결정 실리콘막(4)을 적층함으로써 트랜치영역을 제공하는 측벽질화막(5)을 화학적으로 벗기고, 트랜치영역의 다결정 실리콘을 건식식각할때와 격리산화막(13)을 잔류시키기 위한 비등방성 건식식각시 식각종점 조절을 용이하게 할 수 있다. 그리고 BSG 산화막(2)을 보호하게 된다.
따라서 본 발명의 전체적인 공정순서는 제 3a∼g 도와 같으며 이를 상세히 설명하면 다음과 같다.
제 3a 도를 참조하여, 실리콘 기판상에 고농도로 불순물이 첨가된 서부-컬렉터(23)와 에피층(22)을 형성하고, p+확산층(20)과 격리산화막(19)을 형성하여 소자간 격리를 수행하고, n+콜렉터(21)를 형성한 다음, 에미터, 베이스 및 콜렉터의 접점이 되는 다결정 실리콘막(1)을 625℃에서 증착한 후, 다결정 실리콘막(1)위에 BSG산화막(2), 질화막(3), 그리고 다결정 실리콘막(4)을 LPCVD방법으로 차례로 도포한다.
제 3b 도는 소자의 비활성베이스전극(8)을 정의하고, 에미터-베이스 및 베이스-콜렉터전극간을 격리시키기 위한 측벽질화막(5)을 형성하기 위한 공정도로서, 사진전사에 의해 비활성베이스전극(8)을 정의하고, 다결정 실리콘막(1)이 노출될때까지 다결정 실리콘(4), 질화막(3), 및 BSG산화막(2)들을 비등방성 건식식각한다.
그리고 웨이퍼전면에 질화막을 재도포한 다음 건식식각 하여 식각된 다결정 실리콘(1)의 측면에 측벽질화막(5)을 형성한다. 이는 곧 각 접점간의 격리를 위한 트랜치공간을 제공하게 된다.
이때, 상기 질화막(3) 위의 다결정 실리콘(4)은 측벽질화막(5) 형성시 상기 질화막(3)의 손상을 방지하는 역할을 한다.
제 3c 도는 전체적인 트랜지스터의 면적을 정의하는 공정도로서, 노출된 다결정 실리콘막(1,4)의 일부를 800℃, 수소 및 산소분위기에서 습식산화를 선택적으로 시켜 열산화막(6)을 형성한 다음, 후속의 다결정 실리콘막(1)의 식각시 식각완료 여부를 쉽게 판별할 수 있도록 감광막 패턴(PR)을 이용하여 격리산화막(19) 상부의 열산화막을 제거한다.
제 3d 도는 베이스 다결정 실리콘(8)과 에미터 다결정 실리콘(7) 및 컬렉터 다결정 실리콘(9)을 격리하기 위한 공정도로서, 상기 감광막(PR)과 측벽질화막(5)을 습식식각하여 제거한 다음, 노출된 다결정 실리콘(1)을 건식식각한다. 이 건식식각시 격리산화막(19)이 노출되는 시점을 감지하여 식각종점을 결정할 수 있다.
따라서, 상기 에미터 다결정 실리콘(7)과 베이스 다결정 실리콘(8) 사이의 실리콘이 과다하게 식각되는 것을 방지할 수 있다.
또한, 베이스 저항을 감소시키기 위하여 에미터 다결정 실리콘(7)과 베이스 다결정 실리콘(8) 사이에 붕소를 이온주입한 다음, 산소분위기에서 열적산화막(10)을 성장시키고, 고온 열처리 하여 에미터-베이스 연결부위에 p+확산층(11)을 형성한다.
상기 열처리시 BSG산화막(2)으로부터 공급된 붕소는 베이스 다결정 실리콘(8)을 베이스전극(7)을 도핑시키고 비활성베이스(12)영역을 알게 형성한다.
제 3e 도는 각 다결정 실리콘들(7),(8),(9)을 격리시키기 위한 측면 산화막(13)을 형성하고, 트랜지스터 활성영역의 베이스 접합형성을 위한 불순물을 도핑하는 과정으로서, 먼저 격리를 위한 산화막을 웨이퍼 전면에 증착시키고, 비등방성 건식식각을 다결정 실리콘이 노출될 때까지 수행하여 측면 산화막(13)을 형성한다.
이때, 상기 베이스 다결정 실리콘(8)위의 질화막(3)은 상기 건식식각시 BSG산화막(2)의 손상을 방지하는 역할을 한다. 이어, 노출된 에미터 다결정 실리콘(7)에만 불순물이 첨가되도록 낮은 에너지로 붕소(B)을 이온주입한다.
제 3f 도는 활성베이스(14)와 에미터(15)를 형성하는 공정으로서, 먼저 활성베이스(14)를 형성하기 위해서 이전단계에서 붕소(B)가 도핑된 다결정 실리콘 에미터(7)를 열처리하여 확산시킨다. 에미터(15) 형성을 위해, 다시 비소(As)나 인(P)등의 n형 불순물을 이온주입한 후, 열처리 한다.
이때, 불순물들을 차례로 이온주입한 후, 한번의 열처리 공정으로 활성베이스(14)와 에미터(15)를 형성할 수도 있다.
최종적으로, 통상적인 금속배선 공정을 수행하면 제 3g 도와 같은 바이폴라 트랜지스터가 제작된다.
먼저 사진 및 식각공정에 의해 비활성베이스 다결정 실리콘(8)영역에만 접촉개구를 뚫고, 1% Si-Al을 증착시킨다. 그리고 에미터, 베이스 및 콜렉터금속단자(16),(17),(18)를 사진 및 식각공정으로 형상화하고, 450℃의 수소 및 질소분위기에서 열처리하여 접촉저항을 향상시킨다.
이후 PECVD산화막(24)으로 웨이퍼 전면을 보호하고 각 금속단자의 부의만 노출시키면 그림 제 2 도와 같은 소자가 구현되는 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 베이스 전극용 다결정 실리콘(8) 상부에 BSG 박막(2)을 형성하고 이를 불순물(붕소) 확산원으로 이용하여 활성베이스(14)와 비활성베이스(12)를 독립적으로 도핑함으로써, 활성베이스와 비활성베이스를 같은 농도로 도핑하는 종래 문제점인 비활성베이스의 저항증가 및 음성접촉 불량으로 인한 소자 특성의 열화를 방지할 수 있을 뿐만 아니라, 활성베이스의 불순물 농도의 조절이 용이하다.
또한, 격리 산화막(19)위의 다결정 실리콘을 미리 노출시킴으로써, 다결정 실리콘의 건식식각시 실리콘이 과다하게 식각되는 것을 방지할 수 있다.
Claims (1)
- 서브-콜렉터(23), 에피층(22), 격리산화막(19) 및 n+컬렉터가 형성된 기판상에 다결정 실리콘(1), BSG(Boron Silicate Glass)(2)막, 질화막(3), 및 다결정 실리콘(4)을 LPCVD 방법으로 차례로 도포하는 제1공정 ; 베이스 전극 이외의 영역에 있는 다결정 실리콘(4), 질화막(3) 및 BSG 산화막(2)들을 비등방성 건식식각한 후, 그 측면에 측벽질화막(5)을 형성하는 제2공정 ; 상기 제2공정의 건식식각에 의해 노출된 다결정 실리콘(1,4)의 일부를 산화시켜 열산화막(6)을 형성하고, 식각종점을 용이하게 알 수 있도록 상기 격리산화막(19) 상부에 형성된 열산화막(6)을 제거하는 제3공정과 ; 상기 측벽질화막(5)을 습식식각하고 노출된 다결정 실리콘(1)을 식각하여, 이 식각부위에 붕소를 이온주입한후 열처리 하여 p+확산층(11)을 형성하는 제4공정 ; 에미터, 베이스 및 콜렉터의 다결정 실리콘(7),(8),(9)들을 격리하기 위하여 측면 산화막(13)을 형성하고 활성베이스 형성을 위하여 붕소(BF2)를 이온주입하는 제5공정 ; 상기 에미터 다결정 실리콘(7)에 n형 불순물을 주입한 후, 열처리하여 활성베이스(14) 및 에미터(15)를 형성하는 제6공정 ; 및 상기 에미터, 베이스 및 콜렉터 다결정 실리콘(7,8,9)에 전극을 배선하는 금속배선을 위한 제7공정으로 구성되는 단일 다결정 실리콘을 이용한 고속 바이폴라 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021084A KR940010517B1 (ko) | 1991-11-25 | 1991-11-25 | 단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910021084A KR940010517B1 (ko) | 1991-11-25 | 1991-11-25 | 단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011283A KR930011283A (ko) | 1993-06-24 |
| KR940010517B1 true KR940010517B1 (ko) | 1994-10-24 |
Family
ID=19323395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910021084A KR940010517B1 (ko) | 1991-11-25 | 1991-11-25 | 단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940010517B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456005B1 (ko) * | 2001-12-24 | 2004-11-08 | 주식회사 케이이씨 | 접합형 바이폴라 트랜지스터의 구조 및 그의 전극 제조방법 |
-
1991
- 1991-11-25 KR KR1019910021084A patent/KR940010517B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011283A (ko) | 1993-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5166767A (en) | Sidewall contact bipolar transistor with controlled lateral spread of selectively grown epitaxial layer | |
| US5100813A (en) | Method of manufacturing bipolar transistor | |
| JPH07226513A (ja) | Ｍｏｓトランジスタの製造方法 | |
| EP0314600B1 (en) | Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors | |
| JPH09504411A (ja) | セルフアラインｃｍｏｓプロセス | |
| EP0236687B1 (en) | Self-aligned p contact diffusion | |
| US6649482B1 (en) | Bipolar transistor with a silicon germanium base and an ultra small self-aligned polysilicon emitter and method of forming the transistor | |
| EP0221742B1 (en) | Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions | |
| JPH10326793A (ja) | 半導体装置の製造方法 | |
| JPH0831478B2 (ja) | バイポーラ・トランジスタおよびその製造方法 | |
| US5298437A (en) | Fabrication process for Schottky barrier diodes on a single poly bipolar process | |
| KR0182000B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| KR940010517B1 (ko) | 단일 다결정 시리콘을 이용한 고속 바이폴라 소자 제조방법 | |
| EP0287318B1 (en) | Integrated transistor and manufacturing process therefor | |
| JPS5947468B2 (ja) | バイポ−ラ・トランジスタの製造方法 | |
| US20030062589A1 (en) | Method for manufacturing and structure of semiconductor device with shallow trench collector contact region | |
| KR0172509B1 (ko) | 수평 구조의 바이폴라 트랜지스터 제조 방법 | |
| EP0251927B1 (en) | Bipolar transistor with polysilicon stringer base contact | |
| KR0161200B1 (ko) | 바이폴러 트랜지스터의 제조방법 | |
| JPS5837990B2 (ja) | 半導体装置の製造方法 | |
| KR970004430B1 (ko) | 선택적 결정성장법을 이용한 쌍극자 트랜지스터의 제조방법 | |
| KR960013942B1 (ko) | 자기정렬 쌍극자 트랜지스터의 제조방법 | |
| KR950001147B1 (ko) | 자기정렬된 실리사이드 전극을 갖는 단일 다결정 실리콘 바이폴라 소자의 제조방법 | |
| KR940007657B1 (ko) | 고속 쌍극자 트랜지스터 장치의 제조방법 | |
| KR0137568B1 (ko) | 바이폴라 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20031001 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |