JPH07226513A - Mosトランジスタの製造方法 - Google Patents
Mosトランジスタの製造方法Info
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Abstract
ャネル領域部分を除去し、次に、酸化防止層をマスクと
してシリコン基板51を熱酸化してチャネル領域の上に
酸化層を形成し、酸化防止層を除去した後、低濃度の不
純物イオン注入を行い、次に、酸化層を除去し、次に、
該酸化層を除去した領域にゲート絶縁層57を介してゲ
ート58′を形成し、次に、ゲート電極58′をマスク
として高濃度の不純物イオン注入を行う構成。 【効果】ソース/ドレイン領域がゲートの下端より高
く、LDD構造と浅い接合を有するので、ショートチャ
ネル効果を改善でき、また、ソース/ドレインが単結晶
半導体からなるので、漏えい電流を減少できる。また、
ゲートチャネルが半導体基板の表面より下方の凹部にあ
るので、トランジスタのホットキャリア特性とショート
チャネル効果を改善することができる。
Description
(MOSFET)およびその製造方法に係り、特に、高
集積化に好適なMOSトランジスタの製造方法に関す
る。
Cの構成要素である単位素子の大きさは毎年ほぼ10%
程度ずつ比率が縮小されている。したがって、MOS素
子の寸法(寸法を代表する例としてゲート長:Lg)
も、IC性能向上および集積度の増加のため、ミクロン
水準(Lg≦1.0μm)をへて、サブミクロン水準
(Lg≦0.35μm)にまで縮小されるようになっ
た。
るにしたがって、公知のショートチャネル効果、パンチ
スルー電圧、直列抵抗、電流駆動能力、ホットキャリア
特性などを同時に最適化することが難しくなり、この解
決のための素子の開発研究が継続して行われている。特
に、サブミクロン素子の各種特性のうち、ショートチャ
ネル効果およびホットキャリア特性を同時に満たすよう
に最適化させることが最も大きい難題であって、これに
したがう各種技術が開発され、報告されてきた。
るための浅い接合の形成技術として、シリサイド、RT
P(ラピッド サーマル プロセシング)などの研究があ
り、さらに、ソース/ドレイン領域をゲートより高く形
成する構造に対する研究が活発に行われている。ゲート
の下端より高く形成されたソース/ドレインを有する素
子構造は、シリコン基板に凹部を形成し、ここにゲート
を形成する構造(以下、リセスゲート構造と称す)、多
結晶シリコンをソース/ドレイン領域の上に選択的に成
長させた後、ドーピングして浅い接合をつくる構造(以
下、多結晶シリコン−ソース/ドレイン構造と称す)、
多結晶シリコンの代わりにソース/ドレイン領域に選択
的に単結晶シリコンをエピタキシャル成長させる構造
(以下、エピタキシャル−ソース/ドレイン構造と称
す)などが挙げられる。これらの構造は、採用する工程
により選択される。
のにしたがって、トランジスタのソースとドレインとの
間に大きな電界が加わるようになり、ソースから流入さ
れたキャリア(電子)が激しく加速されたホットキャリ
アとなり、問題を発生するようになる。この現象は、サ
ブミクロンデバイスになると、さらに深刻な問題にな
り、これを解決するため、ドレインをLDD(ライトイ
ー ドープト ドレイン)構造に形成する方法が、1980年
IEEE(アイイーイーイー)エレクトロンデバイス
レター ED−27の1359頁に報告されている。
ながら説明する。
基板11上にゲート12を形成し、少量のイオン注入を
行い、次に、CVD法によりSiO2層を均一に形成し
た後、RIE(リアクティブ イオン エッチング)法に
よりエッチングしてゲート側壁に側壁スペーサを形成す
る。次に、従来の素子と同様にソースおよびドレイン形
成用イオンを注入した後、熱処理してLDD領域15が
形成されたソースおよびドレイン13、14を形成して
素子を完成する。
されるにしたがい、ホットキャリア問題の他に素子のシ
ョートチャネル効果の問題が新しく台頭するようにな
り、これを解決するための研究が1988年 IEDM(ア
イイーディーエム)テクニカルダイジェストの226頁に
報告されている。すなわち、これが上記リセスゲート構
造の素子製造方法である。また、1986年 IEEEエレ
クトロンデバイスレターEDL−7、314頁には、上記
多結晶シリコン−ソース/ドレイン構造が報告され、さ
らに、上記エピタキシャル−ソース/ドレイン構造が、
1990年 IEEEエレクトロンデバイスレター EDL−
11、365頁に報告されている。
図6に示すように、シリコン基板21にLDD接合22
を形成し、この部分のシリコン基板21に溝をエッチン
グして形成し、チャネル領域のドーピング23を行い、
ゲート酸化層24を形成した後、ゲート25を多結晶シ
リコンにより形成することにより完成する。
構造の素子製造方法は、図7に示すように、シリコン基
板31にゲート32を形成した後、多結晶シリコン層3
3を選択的にソース/ドレイン領域の上に蒸着し、この
多結晶シリコン層33からドーパントをシリコン基板3
1に拡散させて接合34を形成することにより完成す
る。
ン構造の素子製造方法は、図8に示すように、シリコン
基板41にゲート42を形成した後、LDD領域43を
形成し、側壁44を形成した後、単結晶シリコン層45
を選択的にエピタキシャル成長させ、ドーピングしてト
ランジスタの製作を完成する。
題点について説明する。
合、ゲート25が3次元的に形成されてチャネル長が十
分長いので、ショートチャネルの効果面において、特性
が非常に優れているが、リセスゲート25のコーナー部
近傍のゲート酸化層24の緻密度が低く、チャネル長の
増加に伴う抵抗増加(チャネル長が長いので、ソースと
ドレインとの間に直列に置かれた抵抗が大きい)によっ
て電流駆動能力が低下するという問題がある。
/ドレイン構造の場合は、多結晶シリコン層33からシ
リコン基板31へドーパントを拡散させて浅い接合を形
成するため、高いドレイン電圧下でシリコン基板31に
形成されたドレイン領域が完全に空乏化するので、空乏
化された接合の端部が多結晶シリコン層33に接し、そ
の結果、大きな漏えい電流が流れるという問題がある。
/ドレイン構造の場合は、多結晶シリコン−ソース/ド
レイン構造のようにソース/ドレインを高くするのに、
多結晶シリコンの代わりに選択的なエピタキシャル成長
により単結晶シリコン−ソース/ドレインを形成するの
で、漏えい電流の問題は解決することができる。しか
し、多結晶シリコン−ソース/ドレインやエピタキシャ
ル−ソース/ドレイン構造では、図7、図8に示すよう
に、いずれもゲート32、42より深いところに接合を
有するので、既存のLDD構造と同様に、ホットキャリ
ア問題が残っている。さらに、エピタキシャル−ソース
/ドレイン構造の場合は、選択的にエピタキシャル成長
させる技術がまだ未成熟の段階にあり、高温工程を要す
るので、浅い接合の深さを制御するのが難しい。
ゲートの下端より高く位置させて既存のホットキャリア
による信頼性の低下問題を解決すると共に、新しいLD
D構造を有するサブミクロン素子におけるショートチャ
ネル効果とホットキャリア発生の問題を同時に解決する
ことができるMOSトランジスタおよびその製造方法を
提供することである。
め、本発明は、半導体基体内に該基体の表面より低く溝
を掘ってゲートチャネルを形成し、単結晶半導体からな
るソースおよびドレイン領域をチャネルより高い位置に
形成する。また、従来のゲート側壁スペーサ形成工程を
用いず、LDD領域を有するMOSトランジスタを構成
することを特徴とする。
製造方法は、a)半導体基体に絶縁層と酸化防止層とを
形成し、トランジスタのチャネル領域の酸化防止層をエ
ッチングして除去する工程、b)半導体基体を熱酸化し
てトランジスタのチャネル領域に酸化層を形成し、酸化
防止層を除去した後、第1の不純物イオン注入を全面に
行う工程、c)酸化層を除去し、トランジスタのチャネ
ル領域が半導体基体の表面より低く掘った溝に形成され
るようにする工程、d)前記溝上にゲート電極を形成す
る工程、e)全面に第2の不純物イオン注入を行い、熱
処理を行ってソースおよびドレイン領域を形成する工程
とを含む。
製造方法は、a)半導体基体に絶縁層と酸化防止層とを
形成し、フォトエッチング工程を用いてトランジスタの
ゲート電極が形成される部分の酸化防止層をエッチング
除去する工程、b)半導体基体を熱酸化してトランジス
タのゲート電極部に酸化層を形成し、酸化防止層をマス
クに用いて酸化層を異方性ドライエッチングして基板が
露出するように除去する工程、c)ゲート絶縁層を形成
し、ゲート電極になる導電層を堆積し、この導電層をエ
ッチバックしてゲート電極を形成する工程、d)酸化防
止層を除去し、全面に高濃度不純物領域の形成のための
高濃度イオン注入を行う工程、e)酸化層を除去し、全
面に低濃度不純物領域を形成するための低濃度イオン注
入を行い、熱処理してソースおよびドレイン領域を形成
する工程を含む。
い、導電層はドーピングされた多結晶シリコンを用い、
ゲート絶縁層はシリコン基板を熱酸化させて形成した熱
酸化層にし、半導体基板はp形ウェルとn形ウェルとを
有しており、各種電気的素子が形成される活性領域とそ
の残りの非活性領域とに区分されている。また、高濃度
および低濃度不純物イオン注入工程における不純物は、
p形MOSである場合はBF2 +イオンを用い、n形MO
Sである場合はAs+イオンを用い、高濃度イオン注入
はAs+イオンを用い、5.0×1015/cm2、40K
eVの条件で行い、低濃度イオン注入はP+イオンを用
い、2.0×1013/cm2、30KeV条件で行う。
用い、1.0×1015〜5.0×1015/cm2、20
〜40KeVの条件で行うか、低濃度イオン注入をP+
イオンを用い、2.0×1013〜3.0×1013/cm
2、20〜40KeVの条件で行ってもよい。
ート電極を形成するには、a)半導体基体にシリコン酸
化層とエッチング選択性のある物質からなる酸化防止層
とを形成し、フォトエッチング工程にトランジスタのゲ
ート電極が形成される部の酸化防止層をエッチングして
ゲート電極部を形成する工程、b)トランジスタのゲー
ト電極部の半導体基体を酸化して酸化層を形成し、酸化
防止層をマスクとして用いて酸化層を異方性ドライエッ
チングして半導体基体が露出するように除去する工程、
c)ゲート絶縁層を形成し、ゲート電極になる導電層を
堆積し、この導電層を酸化防止層が露出するまでエッチ
バックしてゲート電極をセルフアラインにより形成する
工程を含む。
0Å範囲に形成し、酸化層のエッチングは反応性イオン
エッチング法によりエッチングし、酸化防止層はシリコ
ン窒化層を用いる。
下端より高い位置にあり、LDD構造を有し、かつ、浅
い接合を形成することができるので、トランジスタのシ
ョートチャネル効果を改善することができる。
らなるので、漏えい電流を減少することができる。
面より下方の凹部に形成するので、トランジスタのホッ
トキャリア特性およびショートチャネル効果を大きく改
善することができる。
求されず、既存の技術をそのまま適用することができる
ので、製造コストの低減および生産性の向上の面におい
て非常に大きい長所を有する。
詳細に説明する。
1(本実施例では、p形基板あるいはp形ウェルにおい
て、nMOSFETを形成する工程を説明する。もちろ
ん、n形基板あるいはn形ウェルに、pMOSFETを
形成する場合も、不純物の種類のみ変えれば同様に適用
可能である。)の上に絶縁層として900℃、H2/O2
の雰囲気で熱酸化層52を150Å程度の厚さで形成
し、次いで酸化防止層としてLPCVD(Low Pressure
Chemical Vapor Deposition)法によりシリコン窒化層
(Si3N4層)53を1500Å程度の厚さで蒸着す
る。
スタのチャネル領域を形成するためのパターンをフォト
レジスト層54を用いたフォトリソグラフィー工程によ
り、Si3N4層53をエッチングして形成する。このと
き、Si3N4層53のエッチングはCHF3/CF4を用
いてRIE工程により行う。その後、トランジスタのし
きい値電圧を制御するためのイオン注入をBF2 +、40
KeV、3.0×1012/cm2の条件で行う。
ジスト層54をH2SO4/H2O2溶液に浸漬して除去す
る。次いで、トランジスタのチャネル領域を形成するた
めの酸化工程を900℃、H2/O2の雰囲気でシリコン
酸化層55の厚さが2500Å程度になるように行う。
窒化層53を180℃、H3PO4溶液で浸漬して除去
し、LDD領域56を形成するためのリンを含む不純物
のイオン注入(1次イオン注入)を30KeV、2.0
×1013/cm2の条件で行う。このとき、注入された
不純物イオンが後工程で熱を受けて拡散され、図2
(E)に示すように、LDD領域56が形成される。
5(図1(D))を50:1のHF溶液に浸漬して完全
に除去した後(このようにするとチャネル領域が楕円形
の断面構造となる)、図2(E)に示すように、ゲート
絶縁層57を形成するために、850℃、H2/O2の雰
囲気で酸化工程を行って、100Å程度の厚さでSiO
2層を形成し、LPCVD法にイン・シテュ方式にリン
を導入した多結晶シリコン層58を2000Å程度の厚
さで蒸着する。次いで、LPCVD法によりシリコン酸
化層(SiO2層)59を1500Åの厚さで蒸着す
る。
ォトリソグラフィー工程によりゲート(ゲート線)5
8′をパターニングする。すなわち、露光現像工程によ
って所定のパターンに形成したフォトレジスト層50を
形成した後、シリコン酸化層59をCHF3/CF4の化
学薬品を用いてRIE法によりエッチングして、ゲート
上部絶縁層59′を形成し、多結晶シリコン層58をC
l2/O2の化学薬品を用いてRIE法によりエッチング
してゲート電極58′を形成する。
/H2O2溶液を用いてフォトレジスト層50を除去した
後、n+形ソース/ドレインを形成するための不純物イ
オン注入(2次イオン注入)をAs+イオン、5.0×
1015/cm2、40KeVの条件で行う。
によりシリコン酸化層(SiO2層)62を2000Å
程度の厚さでコーティングし、n+形ソース/ドレイン
1を形成するためのアニールを行う。
を製作する順序に進行させる。
は、上述の方法によって製造し、その構成は表面に楕円
形の溝が形成されたシリコン基板51と、シリコン基板
51の溝部分にゲート絶縁層57を間に置き、下部の断
面が楕円形となるゲート(ゲート線)58′と、ゲート
58′の両側にトランジスタチャネルを間に置き、不純
物濃度が低いLDD領域56を有するソースおよびドレ
イン領域1を含む。
層とソースおよびドレイン領域はn形不純物でドーピン
グするとnMOS電界効果トランジスタになり、シリコ
ン基板はn形であり、拡散層とソースおよびドレイン領
域はp形不純物でドーピングされたことが特徴であるp
MOS電界効果トランジスタになる。
ルが形成されたシリコン基板61に絶縁層として900
℃、H2/O2の雰囲気で熱酸化層62を150Å程度の
厚さに成長させ、次いで酸化防止層としてLPCVD法
によりシリコン窒化層(Si3N4層)63を1500Å
の厚さで蒸着する。
スタのゲートをパターニングするため、フォトレジスト
層64を用いたフォトリソグラフィー工程を行う。この
とき、シリコン窒化層63のエッチングは、CHF3/
CF4を用いてRIE法で行う。
トレジスト層64を除去した後、図3(C)に示すよう
に、シリコン窒化層63に保護されないシリコン基板6
1、すなわち、チャネル領域を900℃、H2O2の雰囲
気で熱酸化してほぼ3000Åの厚さのシリコン酸化層
(SiO2層)65を成長させる。
窒化層63をマスクにしてシリコン酸化層65をシリコ
ン基板61が露出するまでエッチングする。このとき、
トランジスタのチャネルがシリコン窒化層63によりセ
ルフアライン(自己整合)される。次いで、900℃、
H2O2の雰囲気でゲート絶縁層66としてSiO2層を
ほぼ100Åの厚さで熱酸化させる。
D法により多結晶シリコン層67をほぼ3500Åの厚
さでコーティングする。このとき、トランジスタのゲー
トチャネル領域上の凹部を多結晶シリコン層67により
完全に満たされる。なお、多結晶シリコン層67のドー
ピングは、蒸着中にPH3ガスを導入して、リンをイン
・シテュドーピングする。
参照)をHBr/Cl2を用いてシリコン窒化層63が
露出するまでエッチングすると、図4(F)に示すよう
に、ゲート(ゲート線)68が凹部の中に自動的に埋め
込まれて形成される。
3PO4溶液に浸漬して除去した後、図4(G)に示すよ
うに、n+形ソース/ドレイン領域を形成するための高
濃度不純物イオン注入をAs+イオン、5.0×1015
/cm2、40KeVの条件で行う。
シリコン酸化層62、66を50:1のHF溶液に浸漬
して除去する。次いで、図4(H)に示すように、n-
形ソース/ドレイン(LDD)領域を形成するための低
濃度不純物イオン注入をリン(P+)イオン、2.0×
1013/cm2、30KeVの条件で行う。
法によりシリコン酸化層(SiO2層)69をほぼ20
00Åの厚さで蒸着した後、870℃、N2の雰囲気で
40分間熱処理を行い、LDD領域71を有するソース
/ドレイン領域70を形成する。
の製作の順序通りに行って、トランジスタの製作を完了
する。
00〜5000Åの範囲で形成し、高濃度イオン注入を
As+イオン、1.0×1015〜5.0×1015/c
m2、20〜40KeVの条件で行い、低濃度イオン注
入をP+イオン、2.0×1013〜3.0×1013/c
m2、20〜40KeVの条件で行ってもよい。
レイン領域がゲートの下端より高く位置し、かつ、LD
D構造を有するMOSトランジスタにおいて、浅い接合
を形成することが可能であるので、トランジスタのショ
ートチャネル効果が改善され、また、ソース/ドレイン
が多結晶シリコン層ではなく単結晶シリコン層からなる
ので、従来のように多結晶シリコン層とシリコン基板と
の境界部分が、トランジスタ動作時に、ソース/ドレイ
ンの空乏領域内に存在することにより増加される漏えい
電流の増加問題を解決することができる。
リコン基板上に単結晶シリコン層や多結晶シリコン層を
成長させる方法により形成されたソース/ドレイン構造
と異なり、ゲートチャネルがシリコン基板の表面より下
方の凹部に形成されているので、トランジスタのホット
キャリア特性およびショートチャネル効果が大きく改善
される。
するゲートより高く位置させたソース/ドレイン構造の
トランジスタを製作するには、新しい技術および追加の
工程が要求されるが、上記実施例では、既存の技術をそ
のまま適用することができるので、製造コストの低減お
よび生産性の向上の面において非常に大きい長所を有す
る。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
ソース/ドレイン領域がゲートの下端より高い位置にあ
り、LDD構造を有し、かつ、浅い接合を形成すること
ができるので、トランジスタのショートチャネル効果を
改善することができる。また、ソース/ドレインが単結
晶半導体からなるので、漏えい電流を減少することがで
きる。また、ゲートチャネルをシリコン基板の表面より
下方の凹部に形成するので、トランジスタのホットキャ
リア特性およびショートチャネル効果を大きく改善する
ことができる。さらに、新しい技術および追加の工程が
要求されず、既存の技術をそのまま適用することができ
るので、製造コストの低減および生産性の向上の面にお
いて非常に大きい長所を有する。
トランジスタの製造方法を示す工程要部断面図である。
トランジスタの製造方法を示す工程要部断面図である。
トランジスタの製造方法を示す工程要部断面図である。
トランジスタの製造方法を示す工程要部断面図である。
の要部断面図である。
ジスタの要部断面図である。
を有するMOSトランジスタの要部断面図である。
を有するMOSトランジスタの要部断面図である。
層、51…p形シリコン基板、52…熱酸化層、53…
シリコン窒化層、54…フォトレジスト層、55…シリ
コン酸化層、56…LDD領域、57…ゲート絶縁層、
58…多結晶シリコン層、58′…ゲート、59…シリ
コン酸化層、59′…ゲート上部絶縁層、62…シリコ
ン酸化層、61…p形シリコン基板、62…熱酸化層、
63…シリコン窒化層、64…フォトレジスト層、65
…シリコン酸化層、66…ゲート絶縁層、67…多結晶
シリコン層、68…ゲート、69…シリコン酸化層、7
0…ソース/ドレイン領域、71…LDD領域。
Claims (27)
- 【請求項1】半導体基体上に酸化防止層を形成し、トラ
ンジスタのチャネル領域の前記酸化防止層を除去する第
1の工程と、 前記半導体基板を熱酸化して前記チャネル領域の上に酸
化層を形成し、前記酸化防止層を除去した後、第1の不
純物イオン注入を行う第2の工程と、 前記酸化層を除去する第3の工程と、 前記酸化層を除去した領域にゲート電極を形成する第4
の工程と、 前記ゲート電極をマスクとして用いて第2の不純物イオ
ン注入を行う第5の工程とを含んでなることを特徴とす
るMOSトランジスタの製造方法。 - 【請求項2】前記チャネル領域が前記ゲート電極より小
さいことを特徴とする請求項1記載のMOSトランジス
タの製造方法。 - 【請求項3】前記第1の不純物イオン注入は低濃度で行
い、前記第2の不純物イオン注入は高濃度で行うことを
特徴とする請求項1記載のMOSトランジスタの製造方
法。 - 【請求項4】前記酸化防止層はシリコン窒化層であるこ
とを特徴とする請求項1記載のMOSトランジスタの製
造方法。 - 【請求項5】前記第1の工程において、前記半導体基体
上に前記酸化防止層を形成する前に、前記半導体基体の
熱酸化により該半導体基体上に絶縁層を形成し、 前記第1の工程の後、前記第2の工程の前に、しきい値
電圧調整用の不純物イオン注入を行い、 前記第2の工程において、第1の不純物イオン注入を行
う際に、前記酸化層によってチャネル領域には不純物イ
オンが注入されないようにし、 前記第3の工程において、前記酸化層をウェットエッチ
ング法により除去し、 前記第4の工程において、前記ゲート電極を形成するに
は、まず、全面にゲート絶縁層を形成し、前記ゲート絶
縁層上に導電層を形成し、トランジスタのチャネル長よ
り大きい幅のゲートラインを形成し、かつ、 前記第4の工程において、前記第2の不純物イオン注入
を行った後、前記半導体基体上に絶縁層を堆積した後、
熱処理工程を行うことを特徴とする請求項1記載のMO
Sトランジスタの製造方法。 - 【請求項6】前記ゲート絶縁層は、前記半導体基体であ
るシリコン基板を熱酸化させて形成することを特徴とす
る請求項5記載のMOSトランジスタの製造方法。 - 【請求項7】前記半導体基体はp形ウェルとn形ウェル
とを含み、各種電気的素子が形成された活性領域とその
残りの非活性領域とに区分されていることを特徴とする
請求項1記載のMOSトランジスタの製造方法。 - 【請求項8】前記第1の不純物イオン注入と第2の不純
物イオン注入の工程において、p形MOSの場合はBF
2 +イオンを用い、n形MOSの場合はAs+イオンを用
いることを特徴とする請求項1記載のMOSトランジス
タの製造方法。 - 【請求項9】前記チャネル領域の断面形状が略楕円形の
一部であることを特徴とする請求項1記載のMOSトラ
ンジスタの製造方法。 - 【請求項10】半導体基体上に絶縁層と酸化防止層とを
形成し、ゲート電極領域の前記酸化防止層を除去する第
1の工程と、 前記半導体基体上を熱酸化して、前記ゲート電極領域上
に酸化層を形成した後、前記酸化防止層をマスクとして
用い、前記半導体基体が露出するまで前記酸化層を異方
性エッチングする第2の工程と、 ゲート絶縁層を形成し、導電層を堆積し、前記酸化層が
エッチングされてなる前記ゲート電極領域に該導電層を
満たしてゲート電極を形成する第3の工程と、 前記酸化防止層を除去し、第1の不純物イオン注入を行
う第4の工程と、 残留した前記酸化層を除去し、第2の不純物イオン注入
を行う第5の工程とを含んでなるMOSトランジスタの
製造方法。 - 【請求項11】前記酸化層の厚さが1500〜5000
Åの範囲にあることを特徴とする請求項10記載のMO
Sトランジスタの製造方法。 - 【請求項12】前記第2の工程において、前記酸化層の
エッチングは、反応性イオンエッチング法により行うこ
とを特徴とする請求項10記載のMOSトランジスタの
製造方法。 - 【請求項13】前記酸化防止層がシリコン窒化層からな
ることを特徴とする請求項10記載のMOSトランジス
タの製造方法。 - 【請求項14】前記第3の工程において、前記導電層が
ドープされた多結晶シリコンからなることを特徴とする
請求項10記載のMOSトランジスタの製造方法。 - 【請求項15】前記第1の工程において、前記半導体基
体上の絶縁層が、シリコン熱酸化層からなり、 前記第5の工程において、残留された酸化層をウェット
エッチング法により除去し、 前記第5の工程において、前記第2の不純物イオン注入
を行った後、前記半導体基体上に絶縁層を形成し、熱処
理工程を行うことを特徴とする請求項10記載のMOS
トランジスタの製造方法。 - 【請求項16】前記ゲート絶縁層が、前記半導体基体で
あるシリコン基板を熱酸化して形成したシリコン熱酸化
層からなることを特徴とする請求項10記載のMOSト
ランジスタの製造方法。 - 【請求項17】前記半導体基体はp形ウェルとn形ウェ
ルとを含み、各種電気的素子が形成された活性領域とそ
の残りの非活性領域とに区分されていることを特徴とす
る請求項10記載のMOSトランジスタの製造方法。 - 【請求項18】前記第1の不純物イオン注入は高濃度で
行い、前記第2の不純物イオン注入は低濃度で行うこと
を特徴とする請求項10記載のMOSトランジスタの製
造方法。 - 【請求項19】前記高濃度および低濃度不純物イオン注
入工程における不純物として、p形MOSの場合はBF
2 +イオンを用い、n形MOSの場合はAs+イオンを用
いることを特徴とする請求項18記載のMOSトランジ
スタの製造方法。 - 【請求項20】前記第4の工程において、高濃度イオン
注入は、As+イオンを用い、5.0×1015/cm2、
40KeVの条件で行うことを特徴とする請求項18記
載のMOSトランジスタの製造方法。 - 【請求項21】前記第5の工程において、低濃度イオン
注入は、P+イオン、2.0×1013/cm2、30Ke
Vの条件で行うことを特徴とする請求項18記載のMO
Sトランジスタの製造方法。 - 【請求項22】前記第4の工程において、高濃度イオン
注入は、As+イオンを用い、1.0×1015〜5.0
×1015/cm2、20〜40KeVの条件で行うこと
を特徴とする請求項18記載のMOSトランジスタの製
造方法。 - 【請求項23】前記第5の工程において、低濃度イオン
注入は、P+イオンを用い、2.0×1013〜3.0×
1013/cm2、20〜40KeVの条件で行うことを
特徴とする請求項18記載のMOSトランジスタの製造
方法。 - 【請求項24】半導体基体上に絶縁層と酸化防止層とを
形成し、ゲート電極領域の前記酸化防止層を除去する第
1の工程と、 前記半導体基体を熱酸化して酸化層を形成し、前記酸化
防止層をマスクとして用いて前記酸化層を除去する第2
の工程と、 ゲート絶縁層を形成し、前記ゲート電極領域にゲート電
極を形成する工程とを含んでなるMOSトランジスタの
製造方法。 - 【請求項25】前記酸化層の厚さが1500〜5000
Åの範囲にあることを特徴とする請求項24記載のMO
Sトランジスタの製造方法。 - 【請求項26】前記第2の工程において、前記酸化層の
除去は、反応性イオンエッチング法によりエッチングす
ることを特徴とする請求項24記載のMOSトランジス
タの製造方法。 - 【請求項27】前記酸化防止層はシリコン窒化層である
ことを特徴とする請求項24記載のMOSトランジスタ
の製造方法。
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---|---|---|---|
KR94001571A KR0137902B1 (en) | 1994-01-28 | 1994-01-28 | Mos transistor & manufacturing method thereof |
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Publications (2)
Publication Number | Publication Date |
---|---|
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004327961A (ja) * | 2003-04-23 | 2004-11-18 | Samsung Electronics Co Ltd | Mosトランジスタ及びその製造方法 |
US6884269B2 (en) | 2002-06-13 | 2005-04-26 | Fuelcell Energy, Inc. | Continuous method for manufacture of uniform size flake or powder |
JP2005183976A (ja) * | 2003-12-19 | 2005-07-07 | Samsung Electronics Co Ltd | シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法 |
WO2006090441A1 (ja) * | 2005-02-23 | 2006-08-31 | Spansion Llc | 半導体装置及びその製造方法 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5814544A (en) * | 1994-07-14 | 1998-09-29 | Vlsi Technology, Inc. | Forming a MOS transistor with a recessed channel |
US5736435A (en) * | 1995-07-03 | 1998-04-07 | Motorola, Inc. | Process for fabricating a fully self-aligned soi mosfet |
US6008096A (en) * | 1997-01-29 | 1999-12-28 | Advanced Micro Devices, Inc. | Ultra short transistor fabrication method |
US5877056A (en) * | 1998-01-08 | 1999-03-02 | Texas Instruments-Acer Incorporated | Ultra-short channel recessed gate MOSFET with a buried contact |
JP3461277B2 (ja) * | 1998-01-23 | 2003-10-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6034396A (en) * | 1998-01-28 | 2000-03-07 | Texas Instruments - Acer Incorporated | Ultra-short channel recessed gate MOSFET with a buried contact |
US5998835A (en) * | 1998-02-17 | 1999-12-07 | International Business Machines Corporation | High performance MOSFET device with raised source and drain |
US6117712A (en) * | 1998-03-13 | 2000-09-12 | Texas Instruments - Acer Incorporated | Method of forming ultra-short channel and elevated S/D MOSFETS with a metal gate on SOI substrate |
US5956580A (en) * | 1998-03-13 | 1999-09-21 | Texas Instruments--Acer Incorporated | Method to form ultra-short channel elevated S/D MOSFETS on an ultra-thin SOI substrate |
US6355955B1 (en) * | 1998-05-14 | 2002-03-12 | Advanced Micro Devices, Inc. | Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation |
US6465842B2 (en) * | 1998-06-25 | 2002-10-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device and method of fabricating the same |
US6528847B2 (en) * | 1998-06-29 | 2003-03-04 | Advanced Micro Devices, Inc. | Metal oxide semiconductor device having contoured channel region and elevated source and drain regions |
GB2354880A (en) | 1999-09-30 | 2001-04-04 | Mitel Semiconductor Ltd | Metal oxide semiconductor field effect transistors |
US7391087B2 (en) * | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
TW439299B (en) * | 2000-01-11 | 2001-06-07 | United Microelectronics Corp | Manufacturing method of metal oxide semiconductor having selective silicon epitaxial growth |
KR100370129B1 (ko) * | 2000-08-01 | 2003-01-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
KR100374552B1 (ko) * | 2000-08-16 | 2003-03-04 | 주식회사 하이닉스반도체 | 엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법 |
KR100450667B1 (ko) * | 2001-10-09 | 2004-10-01 | 삼성전자주식회사 | 유효 채널 길이를 연장시킬 수 있는 반도체 소자의 홈 형성방법 |
KR100464270B1 (ko) * | 2003-02-04 | 2005-01-03 | 동부아남반도체 주식회사 | 모스펫 소자 제조 방법 |
US7101743B2 (en) | 2004-01-06 | 2006-09-05 | Chartered Semiconductor Manufacturing L.T.D. | Low cost source drain elevation through poly amorphizing implant technology |
KR100631960B1 (ko) * | 2005-09-16 | 2006-10-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
US9716139B2 (en) * | 2015-06-02 | 2017-07-25 | United Microelectronics Corp. | Method for forming high voltage transistor |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5785266A (en) * | 1980-11-17 | 1982-05-27 | Toshiba Corp | Zener diode |
US4639274A (en) * | 1984-11-28 | 1987-01-27 | Fairchild Semiconductor Corporation | Method of making precision high-value MOS capacitors |
JPS62296472A (ja) * | 1986-06-16 | 1987-12-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
US5108937A (en) * | 1991-02-01 | 1992-04-28 | Taiwan Semiconductor Manufacturing Company | Method of making a recessed gate MOSFET device structure |
US5342796A (en) * | 1991-05-28 | 1994-08-30 | Sharp Kabushiki Kaisha | Method for controlling gate size for semiconduction process |
JPH06112309A (ja) * | 1992-09-28 | 1994-04-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1994
- 1994-01-28 KR KR94001571A patent/KR0137902B1/ko not_active IP Right Cessation
- 1994-08-04 JP JP18314994A patent/JP3510924B2/ja not_active Expired - Fee Related
-
1995
- 1995-01-23 US US08/376,517 patent/US5583064A/en not_active Expired - Lifetime
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6884269B2 (en) | 2002-06-13 | 2005-04-26 | Fuelcell Energy, Inc. | Continuous method for manufacture of uniform size flake or powder |
US7060219B2 (en) | 2002-06-13 | 2006-06-13 | Fuelcell Energy, Inc. | Continuous method and apparatus for manufacture of uniform size flake or powder |
JP2004327961A (ja) * | 2003-04-23 | 2004-11-18 | Samsung Electronics Co Ltd | Mosトランジスタ及びその製造方法 |
US7883969B2 (en) | 2003-04-23 | 2011-02-08 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor field effect transistors (MOSFETs) including recessed channel regions and methods of fabricating the same |
JP4722405B2 (ja) * | 2003-04-23 | 2011-07-13 | 三星電子株式会社 | トランジスタ製造方法 |
JP2005183976A (ja) * | 2003-12-19 | 2005-07-07 | Samsung Electronics Co Ltd | シリコン基板とのエッチング選択比が大きいマスク層を用いたリセスチャンネルアレイトランジスタの製造方法 |
WO2006090441A1 (ja) * | 2005-02-23 | 2006-08-31 | Spansion Llc | 半導体装置及びその製造方法 |
US7573091B2 (en) | 2005-02-23 | 2009-08-11 | Spansion Llc | Semiconductor device and method of manufacturing the same |
US7977189B2 (en) | 2005-02-23 | 2011-07-12 | Spansion Llc | Semiconductor device and method of manufacturing the same |
JP5014118B2 (ja) * | 2005-02-23 | 2012-08-29 | スパンション エルエルシー | フラッシュメモリを備える半導体装置の製造方およびフラッシュメモリを備える半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3510924B2 (ja) | 2004-03-29 |
US5583064A (en) | 1996-12-10 |
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