WO2006090441A1 - 半導体装置及びその製造方法 - Google Patents

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Masahiko Higashi
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Spansion Llc
Spansion Japan Limited
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Definitions

  • the present invention relates to a nonvolatile memory and a manufacturing method thereof, and more particularly to a nonvolatile memory having an ONO (Oxide Nitride Oxide) film and a manufacturing method thereof.
  • ONO Oxide Nitride Oxide
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • technical development for the purpose of miniaturization of the memory cell is being promoted in order to increase the storage capacity.
  • a floating gate type flash memory that accumulates electric charges in a floating gate has been widely used.
  • memory cells become more miniaturized to achieve higher storage densities, it becomes difficult to design floating gate flash memories.
  • a thin film of tunnel oxide film is required.
  • the leakage current flowing through the tunnel oxide film increases, and when the charge accumulated in the floating gate is lost due to the introduction of defects in the tunnel oxide film, the reliability is increased. This is because a failure occurs.
  • a flash memory power S having a NO (Oxide Nitride Oxide) film such as a MONOS (Metal Oxide Nitride Oxide Silicon) type or a SOONO S (Silicon Oxide Nitride Oxide Silicon) type.
  • NO Oxide Nitride Oxide
  • This flash memory accumulates charges in the silicon nitride film layer, which is an insulating film. Therefore, even if there is a defect in the tunnel oxide film, loss of charges is difficult to occur as in the floating gate type. Further, it is possible to store multi-valued bits in the trap layer of the same memory cell, which is advantageous for increasing the storage capacity of the nonvolatile memory.
  • a flash memory having an ONO film is described in Patent Document 1, for example.
  • FIG. 1 is a top view of a conventional memory cell region (the protective film 32, the wiring 34, the interlayer insulating film 30, and the ONO film 16a are not shown).
  • Figure 2 is an enlarged view of Figure 1.
  • 3 (a) is a cross-sectional view taken along the line A-- in FIG. 2, and FIG.
  • the memory cell region includes a source / drain diffusion region 14 also serving as a bit line extending in the vertical direction formed in the semiconductor substrate 10a, and formed on the semiconductor substrate.
  • a control gate 20a also serving as a word line extending in the lateral direction is arranged.
  • the source / drain diffusion region 14 is formed by a diffusion region by ion implantation of impurities into the P-type silicon semiconductor substrate 10a and heat treatment, and is carried in the semiconductor substrate 10a.
  • a NO film 16a is formed on the semiconductor substrate 10a, and a control gate 20a is formed on the NO film 16a.
  • the semiconductor substrate 10a under the control gate 20a and between the source and drain diffusion regions 14 is a channel 15a.
  • a silicon oxide film such as BPSG (Boro Phospho Silicated Glass) is formed on the transistor as the interlayer insulating film 30.
  • a wiring 34 is formed on the interlayer insulating film 30 and is connected to the source / drain diffusion region 14 through the contact hole 40.
  • a protective film 32 is formed on the wiring 34.
  • the ONO film 16a includes a silicon oxide layer as a tunnel oxide film, a silicon nitride layer as a trap layer, and a silicon oxide layer as a top oxide film.
  • Data is written by applying a high electric field to the channel 15a and injecting hot electrons into the trap layer on the channel 15a and accumulating them. The charge accumulated in the trap layer is retained because the trap layer is surrounded by the silicon oxide film. Data can be erased by injecting hot holes generated in channel 15a into the trap layer or by passing F_N (Fowler-Nordheim) tunnel current through the tunnel oxide layer.
  • F_N Finler-Nordheim
  • charge accumulation can be performed in two locations in one transistor, so binary data can be written. As a result, the storage capacity can be increased.
  • the memory cell can be miniaturized.
  • the source / drain diffusion region 14 is formed by the diffusion region, Higher resistance than metal. For this reason, only the source / drain diffusion region 14 which is the bit line will deteriorate the data writing and reading characteristics. Therefore, as shown in FIG. 1, a bit line 'contact region 42 is arranged for each of a plurality of word lines (control gates) 20a, and in the bit line contact region 42, the source and drain diffusion regions 14 as bit lines are connected. It is connected to the wiring 34 formed of metal through the contact hole 40. This lowers the resistance of the bit line and improves the data write and read characteristics.
  • Patent Document 1 U.S. Patent No. 6011725
  • the conventional technique has a problem that it is difficult to miniaturize the memory cell.
  • the source / drain diffusion region 14 is formed by a diffusion region.
  • the source / drain diffusion region 14 also serves as a bit line and needs to be extended under the control gate 20a also serving as a word line. Therefore, the source / drain diffusion region 14 is formed before the formation of the control gate 20a.
  • a heat treatment process of manufacturing the control gate 20 a and the wiring 34 is performed.
  • impurities in the source / drain diffusion region 14 are diffused in the lateral direction, and the width of the source / drain diffusion region 14 is increased. This will reduce the channel length.
  • the channel length becomes narrow, it is not possible to secure a sufficient region for storing charges in the NO film 16a. To prevent this, the channel length can be secured by widening the distance between the source and drain diffusion regions.
  • miniaturization of memory cells becomes difficult.
  • the source / drain diffusion region 14 also serves as a bit line, which increases the resistance of the bit line. Therefore, it is necessary to frequently connect the wiring 34 with the contact hole 40 in order not to deteriorate the data writing and reading characteristics. This requires a large number of bit line 'contact regions 42, making it difficult to miniaturize memory cells.
  • the present invention provides a half-layer device capable of securing a constant channel length capable of storing charges and miniaturizing a memory cell even when there is lateral diffusion of the source / drain diffusion region, and its manufacture.
  • the purpose is to provide a manufacturing method.
  • the present invention comprises a semiconductor substrate having a source / drain diffusion region, an ONO film formed on the semiconductor substrate, and a control gate formed on the ON film,
  • a groove portion located between the source and drain diffusion regions under the control gate is provided on the surface of the semiconductor substrate.
  • the present invention is the semiconductor device, wherein the groove is separated from the source / drain diffusion region. According to the present invention, a semiconductor device in which data can be easily written can be provided.
  • the present invention is a semiconductor device in which the source / drain diffusion region is formed in a self-aligned manner with the groove. According to the present invention, it is possible to provide a semiconductor device in which the groove portion is reliably separated from the source and drain diffusion regions and data can be easily written.
  • the present invention is a semiconductor device in which the source and drain diffusion regions are common to a bit line. According to the present invention, the memory cell can be miniaturized.
  • the present invention is a semiconductor device in which the NO film is in contact with the surface of the groove. According to the present invention, it is possible to secure a certain channel length capable of accumulating charges in the ONO film.
  • the present invention includes a first step of forming a groove on the surface of a semiconductor substrate, a second step of forming a source / drain diffusion region on both sides of the groove in the semiconductor substrate, and a step on the semiconductor substrate. And a step of forming a control gate on the ONO film, and a method of manufacturing a semiconductor device.
  • a groove in the channel by forming a groove in the channel and widening the effective channel length, even if lateral diffusion of the source / drain diffusion region occurs, a constant channel length capable of accumulating charges can be obtained. It is possible to provide a method for manufacturing a half-layer device that can be ensured and memory cells can be miniaturized.
  • the first step includes thermal oxidation by thermally oxidizing the surface of the semiconductor substrate.
  • a method for manufacturing a semiconductor device comprising: a third step of forming a silicon nitride film; and a step of removing the thermally oxidized silicon film. According to the present invention, it is possible to provide a method for manufacturing a semiconductor device in which the distribution of groove depth is improved and the distribution of transistor characteristics is small.
  • the present invention includes, before the first step, a step of forming an insulating film having an opening on the semiconductor substrate, and a step of forming a side wall on the side of the opening,
  • the third step is a method of manufacturing a semiconductor device, wherein the third step is a step of forming a thermally oxidized silicon film by thermally oxidizing the surface of the semiconductor substrate using the insulating film and the side wall as a mask. According to the present invention, it is possible to provide a method for manufacturing a semiconductor device in which a groove is separated from a source / drain diffusion region and data can be easily written.
  • the present invention is a method for manufacturing a semiconductor device, wherein the second step is ion implantation using the thermally oxidized silicon film and the side wall as a mask to form the source / drain diffusion region. According to the present invention, it is possible to provide a method for manufacturing a semiconductor device in which the groove and the source / drain diffusion region force are reliably separated and data can be easily written.
  • the present invention is the method for manufacturing a semiconductor device, wherein the insulating film is a silicon nitride film and the side wall is a silicon oxide film. According to the present invention, when the insulating film is removed, the side wall and the thermally oxidized silicon film can be selectively left.
  • the present invention by forming a groove in the channel and widening the effective channel length, it is possible to accumulate charges even if lateral diffusion of the source-drain diffusion region occurs. It is possible to provide a half layer device capable of securing a channel length and miniaturizing a memory cell and a manufacturing method thereof.
  • FIG. 1 is a top view (part 1) of a conventional memory cell region.
  • FIG. 2 is a top view (part 2) of the conventional memory cell region.
  • FIG. 3 is a cross-sectional view of Conventional Technique 1 , (a) is a cross-sectional view of A— in FIG. 2, and (b) is a cross-sectional view of B— in FIG.
  • FIG. 4 is a top view of the memory cell area of the first embodiment.
  • FIG. 5 is a cross-sectional view of Example 1, (a) is a cross-sectional view taken along the line AA ′ of FIG. FIG.
  • FIG. 6 is a cross-sectional view (part 1) showing the manufacturing process of Example 1, (a) is a cross-sectional view corresponding to A— ⁇ in FIG. 4, and (b) is B— ⁇ in FIG. It is equivalent sectional drawing.
  • FIG. 7 is a cross-sectional view (part 2) showing the manufacturing process of Example 1, (a) is a cross-sectional view corresponding to A—A ′ in FIG. 4, and (b) is a B— It is sectional drawing equivalent to B '.
  • FIG. 8 is a cross-sectional view (part 3) showing the manufacturing process of Example 1, (a) is a cross-sectional view corresponding to A—A ′ of FIG. 4, and (b) is a B— It is sectional drawing equivalent to B '.
  • FIG. 9 is a cross-sectional view (No. 4) showing the manufacturing process of Example 1, (a) is a cross-sectional view corresponding to A—A ′ of FIG. 4, and (b) is a B— It is sectional drawing equivalent to B '.
  • FIG. 10 is a sectional view (No. 5) showing the manufacturing process of Example 1, (a) is a sectional view corresponding to AA ′ in FIG. 4, and (b) is BB ′ in FIG. FIG.
  • FIG. 11 is a cross-sectional view (part 6) showing the manufacturing process of Example 1, (a) is a cross-sectional view corresponding to AA ′ of FIG. 4, and (b) is a cross-sectional view of FIG. FIG.
  • FIG. 12 is a cross-sectional view (No. 7) showing the manufacturing process of Example 1, (a) is a cross-sectional view corresponding to AA ′ of FIG. 4, and (b) is a cross-sectional view of FIG. FIG.
  • FIG. 4 is a top view of the memory cell region of Example 1 (the protective film 32, the wiring 34, the interlayer insulating film 30, and the ONO film 16) are not shown), and FIG. 5 (a) is the same as FIG. Fig. 5 (b) is a cross-sectional view along the line A-A '.
  • the memory cell region has a source / drain diffusion region 14 that doubles as a bit line extending in the vertical direction in the semiconductor substrate 10 and a control that doubles as a word line extending in the horizontal direction on the semiconductor substrate.
  • Gate 20 is located.
  • a groove 18 (indicated by a broken line in FIG. 4) is formed in the channel 15 region between the source and drain diffusion regions 14 in the same direction as the direction in which the source and drain diffusion regions 14 extend. .
  • the source / drain diffusion region 14 is carried on the P-type silicon semiconductor substrate 10.
  • An ONO film 16 is formed on the semiconductor substrate 10, and a control gate 20 is formed on the ONO film 16.
  • Semiconductor under control gate 20 and between source and drain diffusion regions Substrate 10 is channel 15.
  • a groove 18 is formed in the channel 15. That is, the trench 18 is formed on the surface of the semiconductor substrate 10 under the control gate 20 and between the source / drain diffusion regions.
  • An interlayer insulating film 30 is formed on the transistor.
  • a wiring 34 is formed on the interlayer insulating film 30 and is connected to the source / drain diffusion region 14 through the contact hole 40.
  • a protective film 32 is formed on the wiring 34.
  • the effective channel length of the channel 15 is widened by forming the groove 18.
  • the ON film 16 capable of accumulating charges is also widened. For this reason, even if lateral diffusion of the source-drain diffusion region occurs, a half-layer device capable of securing a certain channel length capable of storing charges and miniaturizing the memory cell can be obtained. This makes it easy to refine.
  • FIG. 6A to 12A are cross-sectional views corresponding to AA ′ in FIG. 4, and FIG. 6B is a cross-sectional view corresponding to BB ′ in FIG.
  • a silicon oxide film 22 is formed on a P-type silicon semiconductor substrate 10 (or a P-type region in the semiconductor substrate) by thermal oxidation.
  • an insulating film 24 is formed on the silicon oxide film 22 using, for example, the CVD method, for example, a silicon nitride film having a thickness of 150 nm is formed.
  • a predetermined region of the insulating film 24 is removed using a normal exposure technique and dry etching to form an opening.
  • the width of the opening is, for example, 200 nm.
  • a silicon oxide film having a thickness of, for example, 70 nm is formed on the entire surface and anisotropic etching is performed on the entire surface, so that, for example, the side of the silicon oxide film having a width of 50 nm is formed on the side of the opening of the insulating film 24.
  • Wall 26 is formed. By changing the thickness of the silicon oxide film formed on the entire surface, the side wall 26 can have a desired width.
  • the surface of the semiconductor substrate 10 is thermally oxidized to form a thermally oxidized silicon film 28.
  • the thickness of the silicon oxide film is set to, for example, 300 nm, a groove portion 18 having a thickness of about 140 nm is formed in the semiconductor substrate 10.
  • the width of the groove 18 is substantially the distance between the side walls 26 facing each other. For example, when the width of the opening of the insulating film 24 is 200 nm and the width of the side wall 26 is 50 nm, the width of the trench 18 is about lOOnm.
  • the silicon nitride film 24 is removed using hot phosphoric acid.
  • the side wall 26 is formed of a silicon oxide film and is not removed by hot phosphoric acid.
  • Thermally oxidized silicon film 28 The source / drain diffusion region 14 is formed by ion implantation of, for example, arsenic into the sidewall 26 mask and heat treatment. The ion implantation is performed, for example, with an ion energy of 10-15 keV and a dose of 1 ⁇ 10 15 cm- 3 .
  • the semiconductor substrate 10 between the source and drain diffusion regions 14 becomes the channel 15.
  • the thermally oxidized silicon film 28, the side wall 26, and the silicon oxide film 22 are removed by, for example, hydrofluoric acid.
  • a groove 18 is formed between the source and drain diffusion regions 14. The groove 18 is formed to be separated from the source / drain diffusion region 14 by the width of the side wall 26.
  • the silicon oxide film of the tunnel oxide film is subjected to, for example, thermal oxidation or CVD
  • the silicon nitride film of the trap layer is subjected to the CVD method
  • the silicon oxide film of the top oxide film is heated, for example. It is formed by oxidation or CVD method.
  • the film thicknesses of the tunnel oxide film, trap layer, and top oxide film are, for example, 7 nm, 10 nm, and 10 nm.
  • a control gate 20 is formed by forming, for example, a polycrystalline silicon film on the NO film 16 and etching a predetermined region. It is also possible to reduce the resistance of the control gate 20 by siliciding the polycrystalline silicon.
  • the interlayer insulating film 30 is formed of a silicon oxide film such as BPSG, and the contact hole 40 is formed in the bit line 'contact region 42.
  • the wiring 34 is made of, for example, aluminum, and the protective film 32 is formed.
  • the groove 18 can be formed by, for example, etching. However, when the groove portion 18 is formed by etching, the depth of the groove portion 18 also has a distribution due to the in-wafer surface distribution and reproducibility of the etching rate. When the depth of the groove 18 is different, the channel length of the transistor is different, and the transistor characteristics are also different. As a result, the distribution of transistor characteristics increases.
  • the thermally oxidized silicon film 28 is formed and removed to form the groove 18.
  • the film thickness of the thermally oxidized silicon film 28 is determined by temperature, oxygen partial pressure and time. Temperature, oxygen partial pressure and time are easily controlled items. Therefore, the film thickness of the thermally oxidized silicon film 28 can be formed with good wafer in-plane distribution and reproducibility. Since the depth of the groove 18 is the thermally oxidized silicon semiconductor substrate 10, the depth of the groove 18 is also divided into the wafer plane. Can be formed with good fabric and reproducibility. As described above, the channel length distribution and reproducibility of the channel length of the transistor can be improved, and the distribution and reproducibility of the transistor characteristics can be improved.
  • the groove 18 is preferably formed by forming and removing the thermal silicon oxide film 28 on the semiconductor substrate 10.
  • a process of forming the source / drain diffusion region 14 is performed by ion implantation using the thermally oxidized silicon film 28 and the side wall 26 as a mask.
  • the trench 18 can be separated from the source / drain diffusion region 14 by the width of the side wall 26. That is, the source / drain region 14 is formed in a self-aligned manner with the groove 18. If the trench 18 is in contact with the source / drain diffusion region 14, the impurity concentration profile from the channel 15 to the source / drain diffusion region 14 is not steep. This is because the profile of impurity concentration by ion implantation is steeper in the direction perpendicular to the direction of ion implantation than in the parallel direction.
  • the impurity concentration profile from the channel 15 to the source / drain diffusion region 14 is not steep, the electric field at the end of the source / drain diffusion region 14 of the channel 15 becomes small and hot electrons are unlikely to occur during data writing. Become. That is, it becomes difficult to write data.
  • the groove 18 and the source / drain diffusion region 14 can be reliably separated. Thereby, the profile of the impurity concentration from the channel 15 to the source / drain diffusion region 14 can be kept sharp. Therefore, when data is written, the electric field at the end of the source / drain diffusion region 14 of the channel 15 is increased, and hot electrons are easily generated. In other words, data can be easily written. Further, since the source / drain diffusion region 14 is formed in a self-aligned manner with respect to the groove 18, the distance between the source / drain diffusion region 14 and the groove 18 can be formed with high accuracy. Thereby, for example, the distribution of transistor characteristics such as the above-described data writing characteristics can be reduced.
  • Example 1 it is exemplified that the insulating film 24 is a silicon nitride film and the side wall 26 is a silicon oxide film.
  • the thermal silicon oxide film 28 when the insulating film 24 is removed, it is easily and selectively removed with respect to the silicon oxide film 22, the side wall 26, and the thermal silicon oxide film 28 by using hot phosphoric acid. can do.
  • the present invention is not limited to such specific embodiments. Various modifications and changes can be made within the scope of the gist of the present invention described in the scope of claims.
  • the present invention can be applied to MONOS (Metal Oxide Nitride Oxide Silicon) type or SONOS (Silicon Oxide Nitride Oxide Silicon) type flash memory.
  • the trap layer of the ONO film may be an aluminum oxide film or any other film that functions as a trap layer.

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

　本発明は、ソース・ドレイン拡散領域（１４）を有する半導体基板（１０）と、該半導体基板（１０）上に形成された制御ゲート（２０）と、を具備し、前記制御ゲート（２０）の下であって、前記ソース・ドレイン拡散領域（１４）の間に位置する溝部（１８）を、前記半導体基板表面に設けた半導体装置である。実効的なチャネル長を広くすることにより、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置とその製造方法を提供することができる。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は不揮発性メモリ及びその製造方法に関し、特に ON〇 (Oxide Nitride Oxide )膜を有する不揮発性メモリ及びその製造方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリ セルの微細化を目的とした技術開発が進められている。
[0003] 不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲー ト型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリセ ルの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困 難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴レ、、トンネ ル酸化膜の薄膜ィヒが必要である。しかし、トンネル酸化膜の薄膜化により、トンネル 酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フ ローテイングゲートに蓄積された電荷が損失するといつた信頼性上の障害が発生す るためである。
[0004] これを解決するために、 MONOS (Metal Oxide Nitride Oxide Silicon)型や S〇N〇 S (Silicon Oxide Nitride Oxide Silicon)型といった〇NO (Oxide Nitride Oxide)膜を 有するフラッシュメモリ力 Sある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ば れる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリ は絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥が あっても、フローティングゲート型のように電荷の損失が発生し難レ、。また、同じメモリ セルのトラップ層に多値のビットを記憶させることが可能であり、不揮発性メモリの高 記憶容量化に有利である。 ONO膜を有するフラッシュメモリは例えば特許文献 1に記 載されている。
[0005] 従来の ONO膜を有するフラッシュメモリ（以下、従来技術)について説明する。フラ ッシュメモリはメモリセル領域と周辺回路領域を有している。図 1は従来技術のメモリ セル領域の上視図（保護膜 32、配線 34、層間絶縁膜 30、 ONO膜 16aは図示してい ない）、である。図 2は図 1の拡大図。図 3 (a)は図 2の A— 断面図、図 3 (b)は図 2 の B—B'断面図である。
[0006] 図 1および図 2のように、メモリセル領域には、半導体基板 10a内に形成された縦方 向に延在するビットラインを兼ねるソース'ドレイン拡散領域 14と、半導体基板上に形 成された横方向に延在するワードラインを兼ねる制御ゲート 20aが配置されている。 図 3のように、ソース'ドレイン拡散領域 14は P型シリコン半導体基板 10aへの不純物 のイオン注入および熱処理による拡散領域によって形成されており、半導体基板 10 aに坦め込まれている。〇NO膜 16aが半導体基板 10a上に形成され、〇NO膜 16a 上に制御ゲート 20aが形成されている。制御ゲート 20a下であってソース'ドレイン拡 散領域 14間の半導体基板 10aがチャネル 15aである。
[0007] トランジスタ上に、層間絶縁膜 30として BPSG (Boro Phospho Silicated Glass)等の 酸化シリコン膜が形成されている。層間絶縁膜 30上には配線 34が形成され、コンタ タトホール 40を介しソース'ドレイン拡散領域 14と接続している。配線 34上には保護 膜 32が形成されている。
[0008] ONO膜 16aは、トンネル酸化膜である酸化シリコン層、トラップ層である窒化シリコ ン層、トップ酸化膜である酸化シリコン層からなる。データの書き込みは、チャネル 15 aに高電界を印加し、ホットエレクトロンをチャネル 15a上のトラップ層に注入し蓄積す ることにより行われる。トラップ層に蓄積された電荷は、トラップ層が酸化シリコン膜に 囲まれているため、保持される。データの消去は、チャネル 15aで発生したホットホー ルをトラップ層に注入する方法や、トンネン酸化膜に F_N (Fowler-Nordheim)トンネ ル電流を流す方法がある。
[0009] また、特許文献 1の図 15のように、電荷の蓄積を、 1つのトランジスタにっき 2箇所で きるため、 2値のデータを書き込むことができる。これにより、高記憶容量化を図ること ができる。
[0010] ソース'ドレイン拡散領域 14はビットラインを兼ねているため、メモリセルの微細化が 図れる。しかし、ソース'ドレイン拡散領域 14は拡散領域により形成されているため、 金属に比べ抵抗が高い。このため、のビットラインであるソース'ドレイン拡散領域 14 のみではデータの書き込み、読み込み特性が悪化してしまう。そこで、図 1のように、 ワードライン (制御ゲート） 20a複数本毎にビットライン'コンタクト領域 42を配置し、ビ ットライン.コンタクト領域 42にて、ビットラインであるソース'ドレイン拡散領域 14がコ ンタクトホール 40を介し金属で形成された配線 34に接続している。これにより、ビット ラインの抵抗を低くし、データの書き込み、読み込み特性を向上させている。
特許文献 1 :米国特許第 6011725号明細書
発明の開示
発明が解決しょうとする課題
[0011] し力 ながら、従来技術においては、メモリセルの微細化が困難になるという問題が ある。以下説明する。従来技術においては、ソース'ドレイン拡散領域 14を拡散領域 により形成している。ソース'ドレイン拡散領域 14はビットラインも兼ねており、ワードラ インを兼ねる制御ゲート 20aの下にも延在させる必要がある。そのため、ソース'ドレイ ン拡散領域 14は、制御ゲート 20aの形成前に形成する。ソース'ドレイン拡散領域 14 の形成後に、制御ゲート 20aや配線 34の製造工程の熱処理工程を経ることとなる。こ のような熱処理工程によりソース'ドレイン拡散領域 14内の不純物が横方向に拡散し 、ソース'ドレイン拡散領域 14の幅が広くなる。これにより、チャネル長が狭くなつてし まう。チャネル長が狭くなると、〇NO膜 16aに電荷を蓄積する十分な領域が確保でき ない。仮に、これを防ぐため、ソース'ドレイン拡散領域間隔を広くすれば、チャネル 長は確保できる。しかし、メモリセルの微細化は困難となる。
[0012] 一方、ソース'ドレイン拡散領域 14を形成する際の、イオン注入のドーズ量やイオン エネルギーを小さくすることで、不純物の横方向の拡散を抑制でき、チャネル長は広 くできる。しかし、ソース'ドレイン拡散領域 14はビットラインも兼ねており、ビットライン の抵抗が高くなつてしまう。よって、データの書き込み、読み込み特性を悪化させない ため、コンタクトホール 40による配線 34との接続を、頻繁に行う必要がある。これでは 、ビットライン'コンタクト領域 42が多く必要になり、メモリセルの微細化が困難となる。
[0013] 本発明は、ソース'ドレイン拡散領域の横方向の拡散があつたとしても、電荷を蓄積 できる一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置とその製 造方法を提供することを目的とする。
課題を解決するための手段
[0014] 本発明は、ソース'ドレイン拡散領域を有する半導体基板と、該半導体基板上に形 成された ON〇膜と、該〇N〇膜上に形成された制御ゲートと、を具備し、前記制御ゲ ートの下であって、前記ソース'ドレイン拡散領域の間に位置する溝部を、前記半導 体基板表面に設けた半導体装置である。本発明によれば、チャネルに溝部を形成し 、実効的なチャネル長を広くすることにより、ソース'ドレイン拡散領域の横方向の拡 散があつたとしても、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細 化が可能な半層体装置を提供することができる。
[0015] 本発明は、前記溝部は前記ソース'ドレイン拡散領域から分離している半導体装置 である。本発明によれば、データの書き込みが容易な半導体装置を提供することが できる。
[0016] 本発明は、前記ソース'ドレイン拡散領域を前記溝部と自己整合的に形成した半導 体装置である。本発明によれば、溝部をソース'ドレイン拡散領域力 確実に分離し、 データの書き込みが容易な半導体装置を提供することができる。
[0017] 本発明は、前記ソース'ドレイン拡散領域がビットラインと共通である半導体装置で ある。本発明によれば、メモリセルを微細化することができる。
[0018] 本発明は、前記溝部の表面に前記〇NO膜が接している半導体装置である。本発 明によれば、 ON〇膜に電荷を蓄積できる一定のチャネル長を確保することができる
[0019] 本発明は、半導体基板表面に溝部を形成する第 1の工程と、前記半導体基板内の 前記溝部の両側にソース'ドレイン拡散領域を形成する第 2の工程と、前記半導体基 板上に〇N〇膜を形成する工程と、前記 ON〇膜上に制御ゲートを形成する工程と、 を備えた半導体装置の製造方法である。本発明によれば、チャネルに溝部を形成し 、実効的なチャネル長を広くすることにより、ソース'ドレイン拡散領域の横方向の拡 散があつたとしても、電荷を蓄積できる一定のチャネル長を確保し、メモリセルの微細 化が可能な半層体装置の製造方法を提供することができる。
[0020] 本発明は、前記第 1の工程が、前記半導体基板表面を熱酸化させることにより熱酸 化シリコン膜を形成する第 3工程と、前記熱酸化シリコン膜を除去する工程と、を備え た半導体装置の製造方法である。本発明によれば、溝部深さの分布を良くし、トラン ジスタ特性の分布の少ない半導体装置の製造方法を提供することができる。
[0021] 本発明は、前記第 1の工程の前に、前記半導体基板上に開口部を有する絶縁膜を 形成する工程と、前記開口部の側部に側壁を形成する工程と、を備え、前記第 3の 工程が、前記絶縁膜と前記側壁をマスクに、前記半導体基板表面を熱酸化させるこ とにより熱酸化シリコン膜を形成する工程である半導体装置の製造方法である。本発 明によれば、溝部をソース'ドレイン拡散領域から分離し、データの書き込みが容易 な半導体装置の製造方法を提供することができる。
[0022] 本発明は、前記第 2の工程が、前記熱酸化シリコン膜および前記側壁をマスクにィ オン注入し、前記ソース'ドレイン拡散領域を形成する半導体装置の製造方法である 。本発明によれば、溝部をソース'ドレイン拡散領域力 確実に分離し、データの書き 込みが容易な半導体装置の製造方法を提供することができる。
[0023] 本発明は、前記絶縁膜が窒化シリコン膜であり、前記側壁が酸化シリコン膜である 半導体装置の製造方法である。本発明によれば、絶縁膜を除去する際に、側壁と熱 酸化シリコン膜を選択的に残存させることができる。
発明の効果
[0024] 本発明によれば、チャネルに溝部を形成し、実効的なチャネル長を広くすることに より、ソース'ドレイン拡散領域の横方向の拡散があつたとしても、電荷を蓄積できる 一定のチャネル長を確保し、メモリセルの微細化が可能な半層体装置とその製造方 法を提供することができる。
図面の簡単な説明
[0025] [図 1]図 1は従来技術のメモリセル領域の上視図（その 1 )である。
[図 2]図 2は従来技術のメモリセル領域の上視図（その 2)である。
[図 3]図 3は従来技^ 1の断面図であり、（a)が図 2の A— の断面図、（b)が図 2の B— の断面図である。
[図 4]図 4は実施例 1のメモリセル領域の上視図である。
[図 5]図 5は実施例 1の断面図であり、（a)が図 4の A— A'断面図、 （b)が図 4の B—B' の断面図である。
[図 6]図 6は実施例 1の製造工程を示す断面図（その 1)であり、（a)が図 4の A— ΑΊこ 相当する断面図、（b)が図 4の B— ΒΊこ相当する断面図である。
[図 7]図 7は実施例 1の製造工程を示す断面図（その 2)であり、（a)が図 4の A— A'に 相当する断面図、（b)が図 4の B— B'に相当する断面図である。
[図 8]図 8は実施例 1の製造工程を示す断面図（その 3)であり、（a)が図 4の A— A 'に 相当する断面図、（b)が図 4の B— B'に相当する断面図である。
[図 9]図 9は実施例 1の製造工程を示す断面図（その 4)であり、（a)が図 4の A— A 'に 相当する断面図、（b)が図 4の B— B'に相当する断面図である。
[図 10]図 10は実施例 1の製造工程を示す断面図（その 5)であり、（a)が図 4の A-A' に相当する断面図、（b)が図 4の B—B'に相当する断面図である。
[図 11]図 11は実施例 1の製造工程を示す断面図（その 6)であり、（a)が図 4の A-A' に相当する断面図、（b)が図 4の Β-ΒΊこ相当する断面図である。
[図 12]図 12は実施例 1の製造工程を示す断面図（その 7)であり、（a)が図 4の A-A' に相当する断面図、（b)が図 4の Β-ΒΊこ相当する断面図である。
発明を実施するための最良の形態
[0026] 以下、本発明の実施例を説明する。
実施例 1
[0027] 図 4は実施例 1のメモリセル領域の上視図（保護膜 32、配線 34、層間絶縁膜 30、 O NO膜 16)は図示していない）、図 5 (a)は図 4の A— A'断面図、図 5 (b)は図 4の B— 断面図である。図 4のように、メモリセル領域には、半導体基板 10内に縦方向に延 在するビットラインを兼ねるソース'ドレイン拡散領域 14と、半導体基板上に横方向に 延在するワードラインを兼ねる制御ゲート 20が配置されている。また、ソース'ドレイン 拡散領域 14の間のチャネル 15領域に、ソース'ドレイン拡散領域 14の延在する方向 と同じ方向に延在する溝部 18 (図 4では破線で示した）が形成されている。
[0028] 図 5のように、ソース'ドレイン拡散領域 14は P型シリコン半導体基板 10に坦め込ま れている。 ONO膜 16が半導体基板 10上に形成され、 ONO膜 16上に制御ゲート 2 0が形成されている。制御ゲート 20下であってソース'ドレイン拡散領域間の半導体 基板 10がチャネル 15である。チャネル 15には溝部 18が形成されている。つまり、溝 部 18は、制御ゲート 20下であつてソース ·ドレイン拡散領域間の半導体基板 10の表 面に形成されている。トランジスタ上に、層間絶縁膜 30が形成されている。層間絶縁 膜 30上には配線 34が形成され、コンタクトホール 40を介しソース'ドレイン拡散領域 14と接続している。配線 34上には保護膜 32が形成されている。
[0029] 実施例 1においては、溝部 18が形成されることにより、チャネル 15の実効的なチヤ ネル長が広くなる。また、電荷を蓄積できる ON〇膜 16も広くなる。このため、ソース- ドレイン拡散領域の横方向の拡散があつたとしても、電荷を蓄積できる一定のチヤネ ル長を確保し、メモリセルの微細化が可能な半層体装置ことができ、メモリセルの微 細化が容易となる。
[0030] 以下、実施例 1の製造方法につき説明する。図 6から図 12の（a)は図 4の A— A 'に 相当する断面図、（b)は図 4の B-B'に相当する断面図である。図 6を参照すると、 P 型シリコン半導体基板 10 (または、半導体基板内の P型領域）上に、熱酸化により酸 化シリコン膜 22を形成する。その後、酸化シリコン膜 22上に、絶縁膜 24を例えば CV D法を用レ、、例えば 150nm厚の窒化シリコン膜を形成する。
[0031] 図 7において、絶縁膜 24の所定の領域を、通常の露光技術、ドライェチイングを用 い除去し開口部を形成する。このとき、開口部の幅は，例えば 200nmとする。図 8に おいて、全面に，例えば 70nm厚の酸化シリコン膜を形成し、全面を異方性エツチン グすることにより、絶縁膜 24の開口部の側部に例えば幅 50nmの酸化シリコン膜の側 壁 26を形成する。全面に形成する酸化シリコン膜の膜厚を変えることにより、側壁 26 は所望の幅とすることができる。
[0032] 図 9において、絶縁膜 24と側壁 26をマスクに、半導体基板 10表面を熱酸化し熱酸 化シリコン膜 28を形成する。このとき、酸化シリコン膜の厚さを、例えば 300nmとする ことにより、半導体基板 10には約 140nmの溝部 18が形成される。また、溝部 18の幅 は、ほぼ相対する側壁 26の間隔となる。例えば、絶縁膜 24の開口部の幅が 200nm 、側壁 26の幅が 50nmの場合、溝部 18の幅は約 lOOnmとなる。
[0033] 図 10において、熱燐酸を用い、窒化シリコン膜 24を除去する。このとき、側壁 26は 酸化シリコン膜で形成することにより熱燐酸では除去されない。熱酸化シリコン膜 28 と側壁 26マスクに、例えば砒素をイオン注入し熱処理することによりソース'ドレイン 拡散領域 14を形成する。イオン注入は、例えば 10— 15keVのイオンエネルギー、 1 X 1015cm— 3のドーズ量で行う。ソース'ドレイン拡散領域 14間の半導体基板 10がチ ャネル 15となる。
[0034] 図 11において、熱酸化シリコン膜 28、側壁 26および酸化シリコン膜 22を例えば弗 酸により除去する。ソース'ドレイン拡散領域 14間に溝部 18が形成される。溝部 18は 、ソース'ドレイン拡散領域 14から、側壁 26の幅程度分離して形成される。その後、 ONO膜 16として、トンネル酸化膜の酸化シリコン膜を例えば熱酸化または CVD法を 用レ、、トラップ層の窒化シリコン膜を CVD法を用レ、、トップ酸化膜の酸化シリコン膜を 例えば熱酸化または CVD法により形成する。トンネル酸化膜、トラップ層、トップ酸化 膜の膜厚は、例えば、 7nm、 10nm、 10nmとする。
[0035] 図 12において、〇NO膜 16上に例えば多結晶シリコン膜を形成し、所定領域をエツ チングすることにより制御ゲート 20を形成する。多結晶シリコン上をシリサイド化し、制 御ゲート 20の低抵抗化を図ることもできる。層間絶縁膜 30を BPSG等の酸化シリコン 膜で形成し、ビットライン'コンタクト領域 42にコンタクトホール 40を形成する。配線 34 を例えばアルミニウムで形成し、保護膜 32を形成する。以上、メモリセル領域の製造 工程につき説明したが、同一チップ内に周辺回路領域を形成することによりフラッシ ュメモリを製造することができる。
[0036] 溝部 18は、例えばエッチングにより形成することもできる。しかし、溝部 18をエッチ ングで形成すると、エッチングレートのゥエーハ面内分布や再現性により、溝部 18の 深さも分布を持ってしまう。溝部 18の深さが異なると、トランジスタのチャネル長が異 なることになり、トランジスタの特性も異なる。よって、トランジスタの特性の分布が大き くなつてしまう。
[0037] 実施例 1においては、熱酸化シリコン膜 28を形成し、除去することにより、溝部 18を 形成している。熱酸化シリコン膜 28の膜厚は温度、酸素分圧および時間で決まる。 温度、酸素分圧および時間は制御し易い項目である。よって、熱酸化シリコン膜 28 の膜厚は、ゥエーハ面内分布および再現性良く形成することができる。溝部 18の深さ は熱酸化したシリコン半導体基板 10であるから、溝部 18の深さも、ゥエーハ面内分 布および再現性良く形成することができる。以上より、トランジスタのチャネル長のゥェ ーハ面内分布および再現性良くすることができ、トランジスタの特性のゥエーハ面内 分布および再現性良くすることができる。このように、溝部 18は半導体基板 10に熱酸 化シリコン膜 28を形成し、除去することにより形成することが好ましい。
[0038] 熱酸化シリコン膜 28と側壁 26をマスクにイオン注入することによりソース'ドレイン拡 散領域 14を形成する工程を行っている。これにより、溝部 18をソース'ドレイン拡散 領域 14から、側壁 26の幅程度分離することができる。すなわち、ソース'ドレイン領域 14を溝部 18と自己整合的に形成している。仮に、溝部 18がソース'ドレイン拡散領 域 14に接触した場合、チャネル 15からソース'ドレイン拡散領域 14に至る不純物濃 度のプロファイルが急峻でなくなる。イオン注入による不純物濃度のプロファイルはィ オン注入の方向に垂直方向の方が平行方向より急峻だからである。チャネル 15から ソース'ドレイン拡散領域 14に至る不純物濃度のプロファイルが急峻でないと、デー タ書き込みの際に、チャネル 15のソース'ドレイン拡散領域 14端での電界が小さくな りホットエレクトロンが発生し難くなる。すなわち、データを書き込み難くなつてしまう。
[0039] 実施例 1においては、溝部 18とソース'ドレイン拡散領域 14の距離が側壁 26の幅 に保てるため、溝部 18とソース'ドレイン拡散領域 14を確実に分離できる。これにより 、チャネル 15からソース'ドレイン拡散領域 14に至る不純物濃度のプロファイルを急 峻に保つことができる。よって、データ書き込みの際に、チャネル 15のソース'ドレイ ン拡散領域 14端での電界を大きくし、ホットエレクトロンの発生が容易となる。すなわ ち、データの書き込みを容易にできる。さらに、ソース'ドレイン拡散領域 14を溝部 18 に対し自己整合的に形成しているため、ソース'ドレイン拡散領域 14と溝部 18の距 離を精度良く形成することができる。これにより、例えば前述したデータの書き込み特 性等のトランジスタ特性の分布を小さくすることができる。
[0040] 実施例 1におレ、ては、絶縁膜 24を窒化シリコン膜、側壁 26を酸化シリコン膜とする ことを例示した。これにより、熱酸化シリコン膜 28を形成した後、絶縁膜 24を除去する 際、熱燐酸を用いることにより、酸化シリコン膜 22、側壁 26および熱酸化シリコン膜 2 8に対し容易に選択的に除去することができる。
[0041] 以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形 態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲内 において、種々の変形.変更が可能である。例えば、 MONOS(Metal Oxide Nitride Oxide Silicon)型、または SONOS(Silicon Oxide Nitride Oxide Silicon)型のフラッシュメ モリにも応用することが可能である。また、 ON〇膜のトラップ層は酸化アルミニウム膜 その他トラップ層として機能する膜であればよい。

Claims

請求の範囲
[1] ソース'ドレイン拡散領域を有する半導体基板と、
該半導体基板上に形成された〇NO膜と、
該 ON〇膜上に形成された制御ゲートと、
を具備し、
前記制御ゲートの下であって、前記ソース'ドレイン拡散領域の間に位置する溝部 を前記半導体基板表面に設けた半導体装置。
[2] 前記溝部は前記ソース'ドレイン拡散領域から分離している請求項 1記載の半導体装 置。
[3] 前記ソース'ドレイン拡散領域を前記溝部と自己整合的に形成した請求項 1または 2 記載の半導体装置。
[4] 前記ソース'ドレイン拡散領域がビットラインと共通である請求項 1から 3のいずれか一 項記載の半導体装置。
[5] 前記溝部の表面に前記 ONO膜が接している請求項 1から 4記載の半導体装置。
[6] 半導体基板表面に溝部を形成する第 1の工程と、
前記半導体基板内の前記溝部の両側にソース'ドレイン拡散領域を形成する第 2 の工程と、
前記半導体基板上に〇NO膜を形成する工程と、
前記 ON〇膜上に制御ゲートを形成する工程と、
を備えた半導体装置の製造方法。
[7] 前記第 1の工程が、
前記半導体基板表面を熱酸化させることにより熱酸化シリコン膜を形成する第 3ェ 程と、
前記熱酸化シリコン膜を除去する工程と、
を備えた請求項 6記載の半導体装置の製造方法。
[8] 前記第 1の工程の前に、
前記半導体基板上に開口部を有する絶縁膜を形成する工程と、
前記開口部の側部に側壁を形成する工程と、 を備え、
前記第 3の工程が、前記絶縁膜と前記側壁をマスクに、前記半導体基板表面を熱 酸化させることにより熱酸化シリコン膜を形成する工程である請求項 7記載の半導体 装置の製造方法。
[9] 前記第 2の工程が、前記熱酸化シリコン膜および前記側壁をマスクにイオン注入し、 前記ソース'ドレイン拡散領域を形成する請求項 8記載の半導体装置の製造方法。
[10] 前記絶縁膜が窒化シリコン膜であり、前記側壁が酸化シリコン膜である請求項 8また は 9項記載の半導体装置の製造方法。
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