KR20050030099A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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사사고요시따까
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체 기판에 형성되는 반전층을 데이터선으로서 이용하는 불휘발성 반도체 기억 장치의 고집적화 및 고성능화를 추진하는 것을 목적으로 한다. 이를 위해, 메모리 셀은 부유 게이트(6), 워드선 WL을 구성하는 제어 게이트(7) 및 매립 게이트(8)를 갖는 MOS 트랜지스터로 구성된다. 매립 게이트(8)는 부유 게이트(6)에 대하여 자기 정합으로 형성된 홈(2)의 내부에 매립되어 있다. 매립 게이트(8)와 그 상측의 제어 게이트(7)는, 홈(2)의 상측의 두꺼운 산화 실리콘막(10)과 그 상부의 제2 게이트 절연막(5)을 개재하여 절연되어 있다. 메모리 셀의 소스, 드레인은 매립 게이트(8)에 플러스 전압을 인가하였을 때에, 매립 게이트(8)의 하부의 p형 웰(3)에 형성되는 반전층(로컬 데이터선)에 의해 구성된다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 전기적으로 재기입이 가능한 불휘발성 반도체 기억 장치의 고집적화 및 고성능화에 적용하기에 유효한 기술에 관한 것이다.
전기적으로 재기입이 가능한 불휘발성 반도체 기억 장치 중, 정보의 일괄 소거가 가능한 것으로서, 소위 플래시 메모리가 알려져 있다. 플래시 메모리는 휴대성이나 내충격성이 우수하며, 전기적으로 일괄 소거가 가능한 것이기 때문에, 최근, 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등의 소형 휴대 정보 기기용 기억 장치로서 수요가 급속하게 확대되고 있지만, 그 시장을 확대하기 위해서는 메모리 셀 면적의 축소에 따른 비트 비용의 저감이 중요한 요소로 된다.
일본 특허 제2694618호 공보(특허 문헌 1)에는, 3층 폴리실리콘 게이트를 이용한 가상 접지형 메모리 셀을 갖는 플래시 메모리가 기재되어 있다. 이 문헌의 메모리 셀은, 반도체 기판 내의 웰에 형성된 반도체 영역 및 3개의 게이트 전극으로 구성되어 있다. 3개의 게이트 전극은 웰 위에 형성된 부유 게이트, 웰 위와 부유 게이트 위에 걸쳐 형성된 제어 게이트, 및 인접하는 제어 게이트, 부유 게이트 사이에 형성된 소거 게이트이다. 3개의 게이트 전극은 폴리실리콘으로 이루어지며, 각각 절연막으로 분리되고, 부유 게이트와 웰 사이도 절연막으로 분리되어 있다. 제어 게이트는 행 방향으로 접속되어 워드선을 구성하고 있다. 소스 및 드레인 확산층은 열 방향으로 형성되며, 인접하는 메모리 셀과 확산층을 공용하는 가상 접지형으로 됨으로써, 열 방향의 피치의 완화를 도모하고 있다. 소거 게이트는 채널과 평행하며, 또한 워드선(제어 게이트) 사이에 워드선과 평행하게 배치되어 있다.
상기 메모리 셀로의 기입 시에는, 워드선 및 드레인에 각각 독립된 플러스 전압을 인가하고, 웰, 소스 및 소거 게이트를 0V로 한다. 이것에 의해, 드레인 근방의 채널부에서 열 전자가 발생하여, 부유 게이트에 전자가 주입되고, 메모리 셀의 임계값이 상승한다. 소거 시에는, 소거 게이트에 플러스 전압을 인가하고, 워드선, 소스, 드레인 및 웰은 0V로 한다. 이것에 의해, 부유 게이트로부터 소거 게이트로 전자가 방출되어, 임계값이 저하된다.
일본 특개2002-373948호 공보(특허 문헌 2)는 AND형 어레이 구조를 갖는 스플리트 게이트형(split-gate type) 메모리 셀을 구비한 플래시 메모리를 개시하고 있다. 이 문헌의 메모리 셀은 기판에 홈을 형성하고 그 내부에 보조 게이트(assist gete)를 매립하며, 이 홈의 저면과 측면에 데이터선으로 되는 확산층과 보조 게이트의 채널 부분을 형성함으로써, 데이터선 방향의 피치를 완화하고 있다.
일본 특개 2001-156275호 공보(특허 문헌 3)는, 3층 폴리실리콘 게이트를 이용한 메모리 셀을 갖는 불휘발성 반도체 메모리 장치를 개시하고 있다. 이 문헌의 메모리 셀은 부유 게이트, 제어 게이트 이외의 제3 게이트 전극을 데이터선 방향으로 연장시키고, 이 제3 게이트 전극의 하부의 채널을 ON 상태로 하였을 때에 기판에 형성되는 반전층을 데이터선으로서 이용한다. 이것에 의해, 메모리 어레이 내의 확산층을 제거할 수 있기 때문에, 데이터선의 피치를 완화하는 것이 가능해진다.
[특허 문헌 1]
일본 특허 제2694618호 공보(특개평2-110981호 공보, 미국 특허 제5,095,344호)
[특허 문헌 2]
일본 특개2002-373948호 공보(미국 특허 제6,518,126호)
[특허 문헌 3]
일본 특개2001-156275호 공보(미국 특허 제6,531,735호)
소위, AND형 어레이 구조를 갖는 플래시 메모리에서는, 모든 메모리 셀에서 데이터선 피치를 축소할 때에 공통으로 발생하는 과제로서, 1) 데이터선을 구성하는 확산층 또는 반전층의 전기 저항을 저감하여, 판독 속도를 확보하고, 2) 소스, 드레인간 채널 길이를 확보하여, 단채널 효과에 기인하는 펀치 쓰루를 억제한다는 2개의 과제를 모두 이루는 것이 요구된다.
마찬가지로, NOR형 어레이 구조를 갖는 스플리트 게이트형 플래시 메모리에서는 모든 메모리 셀에서 소스선 피치를 축소할 때에 공통으로 발생하는 과제로서, 1) 소스선의 저항을 저감하여, 판독 속도를 확보하고, 2) 소스, 드레인간 채널 길이를 확보하여, 단채널 효과에 기인하는 펀치 쓰루를 억제한다는 2개의 과제를 모두 이루는 것이 요구된다.
상술한 보조 게이트를 기판의 홈 내에 매립하는 셀 방식(특허 문헌 2)은 상기 과제의 해결을 목표로 한 것이다. 그러나, 이 셀 방식은 130㎚ 설계 룰보다도 넓은 설계 룰이 이용되고 있었던 세대에서는, 상기 과제의 해결 수단으로서 성립할 수 있었지만, 데이터선의 피치가 더 축소되면, 스플리트 게이트를 구성하는 2개의 게이트 전극, 즉 부유 게이트와 보조 게이트를 전기적으로 절연하는 절연막의 두께가 데이터선 피치에 비해 무시할 수 없게 되어, 데이터선 피치의 축소가 한계에 도달하게 된다.
한편, 반전층을 데이터선으로서 이용하는 셀 방식(특허 문헌 3)의 경우에는, 반전층의 저항이 확산층에 비해 높기 때문에, 특히 판독 성능의 저하가 발생된다는 문제가 있다.
본 발명의 목적은, 기판의 홈 내에 메모리 셀의 제3 게이트 전극을 형성하는 반도체 기억 장치에서, 제3 게이트 전극과 부유 게이트 사이를 절연하는 절연막의 두께가, 데이터선 피치의 축소를 방해하는 것을 방지함으로써, 반도체 기억 장치의 고집적화를 추진하는 것에 있다.
본 발명의 다른 목적은, 기판에 형성되는 반전층을 데이터선으로서 이용하는 반도체 기억 장치에서, 데이터선 피치의 축소와 트레이드 오프 관계에 있는 반전층 저항의 증가를 방지함으로써, 반도체 기억 장치의 고성능화를 추진하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기재 및 첨부 도면으로부터 분명해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 불휘발성 반도체 기억 장치는, 제1 도전형 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 제2 게이트 절연막을 개재하여 상기 제1 게이트 전극 위에 형성된 제2 게이트 전극과, 적어도 일부가 상기 반도체 기판에 형성된 홈의 내부에 매립된 제3 게이트 전극을 갖는 MOS 트랜지스터로 구성된 메모리 셀을 구비하며, 상기 제2 게이트 전극이 워드선을 구성하고, 상기 제3 게이트 전극에 전압을 인가하였을 때에 상기 반도체 기판에 형성되는 반전층이 데이터선을 구성하고 있는 것이다.
본 발명의 불휘발성 반도체 기억 장치의 제조 방법은, 제1 도전형 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 제2 게이트 절연막을 개재하여 상기 제1 게이트 전극 위에 형성된 제2 게이트 전극과, 적어도 일부가 상기 반도체 기판에 형성된 홈의 내부에 매립된 제3 게이트 전극을 갖는 MOS 트랜지스터로 구성된 메모리 셀을 구비하며, 상기 제2 게이트 전극이 워드선을 구성하고, 상기 제3 게이트 전극에 전압을 인가하였을 때에 상기 반도체 기판에 형성되는 반전층이 데이터선을 구성하는 불휘발성 반도체 기억 장치의 제조 방법으로서,
(a) 반도체 기판 위에 제1 게이트 절연막을 형성한 후, 상기 제1 게이트 절연막 위에 제1 도전막으로 이루어지는 제1 게이트 전극을 형성하는 공정,
(b) 상기 제1 게이트 전극의 측벽에 측벽 스페이서를 형성하는 공정,
(c) 상기 제1 게이트 전극 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판을 에칭함으로써, 상기 반도체 기판의 표면에, 상기 제1 게이트 전극에 대하여 자기 정합적으로 홈을 형성하는 공정,
(d) 상기 홈의 내부에 제2 도전막을 매립함으로써, 제3 게이트 전극을 형성하는 공정,
(e) 상기 제3 게이트 전극이 형성된 상기 홈의 상부에 제1 절연막을 형성하는 공정,
(f) 상기 제1 게이트 전극 및 제1 절연막의 상부에 제2 게이트 절연막을 형성하는 공정,
(g) 상기 제2 게이트 절연막의 상부에, 워드선을 구성하는 제2 게이트 전극을 형성하는 공정을 포함하는 것이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 실시예를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이며, 그 반복 설명은 생략한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예인 반도체 기억 장치의 메모리 어레이 구성을 나타내는 주요부 평면도이며, 도 2는 도 1의 A-A선을 따른 반도체 기판의 주요부 단면도이고, 도 3은 도 1의 B-B선을 따른 반도체 기판의 주요부 단면도, 도 4는 도 1의 C-C선을 따른 반도체 기판의 주요부 단면도이다. 도 1(평면도)은, 도면을 보기 쉽게 하기 위해, 절연막 등 일부 부재의 도시를 생략하고 있다.
본 실시예의 반도체 기억 장치는, 소위 플래시 메모리이며, 단결정 실리콘으로 이루어지는 반도체 기판(이하, 기판이라 함)(1)의 주면의 p형 웰(3)에 복수의 메모리 셀을 형성한 메모리 어레이를 갖고 있다. 메모리 셀 각각은, 부유 게이트(제1 게이트 전극)(6), 제어 게이트(제2 게이트 전극)(7) 및 매립 게이트(buried gate)(제3 게이트 전극)(8)를 갖는 MOS 트랜지스터로 구성되어 있다.
메모리 셀의 부유 게이트(6)는, 제1 게이트 절연막(4)을 개재하여 p형 웰(3) 위에 형성되며, 예를 들면 2층의 n형 다결정 실리콘막으로 구성되어 있다. 제1 게이트 절연막(4)은, 부유 게이트(6)의 단면 방향(도 2)으로부터 보았을 때에, 부유 게이트(6)의 양단부 근방의 막 두께가 중앙부 근방의 막 두께보다도 두껍다는 특징이 있다.
부유 게이트(6)의 상부에는, 제2 게이트 절연막(5)을 개재하여 제어 게이트(7)가 형성되어 있다. 제어 게이트(7)는 n형 다결정 실리콘막, 질화 텅스텐(WN)막 및 텅스텐(W)막을 이러한 순서로 퇴적한 폴리 메탈막으로 이루어진다. 도 1의 행 방향(X 방향)을 따라 배치된 복수의 메모리 셀의 제어 게이트(7)는 상호 접속되어, 행 방향으로 연장되는 워드선 WL을 구성하고 있다.
매립 게이트(8)는, p형 웰(3)에 형성된 홈(2)의 내부에 매립된 n형 다결정 실리콘막으로 이루어진다. 매립 게이트(8)와 p형 웰(3)은, 홈(2)의 내벽에 형성된 얇은 산화 실리콘막(9)를 개재하여 절연되어 있다. 또한, 도 1의 열 방향(Y 방향)을 따라 배치된 복수의 메모리 셀의 매립 게이트(8)는 상호 접속되어 있다. 도 2에 도시한 바와 같이, 홈(2)은 제어 게이트(7)(워드선 WL)의 연장 방향을 따라 인접하는 부유 게이트(6, 6)의 스페이스 영역의 하방에 형성되어 있으며, X 방향을 따른 양단부가 부유 게이트(6, 6)의 하부 안쪽으로 들어가 있다. 부유 게이트(6)의 하부 안쪽으로 들어간 홈(2)의 상부에는, 상술한 제1 게이트 절연막(4)의 두꺼운 부분이 형성되어 있다. 따라서, 부유 게이트(6)와 그 하부의 매립 게이트(8)는, 제1 게이트 절연막(4)의 두꺼운 부분을 개재하여 절연되어 있다.
홈(2)의 중앙부의 상측, 즉 부유 게이트(6, 6)의 스페이스 영역에는, 두꺼운 산화 실리콘막(10)이 형성되어 있으며, 매립 게이트(8)와 그 상측의 제어 게이트(7)(워드선 WL)는, 이 산화 실리콘막(10)과 그 상부의 상기 제2 게이트 절연막(5)을 개재하여 절연되어 있다. 도 1의 Y 방향을 따라 배치된 복수의 메모리 셀의 부유 게이트(6)는 절연막(도시 생략)을 개재하여 상호 절연되어 있다.
메모리 셀의 소스, 드레인은, 도 1의 Y 방향으로 연장되는 매립 게이트(8)에 플러스 전압을 인가하였을 때에, 매립 게이트(8)의 하부의 p형 웰(3)에 형성되는 반전층(로컬 데이터선)에 의해 구성된다.
이와 같이, 본 실시예의 플래시 메모리는 소스, 드레인과 데이터선을 접속하는 컨택트 홀을 메모리 셀마다 형성하지 않는, 소위 비접점형 메모리 어레이(contactless memory array) 구성을 채용하고 있다. 또한, 이 플래시 메모리는, 홈(2)의 하부에 형성되는 반전층을 로컬 데이터선으로서 이용하기 때문에, 메모리 어레이 내에 확산층이 불필요해져서, 데이터선의 피치를 축소할 수 있다.
상기 메모리 셀의 동작을 도 5 및 도 6을 이용하여 설명한다. 판독 시에는, 도 5에 도시한 바와 같이, 선택 메모리 셀 양측의 매립 게이트(8)에 5V 정도의 전압을 인가하여 그 하부로 반전층을 형성하고, 이 반전층을 소스, 드레인으로서 이용한다. 비선택 워드선에는 0V, 또는 경우에 따라서는 -2V 정도의 부전압을 인가하여, 비선택 메모리 셀을 OFF 상태로 함과 함께, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 전압을 인가하여 메모리 셀의 임계값을 판정한다.
한편, 기입 시에는, 도 6에 도시한 바와 같이, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 13V 정도, 드레인에 4V 정도, 드레인측의 매립 게이트(8)에 7V 정도, 소스측의 매립 게이트(8)에 2V 정도의 전압을 각각 인가하여, 소스와 p형 웰(3)을 0V로 유지한다. 이것에 의해, 매립 게이트(8)의 하부의 p형 웰(3)에 채널이 형성되어, 소스측의 부유 게이트(6)의 단부의 채널에서 발생한 열 전자가 부유 게이트(6)로 주입된다.
다음으로, 상기한 바와 같이 구성된 플래시 메모리의 제조 방법의 일례를 도 7∼도 19를 이용하여 공정순으로 설명한다.
먼저, 도 7에 도시한 바와 같이, p형의 단결정 실리콘으로 이루어지는 기판(1)에 불순물을 이온 주입하여 p형 웰(3)을 형성한 후, 기판(1)을 열 산화함으로써, p형 웰(3)의 표면에 막 두께 10㎚ 정도의 산화 실리콘막으로 이루어지는 제1 게이트 절연막(4)을 형성한다. 계속해서, 제1 게이트 절연막(4) 위에 CVD법을 이용하여 n형의 다결정 실리콘막(6a)과 질화 실리콘막(11)을 퇴적한다.
다음으로, 도 8 및 도 9에 도시한 바와 같이, 포토레지스트막을 마스크로 이용한 드라이 에칭에 의해 질화 실리콘막(11)과 다결정 실리콘막(6a)을 패터닝한다. 도 8에 도시한 바와 같이, 질화 실리콘막(11)과 다결정 실리콘막(6a)을 Y 방향으로 연장되는 복수개의 스트라이프형 패턴(P)으로 한다.
다음으로, 도 10에 도시한 바와 같이, 기판(1) 위에 CVD법으로 퇴적한 산화 실리콘막을 이방적으로 에칭함으로써, 질화 실리콘막(11)과 다결정 실리콘막(6a)의 적층막으로 이루어지는 상기 패턴(P)의 측벽에 측벽 스페이서(12)를 형성한다.
다음으로, 도 11에 도시한 바와 같이, 질화 실리콘막(11)과 측벽 스페이서(12)를 마스크로 하여, 상기 패턴(P)의 스페이스 영역의 기판(1)을 드라이 에칭함으로써, 스페이스 영역의 기판(1)의 표면에 홈(2)을 형성한다. 이 때, 기판(1)을 등방적으로 에칭하여, 패턴(P)의 단면 방향에서 보았을 때의 홈(2)의 양단부를 패턴(P)의 하부 안쪽으로 들어가게 한다. 이와 같이 하면, 홈(2)의 양단부에 제1 게이트 절연막(4)의 일부가 노출된다.
다음으로, 기판(1)을 열 산화한다. 이 열 산화를 행하면, 도 12에 도시한 바와 같이, 홈(2)의 내벽을 따라 얇은 산화 실리콘막(9)이 형성된다. 또한, 홈(2)의 양단부에 노출된 제1 게이트 절연막(4)이 증속 산화되어, 이 부분의 막 두께가 다른 부분에 비해 두꺼워진다.
다음으로, 도 13에 도시한 바와 같이, 홈(2)의 내부를 포함하는 기판(1) 위에 CVD법으로 n형 다결정 실리콘막을 퇴적하고, 계속해서 이 다결정 실리콘막을 에치백하여 홈(2)의 내부에만 남김으로써, 홈(2)의 내부에 매립 게이트(8)를 형성한다. 다결정 실리콘막을 에치백할 때, 도 14에 도시한 바와 같이, 패턴(P)의 스페이스 영역의 일부에 다결정 실리콘막이 남아도 무방하다.
다음으로, 도 15에 도시한 바와 같이, 기판(1) 위에 CVD법으로 산화 실리콘막(10)을 퇴적함으로써, 패턴(P)의 스페이스 영역에 산화 실리콘막(10)을 충전하고, 계속해서 화학적 기계 연마법으로 산화 실리콘막(10)의 표면을 연마함으로써, 패턴(P)의 상면(질화 실리콘막(11))을 노출한다.
다음으로, 도 16에 도시한 바와 같이, 패턴(P)의 상층 부분을 구성하고 있는 질화 실리콘막(11)을 에칭으로 제거함으로써, 하층의 다결정 실리콘막(6a)의 상면을 노출한다.
다음으로, 도 17 및 도 18에 도시한 바와 같이, 기판(1) 위에 CVD법을 이용하여 n형의 다결정 실리콘막(6b)을 퇴적한 후, 포토레지스트막을 마스크로 이용한 드라이 에칭에 의해 산화 실리콘막(10)의 상부의 다결정 실리콘막(6b)을 제거함으로써, 도 17의 Y 방향으로 연장되는 2층의 다결정 실리콘막(6a, 6b)으로 이루어지는 부유 게이트(6)를 형성한다.
다음으로, 도 19에 도시한 바와 같이, 부유 게이트(6)의 상부에 CVD법으로 산화 실리콘막을 퇴적하여 제2 게이트 절연막(5)을 형성한 후, 제2 게이트 절연막(5)의 상부에 폴리 메탈막(7a)을 형성한다. 폴리 메탈막(7a)은 CVD법과 스퍼터링법을 사용하여 퇴적한 n형 다결정, WN막 및 W막으로 이루어진다. 제2 게이트 절연막(5)은 CVD법으로 퇴적한 산화 실리콘막, 질화 실리콘막 및 산화 실리콘막의 3층막으로 구성해도 된다.
다음으로, 포토레지스트막을 마스크로 이용한 드라이 에칭에 의해 폴리 메탈막(7a)과 제2 게이트 절연막(5)을 패터닝하여 제어 게이트(7)(워드선 WL)를 형성함으로써, 상기 도 1∼도 4에 도시하는 메모리 어레이 구조가 완성된다. 도시는 생략하지만, 그 후, 제어 게이트(7)(워드선 WL)의 상부에 층간 절연막을 퇴적하고, 계속해서 제어 게이트(7)(워드선 WL), p형 웰(3), 매립 게이트(8)에 도달하는 컨택트홀이나, 반전층으로의 급전용 컨택트홀을 형성한 후, 층간 절연막 위에 퇴적한 금속막을 패터닝하여 배선을 형성함으로써, 플래시 메모리가 대략 완성된다.
도 20은, 상기 기판(1)의 홈(2)에 형성된 매립 게이트(8)의 반전층 저항(데이터선 저항)과, 홈을 형성하지 않은 평탄한 기판을 이용한 종래의 반전층 저항을 비교한 그래프이다.
본 실시예에 따르면, 매립 게이트(8)를 홈(2)의 내부에 형성함으로써, 홈(2)의 하부뿐만 아니라, 측벽 방향으로도 반전층이 형성된다. 이것에 의해, 평탄한 기판에 반전층을 형성하는 종래 기술에 비해, 반전층의 폭이 증가하기 때문에, 그 만큼 종래 기술에 비해 반전층(데이터선) 저항이 저감된다. 특히, 데이터선의 피치를 축소한 경우, 반전층 저항 저감의 효과가 현저하다.
또한, 본 실시예에 따르면, 매립 게이트(8)와 제어 게이트(7)(워드선 WL)를 분리하는 산화 실리콘막(10)의 막 두께가 기판(1)의 주면에 대하여 수직인 방향의 막 두께에 의해 결정되기 때문에, 이 산화 실리콘막(10)이 두꺼워도, 그 때문에 매립 게이트(8)의 채널 폭 혹은 부유 게이트(6)의 채널 길이가 좁혀지지는 않는다.
또한, 본 실시예에 따르면, 매립 게이트(8)와 부유 게이트(6)를 분리하는 제1 게이트 절연막(4)의 증속 산화된 부분이 기판(1)의 주면에 대하여 수직인 방향의 막 두께에 의해 결정되기 때문에, 이 부분을 두껍게 하여 부유 게이트(6)와 매립 게이트(8) 간의 절연성을 확보하여도, 그 때문에 매립 게이트(8)의 채널 폭 혹은 부유 게이트(6)의 채널 길이가 좁혀지지는 않는다. 즉, 제1 게이트 전극의 채널 길이, 실리콘 기판에 형성되는 홈의 폭을 넓게 취할 수 있다.
(제2 실시예)
상기 제1 실시예에서는 매립 게이트(제3 게이트 전극)(8)에 플러스 전압을 인가함으로써 형성되는 반전층을 데이터선으로서 이용하였지만, 도 21 및 도 22에 도시한 바와 같이, 매립 게이트(제3 게이트 전극)(8)의 하부의 기판(1)(p형 웰(3))에 확산층(20)을 더 형성하여도 된다.
이 확산층(20)을 형성하기 위해서는 먼저, 도 23에 도시한 바와 같이, 기판(1)(p형 웰(3)) 위에 제1 게이트 절연막(4)을 개재하여 질화 실리콘막(11)과 다결정 실리콘막(6a)의 적층막으로 이루어지는 패턴(P)을 형성하고, 계속해서 패턴(P)의 측벽에 측벽 스페이서(12)를 형성한 후, 패턴(P)의 스페이스 영역의 기판(1)에 홈(2)을 형성한다. 여기까지의 공정은, 상기 제1 실시예의 도 7∼도 11에 나타내는 공정과 동일하다.
다음으로, 도 24에 도시한 바와 같이, 기판(1)에 n형 불순물, 예를 들면 비소(As)를 이온 주입함으로써, 홈(2)의 저부의 p형 웰(3)에 확산층(20)을 형성한다. 그 후, 상기 제1 실시예의 도 12∼도 19에 나타내는 공정과 동일한 공정을 거침으로써, 도 21에 도시하는 플래시 메모리가 대략 완성된다.
상기 메모리 셀의 동작을 도 25 및 도 26을 이용하여 설명한다. 판독 시에는, 도 25에 도시한 바와 같이, 선택 메모리 셀의 양측의 매립 게이트(8)에 3V 정도의 전압을 인가하여 그 하부에 반전층을 형성하고, 이 반전층과 확산층(20)을 소스, 드레인으로서 이용한다. 비선택 워드선에는 0V, 또는 경우에 따라서는 -2V 정도의 마이너스 전압을 인가하며, 비선택 메모리 셀을 OFF 상태로 함과 함께, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 전압을 인가하여 메모리 셀의 임계값을 판정한다.
한편, 기입 시에는, 도 26에 도시한 바와 같이, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 13V 정도, 드레인에 4V 정도, 드레인측의 매립 게이트(8)에 7V 정도, 소스측의 매립 게이트(8)에 1V 정도의 전압을 각각 인가하여, 소스와 p형 웰(3)을 0V로 유지한다. 이것에 의해, 매립 게이트(8)의 하부의 p형 웰(3)에 채널이 형성되어, 소스측의 부유 게이트(6)의 단부의 채널에서 발생한 열 전자가 부유 게이트(6)로 주입된다.
본 실시예에 따르면, 상기 제1 실시예와 마찬가지로, 데이터선 저항을 저감할 수 있다. 또한, 제1 게이트 전극의 채널 길이를 확보할 수 있기 때문에, 메모리 셀의 단채널 효과를 유효하게 억제할 수 있다.
(제3 실시예)
상기 제2 실시예에서는, 메모리 어레이 내에 형성되는 모든 매립 게이트(8)의 하부에 확산층(20)을 형성하였지만, 도 27에 도시한 바와 같이, 일부 매립 게이트(8)에만 확산층(20)을 형성하여도 된다.
이 경우에는, 도 28에 도시한 바와 같이, 상기 제2 실시예의 도 23에 나타내는 공정에서 기판(1)에 n형 불순물을 이온 주입할 때, 확산층(20)을 형성하지 않은 홈(2)의 상부를 포토레지스트막(30)으로 피복하면 된다.
메모리 셀의 동작을 도 29 및 도 30을 이용하여 설명한다. 판독 시에는, 도 29에 도시한 바와 같이, 선택 메모리 셀의 양측의 매립 게이트(8) 중, 확산층(20)이 없는 매립 게이트(8)에 5V 정도의 전압, 반전층에 1V 정도의 전압을 각각 인가한다. 또한, 확산층(20)을 형성한 매립 게이트(8)에 3V 정도의 전압을 인가하여, 확산층(20)을 0V로 유지한다. 비선택 워드선에는 0V, 또는 경우에 따라서는 -2V 정도의 부전압을 인가하여, 비선택 메모리 셀을 OFF 상태로 함과 함께, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 전압을 인가하여 메모리 셀의 임계값을 판정한다.
한편, 기입 시에는, 도 30에 도시한 바와 같이, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 13V 정도, 확산층(20)에 4V 정도, 확산층(20)을 형성한 매립 게이트(8)에 7V 정도, 반전층(확산층(20)이 없음)측의 매립 게이트(8)에 1V 정도의 전압을 각각 인가하여, 반전층과 p형 웰(3)을 0V로 유지한다. 이것에 의해, 매립 게이트(8)의 하부의 p형 웰(3)에 채널이 형성되어, 반전층측의 부유 게이트(6)의 단부의 채널에서 발생한 열 전자가 부유 게이트(6)로 주입된다.
본 실시예에 따르면, 상기 제1 실시예와 마찬가지로, 반전층에 의해 형성되는 측의 데이터선 저항을 저감할 수 있다. 또한, 상기 제1 실시예와 마찬가지로, 제1 게이트 전극의 채널 길이를 확보할 수 있기 때문에, 메모리 셀의 단채널 효과를 유효하게 억제할 수 있다.
(제4 실시예)
상기 제1~제3 실시예에서는, 확산층과 반전층의 차이는 있더라도, 모든 데이터선을 기판(1)의 홈(2)에 형성하였지만, 도 31에 도시한 바와 같이, 기판(1)의 표면과 홈(2)의 양방에 데이터선을 형성할 수도 있다.
즉, 홈(2)의 내부의 매립 게이트(8)에 플러스 전압을 인가하였을 때에, 그 하부에 형성되는 반전층을 데이터선으로서 기능시킴과 함께, 기판(1)의 표면에 매립 게이트(8)와 동일한 방향(Y 방향)으로 연장하는 확산층(20)을 기판(1)의 표면에 형성하여, 이것을 다른 데이터선으로서 기능시켜도 된다.
기판(1)의 표면에 확산층(20)을 형성하기 위해서는, 상기 제1 실시예의 도 9에 나타내는 공정에서, 질화 실리콘막(11)과 다결정 실리콘막(6a)으로 이루어지는 스트라이프형 패턴(P)을 형성한 후, 도 32에 도시한 바와 같이, 패턴(P)의 스페이스 영역의 일부(예를 들면 스페이스 영역 하나를 건너뛰어)에 개구부를 형성한 포토레지스트막(40)을 마스크로 하여, 기판(1)에 n형 불순물, 예를 들면 비소(As)를 이온 주입함으로써, 스페이스 영역의 p형 웰(3)에 확산층(20)을 형성한다.
다음으로, 포토레지스트막(40)을 제거한 후, 도 33에 도시한 바와 같이, 기판(1) 위에 CVD법으로 산화 실리콘막(42)을 퇴적하고, 계속해서 산화 실리콘막(42)을 에치백함으로써, 패턴(p)의 스페이스 영역에만 산화 실리콘막(42)을 남긴다. 계속해서, 도 34에 도시한 바와 같이, 확산층(20)의 상부의 산화 실리콘막(42)을 포토레지스트막(41)으로 피복하고, 확산층(20)이 형성되어 있지 않은 영역의 산화 실리콘막(42)을 에칭하여 제거한다. 그 후의 공정은 상기 제1 실시예와 동일하다.
메모리 셀의 동작을 도 35 및 도 36을 이용하여 설명한다. 판독 시에는, 도 35에 도시한 바와 같이, 선택 메모리 셀의 매립 게이트(8)에 5V 정도의 전압, 반전층에 1V 정도의 전압을 각각 인가하여, 확산층(20)을 0V로 유지한다. 비선택 워드선에는 0V, 또는 경우에 따라서는 -2V 정도의 부전압을 인가하여, 비선택 메모리 셀을 OFF 상태로 함과 함께, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 전압을 인가하여 메모리 셀의 임계값을 판정한다.
한편, 기입 시에는, 도 36에 도시한 바와 같이, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 13V 정도, 확산층(20)에 4V 정도, 매립 게이트(8)에 1V 정도의 전압을 각각 인가하여, 반전층과 p형 웰(3)을 0V로 유지한다. 이것에 의해, 매립 게이트(8)의 하부의 p형 웰(3)에 채널이 형성되어, 반전층측의 부유 게이트(6)의 단부의 채널에서 발생한 열 전자가 부유 게이트(6)로 주입된다.
본 발명의 제4 실시예의 플래시 메모리에서도, 상기 제1 실시예와 마찬가지로 반전층에 의해 형성되는 데이터선의 저항을 저감할 수 있다.
(제5 실시예)
상기 제4 실시예에서는, 매립 게이트(8)의 하부에는 확산층(20)을 형성하지 않았지만, 도 37에 도시한 바와 같이, 매립 게이트(8)의 하부에도 확산층(20)을 형성할 수 있다. 제조 방법은, 상기 제4 실시예에서 설명한 공정에 상기 제3 실시예에서 설명한 확산층 형성 공정을 추가하는 것만으로 충분하다.
메모리 셀의 동작을 도 38 및 도 39을 이용하여 설명한다. 판독 시에는, 도 38에 도시한 바와 같이, 매립 게이트(8)에 3V 정도의 전압, 그 하부의 확산층(20)에 1V 정도의 전압을 각각 인가하여, 기판(1)의 표면의 확산층(20)을 0V로 유지한다. 비선택 워드선에는 0V, 또는 경우에 따라서는 -2V 정도의 부전압을 인가하여 비선택 메모리 셀을 OFF 상태로 함과 함께, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 전압을 인가하여 메모리 셀의 임계값을 판정한다.
한편, 기입 시에는, 도 39에 도시한 바와 같이, 선택 메모리 셀의 제어 게이트(7)(워드선 WL)에 13V 정도, 기판(1)의 표면의 확산층(20)에 4V 정도, 매립 게이트(8)에 1V 정도의 전압을 각각 인가하여, 매립 게이트(8)의 하부의 확산층(20)과 p형 웰(3)을 0V로 유지한다. 이것에 의해, 매립 게이트(8)의 하부의 p형 웰(3)에 채널이 형성되어, 매립 게이트(8)측의 부유 게이트(6)의 단부의 채널에서 발생한 열 전자가 부유 게이트(6)로 주입된다.
본 발명의 제4 실시예의 플래시 메모리에서도, 반전층에 의해 형성되는 데이터선의 저항을 저감할 수 있다. 또한, 제1 게이트 전극의 채널 길이를 확보할 수 있기 때문에, 메모리 셀의 단채널 효과를 유효하게 억제할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위 내에서 여러가지로 변경 가능한 것은 물론이다.
본 발명의 플래시 메모리는, 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등의 소형 휴대 정보 기기용 기억 장치에 이용하기 적합한 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
반도체 기억 장치의 데이터선 피치를 축소하여, 칩 면적을 축소하여도, 데이터선 저항을 낮게 유지할 수 있으며, 또한 부유 게이트와 선택 게이트의 채널 길이를 확보할 수 있다. 낮은 데이터선 저항은 칩 성능을 향상시키며, 또한 채널 길이를 확보할 수 있음으로써, 메모리 셀의 펀치 쓰루에 의한 불량을 방지하여, 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 나타내는 주요부 평면도.
도 2는 도 1의 A-A선을 따른 반도체 기판의 주요부 단면도.
도 3은 도 1의 B-B선을 따른 반도체 기판의 주요부 단면도.
도 4는 도 1의 C-C선을 따른 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 회로도.
도 6은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 기입 동작을 설명하는 회로도.
도 7은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 9는 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 15는 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 평면도.
도 18은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 19는 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 반전층 저항과 종래 기술의 반전층 저항을 비교한 그래프.
도 21은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치를 도시하는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치를 도시하는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 회로도.
도 26은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 기입 동작을 설명하는 회로도.
도 27은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치를 도시하는 반도체 기판의 주요부 단면도.
도 28은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 29는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 회로도.
도 30은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 기입 동작을 설명하는 회로도.
도 31은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치를 도시하는 반도체 기판의 주요부 단면도.
도 32는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 33은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 34는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 35는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 회로도.
도 36은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 기입 동작을 설명하는 회로도.
도 37은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치를 도시하는 반도체 기판의 주요부 단면도.
도 38은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 판독 동작을 설명하는 회로도.
도 39는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 기입 동작을 설명하는 회로도.
〈도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 홈
3 : p형 웰
4 : 제1 게이트 절연막
5 : 제2 게이트 절연막
6 : 부유 게이트(제1 게이트 전극)
6a, 6b : 다결정 실리콘막
7 : 제어 게이트(제2 게이트 전극)
7a : 폴리 메탈막
8 : 매립 게이트(제3 게이트 전극)
9, 10, 42 : 산화 실리콘막
11 : 질화 실리콘막
12 : 측벽 스페이서
20 : 확산층
30, 40, 41 : 포토레지스트막
WL : 워드선

Claims (17)

  1. 제1 도전형 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 제2 게이트 절연막을 개재하여 상기 제1 게이트 전극 위에 형성된 제2 게이트 전극과, 적어도 일부가 상기 반도체 기판에 형성된 홈의 내부에 매립된 제3 게이트 전극을 갖는 MOS 트랜지스터로 구성된 메모리 셀을 구비하며, 상기 제2 게이트 전극이 워드선을 구성하며, 상기 제3 게이트 전극에 전압을 인가하였을 때에 상기 반도체 기판에 형성되는 반전층이 데이터선을 구성하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제3 게이트 전극은, 상기 홈의 상부에 형성된 제1 절연막과 상기 제2 게이트 절연막을 개재하여 상기 제2 게이트 전극과 분리되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제3 게이트 전극은, 상기 제1 게이트 절연막보다도 두꺼운 제2 절연막을 개재하여 상기 제1 게이트 전극과 분리되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 홈의 일부가 상기 제1 게이트 전극의 하부 안쪽으로 들어가 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 반도체 기판에는, 상기 MOS 트랜지스터의 소스, 드레인을 구성하는 제2 도전형 반도체 영역이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 제2 도전형 반도체 영역은, 상기 홈의 하부에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 제2 도전형 반도체 영역은, 상기 반도체 기판의 표면에 형성되어 있으며, 상기 반도체 영역이 형성된 상기 반도체 기판의 표면에는 상기 홈이 형성되어 있지 않은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 홈은 상기 제1 게이트 전극에 대하여 자기 정합적으로 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제3 게이트 전극의 상면의 높이는, 상기 제1 게이트 전극의 상면의 높이보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1 도전형 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 제2 게이트 절연막을 개재하여 상기 제1 게이트 전극 위에 형성된 제2 게이트 전극과, 적어도 일부가 상기 반도체 기판에 형성된 홈의 내부에 매립된 제3 게이트 전극을 갖는 MOS 트랜지스터로 구성된 메모리 셀을 구비하며, 상기 제2 게이트 전극이 워드선을 구성하고, 상기 제3 게이트 전극에 전압을 인가하였을 때에 상기 반도체 기판에 형성되는 반전층이 데이터선을 구성하는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,
    (a) 반도체 기판 위에 제1 게이트 절연막을 형성한 후, 상기 제1 게이트 절연막 위에 제1 도전막으로 이루어지는 제1 게이트 전극을 형성하는 공정,
    (b) 상기 제1 게이트 전극의 측벽에 측벽 스페이서를 형성하는 공정,
    (c) 상기 제1 게이트 전극 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판을 에칭함으로써, 상기 반도체 기판의 표면에, 상기 제1 게이트 전극에 대하여 자기 정합적으로 홈을 형성하는 공정,
    (d) 상기 홈의 내부에 제2 도전막을 매립함으로써, 제3 게이트 전극을 형성하는 공정,
    (e) 상기 제3 게이트 전극이 형성된 상기 홈의 상부에 제1 절연막을 형성하는 공정,
    (f) 상기 제1 게이트 전극 및 제1 절연막의 상부에 제2 게이트 절연막을 형성하는 공정, 및
    (g) 상기 제2 게이트 절연막의 상부에, 워드선을 구성하는 제2 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 (c) 공정 후, 상기 (d) 공정에 앞서서, 상기 반도체 기판을 열 처리함으로써, 상기 홈의 일부에 노출되는 상기 제1 게이트 절연막의 막 두께를 두껍게 하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 (c) 공정 후, 상기 (d) 공정에 앞서서, 상기 반도체 기판에 불순물을 이온 주입함으로써, 상기 홈의 저부의 상기 반도체 기판에, 소스, 드레인을 구성하는 제2 도전형 반도체 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 도전형 반도체 영역은, 일부분의 홈의 저부에만 형성하고, 다른 부분의 홈의 저부에는 형성하지 않는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 (c) 공정에서 상기 홈을 형성할 때, 상기 홈의 일부를 상기 제1 게이트 전극의 하부 안쪽으로 들어가게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 (a) 공정 후, 상기 (b) 공정에 앞서서, 상기 반도체 기판에 불순물을 이온 주입함으로써, 상기 반도체 기판의 표면의 일부에, 소스, 드레인을 구성하는 제2 도전형 반도체 영역을 형성하는 공정을 더 포함하며, 상기 (c) 공정에서 상기 반도체 기판의 표면에 상기 홈을 형성할 때, 상기 제2 도전형 반도체 영역이 형성되어 있지 않은 영역의 반도체 기판의 표면에만 상기 홈을 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제10항에 있어서,
    상기 제1 게이트 전극은, 상기 (a) 공정에서 형성되는 상기 제1 도전막과, 상기 (e) 공정 후, 상기 (f) 공정에 앞서서, 상기 반도체 기판 위에 퇴적하는 제3 도전막의 적층막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제10항에 있어서,
    상기 제3 게이트 전극의 상면의 높이를 상기 제1 게이트 전극의 상면의 높이보다도 낮게 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163918B2 (en) 2012-04-19 2018-12-25 SK Hynix Inc. Semiconductor device and method of manufacturing the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4528718B2 (ja) * 2005-12-27 2010-08-18 株式会社東芝 不揮発性半導体メモリの製造方法
JP2007201244A (ja) * 2006-01-27 2007-08-09 Renesas Technology Corp 半導体装置
US7859026B2 (en) * 2006-03-16 2010-12-28 Spansion Llc Vertical semiconductor device
US7486560B2 (en) * 2006-06-16 2009-02-03 Macronix International Co., Ltd. Apparatus and associated method for making a virtual ground array structure that uses inversion bit lines
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8130550B1 (en) * 2009-06-24 2012-03-06 Micron Technology, Inc. Memory with sub-blocks
KR101095686B1 (ko) * 2009-07-24 2011-12-20 주식회사 하이닉스반도체 반도체 기억 소자 및 그 제조방법
US8811093B2 (en) * 2012-03-13 2014-08-19 Silicon Storage Technology, Inc. Non-volatile memory device and a method of operating same
KR20130134073A (ko) * 2012-05-30 2013-12-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US10535670B2 (en) 2016-02-25 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory having an erase gate formed between two floating gates with two word lines formed on other sides and a method for forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
JP4058219B2 (ja) * 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
TW484213B (en) * 2001-04-24 2002-04-21 Ememory Technology Inc Forming method and operation method of trench type separation gate nonvolatile flash memory cell structure
US6812515B2 (en) * 2001-11-26 2004-11-02 Hynix Semiconductor, Inc. Polysilicon layers structure and method of forming same
JP4027656B2 (ja) * 2001-12-10 2007-12-26 シャープ株式会社 不揮発性半導体記憶装置及びその動作方法
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163918B2 (en) 2012-04-19 2018-12-25 SK Hynix Inc. Semiconductor device and method of manufacturing the same

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