KR20070078692A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20070078692A
KR20070078692A KR1020060127187A KR20060127187A KR20070078692A KR 20070078692 A KR20070078692 A KR 20070078692A KR 1020060127187 A KR1020060127187 A KR 1020060127187A KR 20060127187 A KR20060127187 A KR 20060127187A KR 20070078692 A KR20070078692 A KR 20070078692A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
gate
diffusion layer
gate electrode
insulating film
Prior art date
Application number
KR1020060127187A
Other languages
English (en)
Inventor
다로 오사베
다까시 이시가끼
요시따까 사사고
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20070078692A publication Critical patent/KR20070078692A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 불휘발성 반도체 기억 장치의 메모리 셀을 미세화한다. 불휘발성 반도체 기억 장치를 구성하는 반도체 기판(1)의 주면 위에는 제1 게이트 절연막(4)을 개재하여 복수의 부유 게이트(7)가 형성되어 있다. 각 부유 게이트(7)의 한쪽의 인접측에는, 반도체 기판(1)의 주면 위에 제3 게이트 절연막(6)을 개재하여 형성된 보조 게이트(9)가 형성되어 있다. 또한, 각 부유 게이트(7)의 다른 쪽의 인접측에는, 홈 Tr1이 형성되어 있고, 그 저부측에는 n형 확산층(3)이 형성되어 있다. 이 불휘발성 반도체 기억 장치의 데이터선은, 보조 게이트(9)에 원하는 전압을 인가했을 때에 그 보조 게이트(9)가 대향하는 반도체 기판(1)의 주면 부분에 형성되는 반전층과, 상기 n형 확산층(3)으로 구성된다.
불휘발성 반도체 기억 장치, 플래시 메모리, 메모리 셀, 부유 게이트

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일 실시예인 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 도시하는 주요부 평면도.
도 2는 도 1의 A-A'선을 따라 취한 반도체 기판의 주요부 단면도.
도 3은 도 1의 B-B'선을 따라 취한 반도체 기판의 주요부 단면도.
도 4는 도 1의 C-C'선을 따라 취한 반도체 기판의 주요부 단면도.
도 5는 도 1의 D-D'선을 따라 취한 반도체 기판의 주요부 단면도.
도 6은 도 1의 E-E'선을 따라 취한 반도체 기판의 주요부 단면도.
도 7은 도 1의 불휘발성 반도체 기억 장치의 데이터 판독 동작을 설명하기 위한 메모리 회로의 주요부의 등가 회로도.
도 8은 도 1의 불휘발성 반도체 기억 장치의 데이터 기입 동작을 설명하기 위한 메모리 회로의 주요부의 등가 회로도.
도 9는 도 1의 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 10은 도 9에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 평면도.
도 11은 도 10의 B-B'선을 따라 취한 반도체 기판의 주요부 단면도.
도 12는 도 10 및 도 11에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 13은 도 12에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 14는 도 13에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 15는 도 14에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 16은 도 15에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 17은 도 16에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 18은 도 17에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 19는 도 18에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 20은 도 19에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 21은 도 19에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 22는 도 21의 F-F'선을 따라 취한 반도체 기판의 주요부 단면도.
도 23은 도 21 및 도 22에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 24는 도 23에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 25는 도 24와 동일한 공정 후의 도 1의 C-C'선을 따라 취한 개소에 상당하는 반도체 기판의 주요부 단면도.
도 26은 불휘발성 반도체 기억 장치의 제조 공정의 변형예를 도시하는 반도체 기판의 주요부 단면도.
도 27은 도 26과 동일한 공정 후의 도 1의 C-C'선을 따라 취한 개소에 상당하는 반도체 기판의 주요부 단면도.
도 28은 도 24 및 도 25에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 29는 도 28과 동일한 공정 후의 도 1의 C-C'선을 따라 취한 개소에 상당하는 반도체 기판의 주요부 단면도.
도 30은 불휘발성 반도체 기억 장치의 제조 공정의 변형예를 도시하는 반도체 기판의 주요부 단면도.
도 31은 도 1의 불휘발성 반도체 기억 장치의 롤오프 특성과, 본 발명자가 검토한 기술의 롤오프 특성을 비교하여 도시한 그래프도.
도 32는 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 메모리 어레 이 구성을 도시하는 주요부 평면도.
도 33은 도 32의 G-G'선을 따라 취한 반도체 기판의 주요부 단면도.
도 34는 도 32의 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 35는 도 34에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 36은 도 32의 불휘발성 반도체 기억 장치의 데이터 판독 동작을 설명하기 위한 메모리 회로의 주요부의 등가 회로도.
도 37은 도 32의 불휘발성 반도체 기억 장치의 데이터 기입 동작을 설명하기 위한 메모리 회로의 주요부의 등가 회로도.
도 38은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 메모리 회로의 주요부의 등가 회로도.
도 39는 도 38의 각 전극에 인가되는 전압 파형의 일례를 도시하는 파형도.
도 40은 본 발명의 다른 실시예인 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 도시하는 주요부 평면도.
도 41은 도 40의 H-H'선을 따라 취한 반도체 기판의 주요부 단면도.
도 42는 도 40의 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 43은 도 42에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 44는 도 43에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 45는 도 44에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 46은 도 45에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 47은 도 46에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 48은 도 47에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 49는 도 48에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 50은 도 49에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 51은 도 50에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 52는 도 51에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 53은 도 52에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 54는 도 53에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 55는 도 54에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 56은 도 55에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 57은 도 56에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 58은 도 57에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 59는 도 58에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 60은 도 59에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 61은 본 발명의 또 다른 실시예인 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 도시하는 주요부 평면도.
도 62는 도 61의 I-I'선을 따라 취한 반도체 기판의 주요부 단면도.
도 63은 도 61의 J-J'선을 따라 취한 반도체 기판의 주요부 단면도.
도 64는 도 61의 불휘발성 반도체 기억 장치의 데이터 판독 동작을 설명하기 위한 메모리 회로의 주요부의 등가 회로도.
도 65는 도 61의 불휘발성 반도체 기억 장치의 데이터 기입 동작을 설명하기 위한 메모리 회로의 주요부의 등가 회로도.
도 66은 도 61의 불휘발성 반도체 기억 장치의 데이터 소거 동작을 설명하기 위한 메모리 회로의 주요부의 등가 회로도.
도 67은 도 61의 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 68은 도 67에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 69는 도 68에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 70은 도 69에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 71은 도 70에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 72는 도 71에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 73은 도 72에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 74는 도 73에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 75는 도 74에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 76은 도 75에 계속되는 불휘발성 반도체 기억 장치의 제조 공정 중의 반도체 기판의 주요부 단면도.
도 77은 불휘발성 반도체 기억 장치의 제조 공정의 변형예를 도시하는 반도체 기판의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2: p형 웰
3: n형 확산층
4: 제1 게이트 절연막
5: 제2 게이트 절연막
6: 제3 게이트 절연막
7: 부유 게이트(제1 게이트 전극)
7A, 10B, 10C, 11A, 11C, 24: 사이드 월
7P: 다결정 실리콘막
8: 제어 게이트(제2 게이트 전극)
8A, 9A: n형 다결정 실리콘막
8B: 질화 텅스텐막
8C: 텅스텐막
9: 보조 게이트(제3 게이트 전극)
10, 10A, 11, 11B, 12, 14, 16, 17, 20, 21A: 산화 실리콘막
13: 공간
21: 소자 분리 영역
22: 질화 실리콘막
23, Tr1∼Tr5: 홈
PR1, PR2, PR3, PR4: 포토레지스트
WAE: 기입 보조 전극(제1 전극)
[특허 문헌 1] 일본특허공개공보 평10-223868호
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 전기적으로 재기입이 가능한 불휘발성 반도체 기억 장치에 적용하기에 유효한 기술에 관한 것이다.
전기적으로 재기입이 가능한 불휘발성 반도체 기억 장치 중, 정보의 일괄 소거가 가능한 것으로서, 이른바 플래시 메모리가 알려져 있다. 플래시 메모리는, 휴대성이나 내충격성이 우수하며, 전기적으로 일괄 소거가 가능하기 때문에, 최근, 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등의 소형 휴대 정보 기기용 기억 장 치로서 급속히 수요가 확대되고 있지만, 그 시장을 확대하기 위해서는, 메모리 셀 면적의 축소에 따른 비트 코스트의 저감과 칩 성능의 향상의 양립이 중요한 요소로 된다.
예를 들면 특허 문헌 1에는, NOR형 어레이 구조를 갖는 스택형 메모리 셀을 갖는 플래시 메모리가 기재되어 있다. 이 특허 문헌 1의 메모리 셀은, 제어 게이트, 부유 게이트, 채널 영역, 불순물 주입에 의해 형성된 소스 확산층, 드레인 확산층으로 구성되어 있다. 제어 게이트는, 서로 행 방향으로 접속되어 워드선을 구성하고, 소스 영역은, 이 워드선과 평행 방향으로 서로 확산층에서 접속되어 있다. 소스 확산층은, 기판에 홈을 형성하고, 그 내부에 불순물 주입을 행함으로써 형성되어 있다. 이에 따라 메모리 셀 소스선의 저항을 낮추어, 동작의 안정성을 확보하고, 칩 면적의 축소를 가능하게 하고 있다.
그런데, 플래시 메모리의 비트 코스트를 저감시키기 위하여, 메모리 셀 어레이의 면적을 축소하기 위해서는, 메모리 셀 어레이에 배치된 개개의 메모리 셀의 사이즈를 쉬링크하는 것이 유효하다. 그러나, 일반적으로 부유 게이트에 전하를 축적하는 메모리 셀의 경우, 데이터 기억의 신뢰성의 관점에서, 게이트 절연막을 박막화할 수 없다. 즉, 종 방향으로는 쉬링크할 수 없다. 종 방향으로 쉬링크하지 않고 횡 방향만 쉬링크하는 경우, 통상적인 슬켈링의 사고 방식을 적용할 수 없으며, 일반적으로는 단채널 효과에 의해, 메모리 셀은 펀치스루하게 된다. 또한, 메모리 셀 어레이의 면적을 축소해가면, 메모리 셀의 배선 부분도 그 면적이 축소 된다. 배선의 면적의 축소에 수반하여, 이 배선의 저항도 증대해간다. 배선 저항의 증대는, 판독 속도가 저하한다는 다른 문제를 일으킨다.
즉, 플래시 메모리(특히 이른바 AND형/NOR형 어레이 구조를 갖는 플래시 메모리)에서는, 모든 메모리 셀에서 면적을 축소할 때에 공통하여 발생하는 과제로서, (1) 소스, 드레인 간의 채널 길이를 확보하고, 단채널 효과에 기인하는 펀치스루를 억제한다, (2) 데이터선을 구성하는 확산층 또는 반전층의 전기 저항을 저감하고, 판독 속도를 확보한다, 라고 하는 2개의 과제가 있다. 즉, 어떻게 하여 상기 (1), (2)의 과제를 해결하여 플래시 메모리의 메모리 셀을 미세화할지가 중요한 과제로 되고 있다.
상기 특허 문헌 1의 셀 방식은, 상기 과제의 해결을 목표로 한 것이다. 그러나, 이 셀 방식은, 예를 들면 130㎚ 설계 룰보다도 넓은 설계 룰이 이용되고 있던 세대에서는 대응할 수 있지만, 설계 룰의 세대가 진보되고, 데이터선의 피치가 더욱 축소되고, 소스-드레인 간의 거리가 더욱 축소되면, 메모리 셀의 소스 및 드레인용의 확산층의 깊이를 무시할 수 없게 되어, 기판 심부에서 펀치스루를 일으키게 되어, 데이터선 피치의 축소가 한계에 도달하게 된다.
또한, 데이터선을 형성하는 확산층의 깊이를 얕게 하기 위해서는, 확산층의 불순물 농도를 얇게 하면 되지만, 그 경우, 데이터선의 저항이 높아져서, 상기 (2)의 과제를 해결할 수 없게 된다.
따라서, 본 발명의 목적은, 반도체 장치의 메모리 셀을 미세화할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해 질 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 발명은, 메모리 셀의 데이터선 중에서, 한쪽을 반도체 기판의 주면에 형성되는 반전층으로 형성하고, 다른쪽을 확산층으로 형성하는 구성을 갖는 반도체 장치로서, 상기 확산층을 상기 반도체 기판의 주면으로부터 떨어진 깊은 위치에 형성한 것이다.
<실시예>
이하의 실시예에서는, 복수의 실시예로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 본 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 원칙적으로 동일한 부호를 붙이도록 하고, 그 반복된 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(제1 실시예)
도 1은 본 제1 실시예의 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 도시하는 주요부 평면도, 도 2는 도 1의 A-A'선을 따라 취한 반도체 기판의 주요부 단면도, 도 3은 도 1의 B-B'선을 따라 취한 반도체 기판의 주요부 단면도, 도 4는 도 1의 C-C'선을 따라 취한 반도체 기판의 주요부 단면도, 도 5는 도 1의 D-D'선을 따라 취한 반도체 기판의 주요부 단면도, 도 6은 도 1의 E-E'선을 따라 취한 반도체 기판의 주요부 단면도이다. 또한, 도 1에서는, 도면을 보기 쉽게 하기 위해, 절연막 등, 일부 부재의 도시를 생략하고 있다.
본 실시예의 불휘발성 반도체 기억 장치는, 데이터를 전기적으로 소거 및 재기입하는 것이 가능한, 이른바 AND형의 플래시 메모리이다. 본 제1 실시예의 플래시 메모리를 구성하는 반도체 기판(이하, 기판이라 함)(1)은, 예를 들면 단결정 실리콘(Si)으로 이루어지고, 기판(1)의 두께 방향을 따라 서로 반대측에 위치하는 주면과 이면을 갖고 있다. 이 기판(1) 주면의 p형 웰(2)에는, 복수의 메모리 셀을 갖는 메모리 어레이가 형성되어 있다.
복수의 메모리 셀의 각각은, n형 확산층(3), 부유 게이트(제1 게이트 전극)(7), 제어 게이트(제2 게이트 전극)(8) 및 보조 게이트(제3 게이트 전극)(9)를 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor: 전계 효과 트랜지스터)로 구성되어 있다. 또한, 본 명세서에서는, MOSFET를 예로 들어 설명하지만, 이것에 한정되는 것은 아니고, 소위 MISFET(Metal Insulator Semiconductor Field Effect Transistor)라도 된다.
n형 확산층(3)은, p형 웰(2) 중에 매립된 n형 영역에 의해 형성되어 있다. 즉, 기판(1)의 주면에는, 서로 인접하는 부유 게이트(7)의 인접간을 통과하도록 열 방향(Y 방향: 제2 방향)을 따라 연속적으로 연장되는 홈 Tr1이 형성되어 있고, 그 홈 Tr1의 저부측에 n형 확산층(3)이 형성되어 있다. 이 홈 Tr1의 저면(저부)은, 부유 게이트(7)나 보조 게이트(9)가 대향하는 기판(1)의 주면 부분보다 약간 오목하도록 형성되어 있다. 따라서, 상기 n형 확산층(3)은, 부유 게이트(7)나 보조 게이트(9)가 대향하는 기판(1)의 주면 부분으로부터 약간 떨어진 깊이 방향의 위치에 형성되어 있다.
이와 같이 n형 확산층(3)을 매립함으로써, n형 확산층(3)과 이것에 인접하는 부유 게이트(7)와의 사이에 오프셋을 취할 수 있다. 즉, n형 확산층(3)을, 부유 게이트(7)가 대향하는 기판(1)의 주면 부분의 높이 위치로부터 기판(1)의 두께 방향으로 멀리할 수 있다. 이에 따라, n형 확산층(3)과 이것에 인접하는 부유 게이트(7)의 평면적인 간격은 작은 상태라도, n형 확산층(3)과 이것에 인접하는 부유 게이트(7)의 거리를 길게 할 수 있다. 이 때문에, 메모리 셀의 채널 길이를 길게 할 수 있으므로, 펀치스루를 억제 또는 방지할 수 있다. 즉, 메모리 셀(MOSFET: 메모리 셀 트랜지스터)은, 높은 단채널 효과 내성을 얻을 수 있다. 이 때문에, 메모리 셀과 데이터선의 인접 피치(즉, 서로 인접하는 데이터선간의 피치)를 좁힐 수 있어, 플래시 메모리의 메모리 셀을 미세화할 수 있으므로, 메모리 셀 어레이의 면적을 축소할 수 있다. 또한, n형 확산층(3)의 불순물 농도를 낮출 필요도 없기 때문에, 저저항인 데이터선을 확보할 수 있다. 이 때문에, 플래시 메모리의 데이터 판독, 기입 등의 고속 동작을 확보할 수 있다.
또한, 도 1의 Y 방향을 따라 배치된 복수의 메모리 셀의 n형 확산층(3)은, 서로 접속되어, Y 방향으로 연장되는 로컬 데이터선을 구성하고 있다.
메모리 셀의 부유 게이트(7)는, 제1 게이트 절연막(4)을 개재하여 p형 웰(2) 위에 형성되고, n형 다결정 실리콘막으로 구성되어 있다. 이 부유 게이트(7)는, 다른 부재로부터 전기적으로 절연되어 부유 상태로 형성되어 있다. 즉, 부유 게이트(7)와 제어 게이트(8)는, 제2 게이트 절연막(5)에 의해 절연되어 있다. 또한, 부유 게이트(7)와 보조 게이트(9)는, 그들 사이에 형성된 산화 실리콘막(10)에 의해 절연되어 있다. 또한, 부유 게이트(7)와 p형 웰(2)은, 제1 게이트 절연막(4)에 의해 절연되어 있다. 또한, 복수의 부유 게이트(7)는, 서로 산화 실리콘막(10, 11, 12)에 의해 절연되어 있다. 또한, 상기 홈 Tr1 내에는 산화 실리콘막(11)의 일부가 매립되어 있다.
이 부유 게이트(7)의 상부에는, 제2 게이트 절연막(5)을 개재하여 제어 게이트(8)가 형성되어 있다. 이 제어 게이트(8)는, 예를 들면 n형 다결정 실리콘막(8A), 질화 텅스텐(WN)막(8B) 및 텅스텐(W)막(8C)을, 이 순서로 퇴적한 폴리메탈막으로 이루어진다. 도 1의 상기 Y 방향에 직교하는 행 방향(X 방향: 제1 방향)을 따라 배치된 복수의 메모리 셀의 제어 게이트(8)는, 서로 접속되어, 행 방향으로 연장되는 워드선 WL을 구성하고 있다. 바꾸어 말하면 워드선 WL에서 부유 게이트(7)와 평면적으로 겹쳐지는 부분이 제어 게이트(8)이다. 이와 같이 워드선 WL은, 상기 n형 확산층(3)(로컬 데이터선)에 대해 직교하도록 배치되어 있다. 이러한 복수의 워드선 WL은, 서로 산화 실리콘막(12)에 의해 절연되어 있다.
보조 게이트(9)는, 제3 게이트 절연막(6)을 개재하여 p형 웰(2) 위에 형성되며, n형 다결정 실리콘막으로 구성된다. 또한, 도 1의 Y 방향을 따라 배치된 복수의 메모리 셀의 보조 게이트(9)는, 서로 접속되어 있다. 즉, 보조 게이트(9)는, 상기 n형 확산층(3)(로컬 데이터선)에 대해 따르도록 배치되고, 한편, 상기 워드선 WL에 대해 직교하도록 배치되어 있다. 이 보조 게이트(9)와 제어 게이트(8)는, 그들 사이에 형성된 제2 게이트 절연막(5) 및 산화 실리콘막(10)에 의해 절연되어 있다. 또한, 보조 게이트(9)와 p형 웰(2)은, 제3 게이트 절연막(6)에 의해 절연되어 있다.
이러한 메모리 셀의 데이터 판독 시의 드레인, 소스는, 상기 보조 게이트(9)에 플러스의 전압을 인가했을 때에 보조 게이트(9)가 대향하는 p형 웰(2)에 형성되는 반전층과, 상기 n형 확산층(3)에 의해 형성된다. 즉, 한쌍의 데이터선의 한쪽을 n형 확산층(3)에 의해 형성함으로써, 한쌍의 데이터선의 양쪽을 반전층에 의해 형성하는 경우에 비해, 로컬 데이터선의 저항을 낮출 수 있으므로, 플래시 메모리의 데이터 판독, 기입 등의 고속 동작을 확보할 수 있다.
또한, 본 제1 실시예의 플래시 메모리에서는, 소스, 드레인과 데이터선을 접속하는 콘택트 홀을 메모리 셀마다 형성하지 않는, 이른바 콘택트리스형의 메모리 어레이 구성을 채용하고 있다. 이에 따라, 메모리 셀 어레이의 면적을 작게 할 수 있다.
이와 같이, 본 제1 실시예에 따르면, 데이터선의 저항을 낮게 유지하면서, 또한, 높은 단채널 효과 내성을 확보하면서, 인접 데이터선 간의 피치를 축소할 수 있다. 데이터선의 저항을 낮게 할 수 있으므로, 플래시 메모리의 성능을 향상시킬 수 있다. 또한, 높은 단채널 효과 내성을 확보할 수 있으므로, 메모리 셀의 펀치스루에 기인하는 동작 불량을 방지할 수 있어, 플래시 메모리의 동작 신뢰성을 향 상시킬 수 있다. 즉, 플래시 메모리의 성능 및 동작 신뢰성을 확보한 채로, 플래시 메모리가 형성된 반도체 칩의 면적을 축소할 수 있다. 또한, 반도체 칩의 면적을 축소할 수 있으므로, 코스트 저감도 도모할 수 있다.
다음으로, 상기 메모리 셀의 동작을 등가 회로를 이용하여, 도 7 및 도 8에 의해 설명한다.
우선, 데이터 판독 시에는, 도 7에 도시하는 바와 같이, 선택 메모리 셀에 인접하는 보조 게이트(9)에 5V 정도의 전압을 인가하여, 보조 게이트(9)에 대향하는 기판(1)의 p형 웰(2) 부분에 반전층을 형성하고, 이 반전층을 드레인으로서 이용한다. 이 드레인에는, 1V 정도의 전압을 급전한다. 선택 메모리 셀에 인접하는 n형 확산층(3)을 소스로서 이용한다. 비선택 워드선에는, 0V, 또는 경우에 따라서는 -2V 정도의 마이너스 전압을 인가함과 함께, 선택 메모리 셀의 제어 게이트(8)(워드선 WL)에 전압을 인가하여 메모리 셀의 임계치를 판정한다.
한편, 데이터 기입 시에는, 도 8에 도시하는 바와 같이, 2개의 n형 확산층(3)을 이용한다. 소스측의 n형 확산층(3A)에 0V, 드레인측의 n형 확산층(3B)에 4V 정도, 선택 메모리 셀 근방의 보조 게이트(9)에 2V 정도, 선택 메모리 셀의 제어 게이트(8)(워드선 WL)에 13V 정도를 인가하고, p형 웰(2)을 0V로 유지한다. 이에 따라, 소스로부터 드레인까지 채널이 형성된다. 또한, 보조 게이트(9)가 2V 정도이기 때문에, 보조 게이트(9)가 대향하는 p형 웰(2)에 형성되는 채널은 고저항으로 되기 때문에, 선택 메모리 셀의 부유 게이트가 대향하는 p형 웰(2)에 형성되는 채널의 소스측 단부의 채널에서 발생한 핫 일렉트론이 선택 메모리 셀의 부유 게이 트(7)에 주입된다.
다음으로, 상기와 같이 구성된 플래시 메모리의 제조 방법의 일례를 도 9 내지 도 30을 이용하여 공정순으로 설명한다. 또한, 도 9 내지 도 25 중 단면도는, 특별히 설명한 경우를 제외하고 도 1의 B-B'선에 상당하는 개소의 단면도를 나타내고 있다.
우선, 도 9에 도시하는 바와 같이, p형의 단결정 실리콘으로 이루어지는 기판(1)(이 단계에서는 반도체 웨이퍼라고 칭하는 평면이 대략 원형상인 반도체 박판)에 불순물 이온 주입을 행하고, p형 웰(2)을 형성한 후, p형 웰(2) 위에, 예를 들면 산화 실리콘으로 이루어지는 제3 게이트 절연막(6)을 열산화법 등에 의해 형성한다. 이 후, 제3 게이트 절연막(6) 위에 CVD(Chemical Vapor Deposition)법을 이용하여, n형 다결정 실리콘막(9A), 산화 실리콘막(10A)을 연속하여 퇴적한다.
다음으로, 도 10 및 도 11에 도시하는 바와 같이, 포토레지스트막을 마스크로, 드라이 에칭을 행하여, 산화 실리콘막(10A), n형 다결정 실리콘막(9A)(보조 게이트(9))을 패터닝한다. 이 때, 산화 실리콘막(10A) 및 다결정 실리콘막(9A)은, Y 방향으로 연장하는 복수 개의 스트라이프 형상의 패턴으로 된다. 또한, 도 10은 이 공정 후의 플래시 메모리의 메모리 셀 어레이의 주요부 평면도, 도 11은 도 10의 B-B'선의 단면도이다.
다음으로, 도 12에 도시하는 바와 같이, 예를 들면 산화 실리콘막을 CVD법 등에 의해 퇴적한 후, 이것을 이방성 에칭에 의해 에칭함으로써, 제3 게이트 절연막(6), n형 다결정 실리콘막(9A)(보조 게이트(9)) 및 산화 실리콘막(10A)의 각 스 트라이프 패턴의 측벽에, 산화 실리콘막으로 이루어지는 사이드 월(10B)을 형성한다. 계속해서, 도 13에 도시하는 바와 같이, 재차, 예를 들면 열산화에 의해, p형 웰(2) 위에, 산화 실리콘막으로 이루어지는 제1 게이트 절연막(4)을 형성한다.
다음으로, 도 14에 도시하는 바와 같이, 예를 들면 CVD법에 의해 n형 다결정 실리콘을 퇴적한 후, 이것을 이방성 에칭에 의해 에치백함으로써, 사이드 월(10B)의 측벽에, n형 다결정 실리콘으로 이루어지는 사이드 월(7A)을 형성한다. 이 후, 도 15에 도시하는 바와 같이, 재차, 예를 들면 CVD법에 의해 산화 실리콘막을 퇴적한 후, 이를 이방성 에칭에 의해 에치백함으로써, 사이드 월(7A, 10B)의 측벽에, 산화 실리콘막으로 이루어지는 사이드 월(11A)을 형성한다.
다음으로, 도 16에 도시하는 바와 같이, 실리콘의 이방성 에칭을 행함으로써, 사이드 월(11A) 및 산화 실리콘막(10A)을 마스크로 하여, 그곳으로부터 노출되는 기판(1)의 주면 부분에 홈 Tr1을 형성한다. 계속해서, 도 17에 도시하는 바와 같이, 사이드 월(11A) 및 산화 실리콘막(10A)을 마스크로 하여, 그곳으로부터 노출되는 기판(1)의 주면 부분, 즉, 홈 Tr1의 저부측에, 예를 들면 비소(As)를 이온 주입하고, 필요한 열처리를 실시함으로써, p형 웰(2) 내에 있어서 홈 Tr1의 저부측에 n형 확산층(3)을 형성한다.
다음으로, 도 18에 도시하는 바와 같이, 산화 실리콘막(11B)을 CVD법 등에 의해 퇴적하고, 이것을 CMP(Chemical Mechanical Polishing)법에 의해 평탄화한 후, 산화 실리콘막(10A, 11B), 사이드 월(10B, 11A)의 이방성 에칭을 행한다. 이 때, 에칭 조건을 조정하여, n형 다결정 실리콘으로 이루어지는 사이드 월(7A)의 상 부를 라운딩을 한다. 또한, 이 이후, 산화 실리콘막(10A), 사이드 월(10B)을 더불어서, 산화 실리콘막(10)이라고 한다. 또한, 사이드 월(11A), 산화 실리콘막(11B)을 더불어서, 산화 실리콘막(11)이라고 한다.
다음으로, 도 19에 도시하는 바와 같이, CVD법으로 산화 실리콘막을 퇴적하여, 제2 게이트 절연막(5)을 형성한다. 이 제2 게이트 절연막(5)은, 산화 실리콘, 질화 실리콘 및 산화 실리콘을 하층으로부터 순서대로 퇴적한 3층막으로 구성하여도 된다. 계속해서, 도 20에 도시하는 바와 같이, 제2 게이트 산화막(5) 위에, CVD법과 스퍼터링법을 이용하여, n형 다결정 실리콘막(8A), 질화 텅스텐막(8B), 텅스텐막(8C)을 하층으로부터 순서대로 적층한다.
다음으로, 도 21에 도시하는 바와 같이, X 방향으로 연장되는 복수의 포토레지스트 PR1의 패턴을 리소그래피에 의해 형성한 후, 이것을 마스크로 하여 텅스텐막(8C), 질화 텅스텐막(8B)에 대해 이방성 에칭을 행한다. 계속해서, 그 하층의 n형 다결정 실리콘막(8A)의 이방성 에칭을 행한다. 이 때, 도 22에 도시하는 바와 같이, 포토레지스트 PR1의 패턴의 인접간에 있어서, n형 다결정 실리콘막(8A)을 모두 에칭하지 않고 일부 남겨 둔다. 또한, 도 22는 도 21의 F-F'선에 따라 취한 단면도이다. 상기 리소그래피는, 포토레지스트막의 도포, 노광 및 현상 등과 같은 일련의 레지스트 패턴 가공 처리이다.
다음으로, 도 23에 도시하는 바와 같이, 제2 게이트 절연막(5)에 대해 이방성 에칭을 행한다. 이에 따라, 다결정 실리콘으로 이루어지는 사이드 월(7A)이 노출된다. 이 후, 드라이 에칭에 의해, 실리콘만을 선택적으로 에칭함으로써, 도 24 및 도 25에 도시하는 바와 같이, 워드선 WL의 인접간에서의 사이드 월(7A)을 제거하여 워드선 WL을 형성함과 함께, 워드선 WL 바로 밑의 사이드 월(7A)을 남겨 부유 게이트(7)를 형성한다. 또한, 도 24는 도 1의 B-B'선에 상당하는 개소의 단면도, 도 25는 도 1의 C-C'선에 상당하는 개소의 단면도이다.
이 후, 도 26 및 도 27에 도시하는 바와 같이, 워드선 WL의 인접간으로부터 노출되는 제1 게이트 절연막(4), 또 p형 웰(2)의 일부를 에칭하여, p형 웰(2)의 주면에 홈 Tr2를 형성하여도 된다. 이러한 에칭을 행함으로써, p형 웰(2)의 주면을 흐르는 불필요한 누설 전류를 저감시킬 수 있게 된다. 또한, 도 26은 도 1의 B-B'선에 상당하는 개소의 단면도, 도 27은 도 1의 C-C'선에 상당하는 개소의 단면도이다.
다음으로, 도 28 및 도 29에 도시하는 바와 같이, 산화 실리콘막(12)을 CVD법에 의해 퇴적하여, 워드선 WL의 인접간의 스페이스를 매립하고, 부유 게이트(7)를 주위로부터 절연한다. 이 때, 도 30에 도시하는 바와 같이, CVD법을 튜닝하여, Y 방향으로 인접하는 부유 게이트(7) 간에 공간(13)을 형성하여도 된다. 이 공간(13)의 유전율은, 산화 실리콘의 유전율보다 낮아진다. 이 때문에, 이러한 공간(13)을 만듦으로써, 인접하는 부유 게이트(7) 간의 정전기적인 간섭을 저감시킬 수 있다. 또한, 도 28은 도 1의 B-B'선에 상당하는 개소의 단면도, 도 29 및 도 30은 도 1의 C-C'선에 상당하는 개소의 단면도이다.
이에 따라, 도 1 내지 도 6에 도시한 메모리 어레이 구조가 완성된다. 도시는 생략하지만, 그 후, 제어 게이트(8)의 상부에 층간 절연막을 퇴적하고, 계속해 서 제조 게이트(8), p형 웰(2), n형 확산층(3), 보조 게이트(9)에 도달하는 콘택트 홀이나, 반전층에의 급전용 콘택트 홀을 형성한 후, 층간 절연막 위에 퇴적한 금속막을 패터닝하여 배선을 형성함으로써 플래시 메모리가 대략 완성된다.
본 제1 실시예에서는, n형 확산층(3)을 p형 웰(2)의 심부에 형성함으로써, 부유 게이트(7)와, 메모리 셀의 소스 혹은 드레인과의 사이에 실효적으로 오프셋이 형성되게 된다. 이 때문에, 홈 Tr1을 형성하지 않는 경우에 비해, 실효적으로 채널 길이가 길어져, 메모리 셀 트랜지스터는 높은 단채널 효과 내성을 갖게 된다. 이 효과를 반영하여, 본 제1 실시예에서는, 홈 Tr1을 형성하지 않는 경우보다 데이터선 피치를 축소할 수 있다.
도 31은, n형 확산층(3)을 p형 웰(2) 내에 45㎚만큼 오프셋하여 형성한 경우(본 제1 실시예)와, 상기 오프셋이 없는 경우(홈 Tr1을 형성하지 않는 경우)의, 메모리 셀 트랜지스터의 부유 게이트(7)의 게이트 길이와 임계치 전압의 관계, 이른바 롤오프 특성을 비교한 그래프이다. 오프셋이 없는 경우, 부유 게이트(7)의 게이트 길이를 짧게 해 가면, 임계치가 단채널 효과에 의해 급격하게 저하하고, 결국에는, 소스-드레인 간에서 펀치스루를 일으키게 되어, 메모리 셀 트랜지스터의 온-오프를 제어 게이트(8)에서 제어할 수 없게 된다. 한편, 본 제1 실시예에서는, 높은 단채널 효과 내성을 갖기 때문에, 부유 게이트(7)의 게이트 길이를 짧게 하여도, 근소한 임계치 전압 저하만이 있게 된다.
일반적으로, 소스와 드레인이 n형 확산층으로 형성되는 MOS 트랜지스터에서는, n형 확산층을, 양쪽 모두 p형 웰의 심부에 형성하면 단채널 효과 내성은 저하 한다. 이것은, p형 웰의 주면에 n형 확산층을 형성하는 경우에 비해, 소스-드레인 간의 거리가 불변임도 불구하고, 게이트 전극으로부터의 거리가 멀어지게 되어, 게이트 전극 전위로 p형 웰의 전위를 제어할 수 없게 되기 때문이다.
본 제1 실시예에서는, 메모리 셀의 소스 혹은 드레인의 편측만을 p형 웰(2)의 심부에 형성함으로써, 소스-드레인 간의 거리를 증대시키는 것이 가능하다. 또한, 메모리 셀의 소스 혹은 드레인의 편측은, 게이트 전극(부유 게이트(7) 및 제어 게이트(8))의 근방에 존재하므로, 게이트 전극 전위로 충분하게, p형 웰(2) 내의 전위를 제어할 수 있다. 이 때문에, 단채널 효과 내성이 증대한다.
또한, 본 제1 실시예에서는, 판독 시에는, 메모리 셀 트랜지스터의 소스가 n형 확산층(3)으로 형성되고, 드레인이 반전층으로 구성되어 있다. 이 반전층은, 통상의 n형 확산층(3)보다, p형 웰(2)과 게이트 절연막의 계면에 가까운 영역에 형성된다. 이 때문에, 제어 게이트 전극 전위로의 p형 웰(2) 내의 전위 제어가 더 용이하게 된다. 따라서, 소스와 드레인의 양쪽을 n형 확산층(3)으로 형성하는 구조보다도, 더욱 높은 단채널 효과 내성을 실현하는 것이 가능하다.
또한, 본 제1 실시예에 따르면, n형 확산층(3)과 부유 게이트(7)의 물리적 거리를 떨어뜨릴 수 있다. 이 때문에 n형 확산층(3)으로부터 부유 게이트(7)로, 혹은, 부유 게이트(7)로부터 n형 확산층(3)으로의 전자가 이동할 확률을 저감시킬 수 있다. 이에 따라, 기입, 판독 시에 불필요하게 부유 게이트(7)의 전하가 증감하지 않고, 안정적인 동작이 가능하다.
(제2 실시예)
도 32는 본 제2 실시예의 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 도시하는 주요부 평면도, 도 33은 도 32의 G-G'선을 따라 취한 반도체 기판의 주요부 단면도이다. 또한, 도 32에서는, 도면을 보기 쉽게 하기 위해, 절연막 등, 일부 부재의 도시를 생략하고 있다.
본 제2 실시예의 불휘발성 반도체 기억 장치인 플래시 메모리는, 상기 제1 실시예와 마찬가지로, 기판(1) 주면의 p형 웰(2)에 복수의 메모리 셀을 형성한 메모리 어레이를 갖고 있다. 메모리 셀의 각각은, n형 확산층(3), 부유 게이트(7), 제어 게이트(8) 및 보조 게이트(9) 및 기입 보조 전극(제1 전극) WAE를 갖는다.
n형 확산층(3)은, p형 웰(2) 내에 매립된 n형 영역으로 형성되어 있는 것은, 상기 제1 실시예와 마찬가지이고, 높은 단채널 효과 내성을 얻어지는 것도 마찬가지이다. 상이한 것은, 기입 보조 전극 WAE가 형성되어 있는 것이다.
이 기입 보조 전극 WAE는, n형 확산층(3) 위에 산화 실리콘막(14)을 개재하여 형성되어 있다. 기입 보조 전극 WAE는, n형 확산층(3)을 따라 Y 방향으로 연장한 상태로 형성되어 있고, 그 일부(하부)는 상기 홈 Tr1 내에 매립되어 있다. 기입 보조 전극 WAE는, 기준 전위(예를 들면 10V의 GND 전위)에 고정되어 있다. 기입 보조 전극 WAE와 n형 확산층(3)은, 홈 Tr1의 내면(저면 및 측벽)에 형성된 산화 실리콘막(14)에 의해 절연되어 있다.
이와 같은 기입 보조 전극 WAE는, 데이터선의 배선 용량을 높이는 기능을 갖고 있다. 메모리 셀의 기입은, 데이터선의 용량에 축적한 전하를 방전함으로써 행한다. 즉, 메모리 셀 어레이의 면적 축소 요구에 수반하여 데이터선의 배선 용량 도 작아지지만, 그와 같이 되면 1회의 기입 동작 시에 데이터선에 축적할 수 있는 전하의 수도 작아진다. 1회의 기입 동작 시에 흐르는 전하의 수도 줄어드는 결과, 필요로 되는 전하수를 부유 게이트에 주입하기 위해서는, 여러 차례의 기입 동작을 행할 필요가 생긴다. 이는, 메모리 셀에의 데이터 기입이 늦어지는 것을 의미한다. 따라서, 본 제2 실시예에서는, n형 확산층(3) 위에 산화 실리콘막(14)을 개재하여 기입 보조 전극 WAE를 형성하고, n형 확산층(3)과 기입 보조 전극 WAE 사이에서 용량을 형성함으로써, 데이터선에 축적할 수 있는 전하의 양을 확보하여, 메모리 셀에의 데이터 기입 속도를 향상시키도록 하고 있다. 이 결과, 본 제2 실시예에 따르면, 높은 단채널 효과 내성과 함께, 고속의 기입 속도를 실현할 수 있다.
또한, 이 기입 보조 전극 WAE를 원하는 전원 회로에 접속하고, 기입 보조 전극 WAE에 원하는 전위를 인가함으로써 데이터선의 전위를 조정(제어)하도록 해도 된다. 기입 보조 전극 WAE를 갖지 않는 통상의 플래시 메모리에서는 복수의 데이터선에 외부로부터 전원을 공급하는 것은 곤란하지만, 본 제2 실시예의 경우, 기입 보조 전극 WAE를 통해 데이터선에 전원을 공급할 수 있으므로, 데이터선에 외부 전원으로부터 전압을 인가할 필요가 없어진다. 이에 따라, 외부 전원 회로에의 부담을 경감할 수 있기 때문에, 외부 전원 회로의 면적을 저감시키는 것이 가능해져, 칩의 면적을 저감시키 것이 가능해진다. 또한, 기입 보조 전극 WAE에의 전위 공급 동작은, Y 선택 신호와 같은 신호로 동작하게 되어 있다.
다음으로, 본 제2 실시예의 플래시 메모리의 제조 방법을 도 34 및 도 35에 의해 설명한다. 또한, 도 34 및 도 35는 도 1의 B-B'선에 상당하는 개소의 기 판(1)의 단면도이다.
우선, 상기 제1 실시예에 있어서 도 9 내지 도 17에 의해 설명한 것과 마찬가지의 공정을 거친 후, 도 34에 도시하는 바와 같이, 열산화를 행하여, p형 웰(2) 및 n형 확산층(3)의 표면에 산화 실리콘막(14)을 형성한다. 계속해서, 도 35에 도시하는 바와 같이, n형 다결정 실리콘막을 CVD법에 의해 퇴적한 후, 이것을 CMP법에 의해 연마하고, 또한, 그 n형 다결정 실리콘의 상부를 이방성 에칭에 의해 에칭하여 하부를 남김으로써, 기입 보조 게이트 WAE를 형성한다. 이 후, 산화 실리콘막을 CVD법에 의해 퇴적하고, CMP법에 의해 연마한다. 그 후, 상기 제1 실시예에서의 도 18 이후와 동일한 공정을 행함으로써, 도 32, 도 33에 도시한 플래시 메모리가 대략 완성된다.
다음으로, 본 제2 실시예의 플래시 메모리의 메모리 셀의 동작을, 도 36 내지 도 39의 등가 회로를 이용하여 설명한다. 기입 보조 게이트 WAE는, n형 확산층(3)에 대해 용량 결합한 형태로, 등가 회로 위에 나타낸다.
데이터 판독 동작 시에는, 도 36에 도시하는 바와 같이, 선택 메모리 셀에 인접하는 기입 보조 전극 WAE에 0V를 인가해 둔다. 또한, 선택 메모리 셀에 인접하는 보조 게이트(9)에 5V 정도의 전압을 인가하고, 그 하부에 반전층을 형성하여, 이 반전층을 드레인으로서 이용한다. 이 드레인에는, 1V 정도의 전압을 프리차지 해 둔다. 선택 메모리 셀에 인접하는 n형 확산층(3)을 소스로서 이용한다. 비선택 워드선 WL(비선택의 제어 게이트(8))에는, 0V, 또는 경우에 따라서는 -2V 정도의 마이너스 전압을 인가해 둔다. 마지막으로 선택 메모리 셀의 선택 워드선 WL(선택 제어 게이트(8))에 전압 펄스를 인가한다. 만약, 메모리 셀 트랜지스터의 임계치 전압이, 제어 게이트(8)에 제공하는 전압 펄스 이하이면, 큰 전류가 흘러 반전층에서 게재되는 드레인의 전압이 저하한다. 메모리 셀 트랜지스터의 임계치 전압이, 제어 게이트(8)에 제공하는 전압 이상이면, 전류가 흐르지 않기 때문에, 드레인 전압은 거의 불변으로 유지된다. 이 전압 변동을 판독함으로써, 메모리 셀의 임계치 전압을 판정한다.
데이터 기입 동작 시에, 2개의 n 확산층(3, 3)을 이용하는 것은, 상기 제1 실시예와 동일하다. 도 37에 도시하는 바와 같이, 선택 메모리 셀 근방의 기입 보조 전극 WAE와 p형 웰(2), 소스측의 n형 확산층(3A)을 0V로 유지해 둔다. 선택 메모리 셀의 선택 워드선 WL(선택 제어 게이트(8))에 13V 정도를 인가한다. 또한, 드레인측의 n형 확산층(3B)에 4V 정도를 프리차지하고, 외부 전원 회로로부터, 드레인측의 n형 확산층(3B)을 분리하여, 전기적으로 플로팅 상태로 한다. 이 후, 선택 메모리 셀 근방의 보조 게이트(9)에 2V 정도의 펄스를 인가한다. 이에 따라 보조 게이트(9) 하부의 p형 웰(2)에 채널이 형성되고, 소스측으로부터 전자가 방전되고, 선택 메모리 셀의 부유 게이트가 대향하는 p형 웰(2)에 형성되는 채널의 소스측 단부에서 이 전자는, 전계에 의해 가속되어 핫 일렉트론으로 되어, 선택 메모리 셀의 부유 게이트(7)에 주입된다. 이 데이터 기입 동작은, 전기적으로 플로팅으로 되어 있는 드레인측의 n형 확산층(3B)이 갖는 정전 용량이, 방전된 전자로 충전되면 종료한다.
그런데, 상기한 바와 같이, 데이터선 피치의 축소와 함께, n형 확산층(3B)과 p형 웰(2)로 형성되는 접합의 면적은 축소하고, 접합의 정전 용량은 저하한다. n형 확산층(3B)이 갖는 정전 용량은, 대부분이 상기 접합의 정전 용량으로 형성되어 있다. 이 때문에, 데이터선 피치를 축소하면, 1회당 기입 동작에서, 소스로 되는 n형 확산층(3A)으로부터, 플로팅 상태로 되어 있는 드레인으로 되는 n형 확산층(3B)에 방전할 수 있는 전자의 플러스의 수는 감소한다. 즉, 1회의 데이터 기입 동작에서 부유 게이트(7)에 주입할 수 있는 전자수가 감소하여, 기입 속도의 저하를 일으킨다.
본 제2 실시예에서는, n형 확산층(3b) 위에 기입 보조 전극 WAE가 존재한다. n형 확산층(3B)과 이 기입 보조 전극 WAE의 정전 결합에 의해 부가적으로 정전 용량이 발생한다. 이 때문에, 데이터선 피치를 축소하여, n형 확산층(3B)과 p형 웰(2) 사이의 접합 용량이 감소하여도, 이 n형 확산층(3B)과 기입 보조 전극 WAE 사이의 정전 용량 때문에, 1회의 기입 동작당 충분한 수의 전자를 방전하는 것이 가능해진다. 이 때문에, 고속의 기입 동작이 가능해진다.
상기한 기입 방식에서는, 기입 보조 전극 WAE에는 0V를 인가하고 있었지만, 능동적으로 전위를 인가하여도 된다. 이것을 도 38 및 도 39에 의해 설명한다. 도 38은 본 실시예의 플래시 메모리의 메모리 회로의 주요부의 등가 회로도, 도 39는 각 전극에 인가되는 전압 파형의 일례를 도시하는 파형도이다.
예를 들어, 도 38에 도시하는 바와 같이, p형 웰(2), 소스측의 n형 확산층(3A), 소스측 기입 보조 전극 WAEA를 0V로 유지해 둔다. 다음으로, 드레인측의 기입 보조 전극 WAEB에 0V를 인가해 둔다. 시각 t1(도 39 참조)에 드레인측의 n형 확산층(3B)에 0V를 충전한 후, 이 드레인측의 n형 확산층(3B)을 외부 전원으로부터 전기적으로 분리하여, 플로팅 상태로 한다. 다음으로, 시각 t2(도 39 참조)에 선택 메모리 셀의 워드선 WL(제어 게이트(8))에 13V 정도를 인가한다. 다음으로, 시각 t3(도 39 참조)에 드레인측의 기입 보조 전극 WAEB를 8V 정도까지 인상한다. 이 때, 전기적으로 절연된 드레인측의 n형 확산층(3B)은, 드레인측의 기입 보조 전극 WAEB와의 정전 용량 결합으로, 4V 정도까지 인상된다. 이 후, 시각 t4(도 39 참조)에 선택 메모리 셀 근방의 보조 게이트(9)에 2V 정도의 펄스를 인가한다. 이에 따라 보조 게이트(9) 하부의 p형 웰(2)에 채널이 형성되고, 소스측으로부터 전자가 방전되어, 부유 게이트(7)의 단부에서 이 전자는, 전계에 의해 가속되어 핫 일렉트론으로 되어, 선택 메모리 셀의 부유 게이트(7)에 주입된다. 이 데이터 기입 동작은, 전기적으로 플로팅으로 되어 있는 드레인측의 n형 확산층(3B)이 갖는 정전 용량이, 방전된 전자로 충전되면 종료한다.
상기 방식에서는 드레인측의 n형 확산층(3B)에 외부 전원으로부터 전압을 인가할 필요가 없다. 이에 따라, 외부 전원 회로에의 부담을 경감할 수 있기 때문에, 외부 전원 회로의 면적을 저감시킬 수 있어, 칩의 면적을 저감시키는 것이 가능해진다.
(제3 실시예)
도 40은 본 제3 실시예의 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 도시하는 주요부 평면도, 도 41은 도 40의 H-H'선을 따라 취한 기판(1)의 주요부 단면도이다. 또한, 도 40에서는, 도면을 보기 쉽게 하기 위해, 절연막 등, 일 부 부재의 도시를 생략하고 있다.
본 제3 실시예의 불휘발성 반도체 기억 장치인 플래시 메모리는, 상기 제1 실시예와 마찬가지로 기판(1) 주면의 p형 웰(2)에 복수의 메모리 셀을 형성한 메모리 어레이를 갖고 있다. 메모리 셀의 각각은, n형 확산층(3), 부유 게이트(제1 게이트 전극)(7), 제어 게이트(제2 게이트 전극)(8) 및 보조 게이트(제3 게이트 전극)(9), 기입 보조 전극 WAE를 갖는다. 이 기입 보조 전극 WAE는, n형 확산층(3) 위에 산화 실리콘막(14)을 개재하여 형성되어 있다.
본 제3 실시예에서는, 부유 게이트 전극(7), 보조 게이트 전극(9), 기입 보조 전극 WAE의 저면이 동일한 평면 위에 없는 것에 특징이 있다. 또한, p형 웰(2)의 주면이 계단 형상으로 가공되어 있는 것에 특징이 있다. 또한, 전자가 전도하는 채널인, 제1 게이트 절연막(4)과 p형 웰(2)의 계면, 및 제3 게이트 절연막(6)과 p형 웰(2)의 계면이 직선이 아니라, 절곡되어 있는 것에 큰 특징이 있다.
보조 게이트(9)는, 예를 들면 n형의 다결정 실리콘막으로 이루어져, 제3 게이트 절연막(6)을 개재하여 p형 웰(2) 내에 매립되는 형태로 형성되어 있다. 즉, 기판(1)의 주면에서 서로 인접하는 기입 보조 전극 WAE의 사이에는 홈 Tr3이 형성되고, 그 홈 Tr3의 저면에는 홈폭이 홈 Tr3보다 좁은 홈 Tr4가 형성되어 있으며, 그 홈 Tr3의 내부에 보조 게이트(9)의 일부가 매립된 상태로 보조 게이트(9)가 형성되어 있다. 이 보조 게이트(9)와 p형 웰(2)은, 홈 Tr4의 내면(저면 및 측벽면)에 형성된 제3 게이트 절연막(6)에 의해 절연되어 있다.
또한, 부유 게이트(7)는, n형 다결정 실리콘막으로 이루어지고, p형 웰(2)에 제1 게이트 절연막(4)을 개재하여 2개의 면에서 접하도록 형성되어 있다. 즉, 부유 게이트(7)는, 그 저면이 제1 게이트 절연막(4)을 개재하여 홈 Tr3의 저면에 대향하고, 부유 게이트(7)의 측벽면의 일부가 제1 게이트 절연막(4)을 개재하여 홈 Tr3의 측벽면에 대향하도록 형성되어 있다. 이 구성의 경우, 데이터의 판독 시에는, 보조 게이트(9)에 인접하는 기입 보조 전극 WAE의 대향면의 n형 확산층(3)으로부터 보조 게이트(9)의 대향면의 p형 웰(2)에 형성된 반전층을 향하여 흐른다.
데이터의 기입 시에는, 기입 보조 전극 WAE의 대향면의 n형 확산층(3)으로부터 인접하는 기입 보조 전극 WAE의 대향면의 n형 확산층(3)으로 전자가 흐른다.
여기에서, 보조 게이트(9)와 기입 보조 전극 WAE의 배치를 반대로 하여, 반전층과 n형 확산층(3)의 배치를 반대로 해도 된다. 즉, n형 확산층(3)을 홈 Tr4의 저부측에 배치하고, 반전층을 p형 웰(2)의 볼록부의 상부 측에 배치하여도 된다. 그러나, 그와 같이 하면, 반전층이 Tr4의 저부에 있는 경우에 비해, n형 확산층(3)이 p형 웰(2)의 심부에 형성되게 되어, p형 웰(2)의 전위를 제어하는 것이 곤란해진다. 이 때문에, 데이터 기입 동작 시에, 인접하는 n형 확산층(3)간을 전하가 흐를 때에, 부유 게이트(7)가 대향하는 p형 웰(2)의 표면에 전하가 흐르지 않고, 기판 심부를 전하가 흐르는, 소위 펀치스루가 일어날 가능성이 있다. 이에 반해, 반전층을 홈 Tr4의 저부측에 배치하고, n형 확산층(3)을 p형 웰(2)의 볼록부의 상면 측에 배치하는 경우, 서로 인접하는 n형 확산층(3, 3)의 사이의 부유 게이트(7), 보조 게이트(9)에 대향하는 p형 웰(2)의 전위를 충분히 제어할 수 있기 때문에, 펀치스루가 일어나기 어렵다. 따라서, 반전층을 홈 Tr4의 저부측에 배치하고, n형 확산층(3)을 p형 웰(2)의 볼록부의 상면측에 배치하는 편이 바람직하다.
또한, 본 발명자의 시뮬레이션 상의 결과에 따르면, 도 41의 구성의 경우, 데이터의 기입 효율을 향상시킬 수 있다고 생각된다. 이는, 도 41의 구성의 경우, 데이터 기입 동작 시에, 보조 게이트(9)(홈 Tr4)의 측벽을 따라 흐르는 전류에 대해 부유 게이트(7)의 저면이 대향하도록 배치되어 있으므로, 데이터 기억에 기여하는 전자가 부유 게이트(7)의 저면측으로부터 부유 게이트(7)측으로 들어오기 쉽기 때문이라고 생각된다.
본 제3 실시예의 플래시 메모리의 등가 회로는 제2 실시예와 동일하다. 이 때문에, 동작 방식은, 제2 실시예와 동일하다.
이러한 본 제3 실시예에 따르면, 높은 단채널 효과 내성과 함께 데이터의 고속 기입 동작을 실현할 수 있다.
다음으로, 본 제3 실시예의 플래시 메모리의 제조 방법을 도 42 내지 도 60에 의해 공정순으로 설명한다. 또한, 도 42 내지 도 60은, 특별히 설명한 경우를 제외하고 도 40의 H-H'선에 상당하는 개소의 단면도를 도시하고 있다.
우선, 도 42에 도시하는 바와 같이, p형 단결정 실리콘으로 이루어지는 기판(1)(이 단계에서는 상기 반도체 웨이퍼)의 주면에 불순물을 이온 주입하여 p형 웰(2)을 형성한 후, CVD법에 의해, 기판(1)의 주면 위에 산화 실리콘막(16)을 퇴적한다.
다음으로, 도 43에 도시하는 바와 같이, 포토리소그래피로 산화 실리콘막(16)을 스트라이프 형상으로 가공한다. 또한, 도 44에 도시하는 바와 같이, 이 스트라이프 형상으로 가공된 산화 실리콘막(16)을 마스크로, 그곳으로부터 노출되는 기판(1) 부분을 이방성 에칭으로 제거함으로써, p형 웰(2)의 주면에 홈 Tr3을 형성한다.
다음으로, 도 45에 도시하는 바와 같이, 기판(1)을 열산화함으로써, 산화 실리콘막(16)의 패턴으로부터 노출되는 p형 웰(2)의 주면상, 즉, 홈 Tr3의 저면 및 측벽면에 제1 게이트 절연막(4)을 형성한다. 또한, 도 46에 도시하는 바와 같이, n형 다결정 실리콘막을 CVD법 등에 의해 퇴적한 후, 이것을 이방성 에칭에 의해 에치백함으로써, 산화 실리콘막(16)의 패턴 및 홈 Tr3의 측벽을 따르도록, n형 다결정 실리콘막으로 이루어지는 사이드 월(7A)을 형성한다. 이 때, 사이드 월(7A)의 측벽이 기판(1)의 주면에 직교하도록 이방성 에칭의 조건을 조정한다.
다음으로, 도 47에 도시하는 바와 같이, 산화 실리콘막을 CVD법 등에 의해 퇴적한 후, 이것을 이방성 에칭에 의해 에치백함으로써, 산화 실리콘막(16)의 패턴 및 사이드 월(7A)의 측벽을 따르도록, 산화 실리콘막으로 이루어지는 사이드 월(10C)을 형성한다. 또한, 도 48에 도시하는 바와 같이, 이 사이드 월(10C)을 마스크로, 그곳으로부터 노출되는 기판(1)의 실리콘을 이방성 에칭에 의해 제거함으로써, 홈 Tr3의 저부에 홈 Tr4를 형성한다.
다음으로, 도 49에 도시하는 바와 같이, 기판(1)을 열산화함으로써, 홈 Tr4의 내면(저면 및 측벽면)에 제3 게이트 절연막(6)을 형성한다. 계속해서, 도 50에 도시하는 바와 같이, 기판(1)의 주면 위에, CVD법 등에 의해 n형 다결정 실리콘막을 퇴적한 후, CMP법 등에 의해 연마하여 평탄화한다. 그 후, 그 n형 다결정 실리 콘을 이방성 에칭에 의해 에칭함으로써, 서로 인접하는 산화 실리콘막(16) 패턴의 사이에 보조 게이트 전극(9)을 형성한다. 보조 게이트(9)의 일부는 홈 Tr4 내에 매립되어 있다.
다음으로, 도 51에 도시하는 바와 같이, 기판(1)의 주면 위에, CVD법 등에 의해 산화 실리콘막(17)을 퇴적한 후, CMP법 등에 의해 연마하여 평탄화한다. 그 후, 산화 실리콘막을 이방성 에칭에 의해 제거한다. 이 에칭은, p형 웰(2)이 노출된 단계에서 종료시킨다. 계속해서, 도 52에 도시하는 바와 같이, 기판(1)의 주면 위에, CVD법 등에 의해 산화 실리콘막을 퇴적한 후, 이 산화 실리콘막에 대해 이방성 에칭을 실시함으로써, 사이드 월(7A)의 측벽에 산화 실리콘막으로 이루어지는 사이드 월(11C)을 형성한다.
다음으로, 도 53에 도시하는 바와 같이, 사이드 월(11C)을 마스크로, 기판(1)의 주면 전체 면에 대해, 예를 들면 비소(As)의 주입을 행한다. 그 후, 적당한 열처리에 의해, p형 웰(2)에서 상기 불순물의 도입 영역에 n형 확산층(3)을 형성한다. 또한, 도 54에 도시하는 바와 같이, 기판(1)을 열산화함으로써, n형 확산층(3) 위에 산화 실리콘막(14)을, 다결정 실리콘으로 이루어지는 사이드 월(7A)의 상부에 산화 실리콘막(20)을 형성한다.
다음으로, 도 55에 도시하는 바와 같이, 기판(1)의 주면 위에, n형 다결정 실리콘막을 CVD법 등에 의해 퇴적하고, CMP법 등에 의한 평탄화를 행한 후에, n형 다결정 실리콘막의 이방성 에칭을 행하여, 기입 보조 전극 WAE를 형성한다. 또한, 도 56에 도시하는 바와 같이, 포토리소그래피를 이용하여, 포토레지스트 PR2를 스 트라이프 형상으로 가공한다. 이 포토레지스트 PR2는, 서로 인접하는 보조 게이트(9)의 인접간에 위치하는 기입 보조 전극 WAE를 덮고, 보조 게이트(9)의 바로 위에 위치하는 기입 보조 전극 WAE가 노출되도록 하는 패턴으로 되어 있다. 이 포토레지스트 PR2를 마스크로, 보조 게이트(9)의 바로 위에 위치하는 기입 보조 전극 WAE를 이방성 에칭에 의해 제거한다. 그 후, 포토레지스트 PR2를 제거함으로써, 도 57에 도시하는 바와 같이, 서로 인접하는 보조 게이트(9)의 인접간에 기입 보조 전극 WAE를 형성한 구성을 얻는다.
다음으로, 도 58에 도시하는 바와 같이, 산화 실리콘막(21)을 CVD법으로 퇴적하고, CMP법으로 평탄화한 후, 산화 실리콘막의 이방성 에칭을 행하여, 사이드 월(7A)의 상부 표면을 노출시킨다. 또한, 도 59에 도시하는 바와 같이, CVD법으로 산화 실리콘막, 질화 실리콘막, 산화 실리콘막을 순차적으로 퇴적함으로써 제2 게이트 절연막(5)을 형성한다. 이 제2 게이트 절연막(5)에 의해, 사이드 월(7A)의 노출 표면을 덮는다.
다음으로, 도 60에 도시하는 바와 같이, CVD법과 스퍼터링법을 이용하여, n형 다결정 실리콘막(8A), 질화 텅스텐막(8B), 텅스텐막(8C)을 순차적으로 퇴적한 후, 포토레지스트막을 마스크로 하여 이방성 에칭에 의해 텅스텐막(8C), 질화 텅스텐막(8B), n형 다결정 실리콘막(8A), 제2 게이트 절연막(5)을 패터닝한다. 이 후, 상기 제1, 제2 실시예와 마찬가지로, 사이드 월(7A)의 패터닝을 행하여, 도 40, 도 41에 나타낸 플래시 메모리의 어레이 구조가 완성한다.
본 제3 실시예에 따르면, p형 웰(2)의 상면만이 아니라, 측면도 전자가 전도 하는 채널로서 이용하는 것이 가능해진다. 이에 따라, 부유 게이트(7) 및 보조 게이트(9)의 채널 길이는, 포토리소그래피와 드라이 에칭으로 가공한 사이즈보다 길게 취할 수 있다. 즉, 데이터선 피치를 축소하여도, 채널로서 이용할 수 있는 p형 웰(2)의 측면의 길이는 실질적으로 변함없기 때문에, 실효적으로 부유 게이트(7), 보조 게이트(9)가 전기적으로 변조할 수 있는 채널 길이는 축소되지 않고, 단채널 효과에 의한 동작 한계를 회피할 수 있다.
(제4 실시예)
도 61은, 본 제4 실시예의 불휘발성 반도체 기억 장치의 메모리 어레이 구성을 도시하는 주요부 평면도, 도 62는, 도 61의 I-I'선을 따라 취한 반도체 기판의 주요부 단면도이다. 도 63은, 도 61의 J-J'선을 따라 취한 반도체 기판의 주요부 단면도이다. 또한, 도 61(평면도)은 도면을 보기 쉽게 하기 위해, 절연막 등, 일부 부재의 도시를 생략하고 있다.
본 제4 실시예의 불휘발성 반도체 기억 장치는, 이른바 NAND형의 플래시 메모리이다. 기판(1) 주면의 p형 웰(2) 위에 복수의 메모리 셀을 형성한 메모리 어레이를 갖고 있다. 본 제4 실시예에서는, 상기 제1 내지 제3 실시예와는 달리, 각 메모리 셀이 직렬 접속된 구성으로 되어 있다. 메모리 셀의 각각은, n형 확산층(3), 부유 게이트(7), 제어 게이트(8)를 갖는다.
각 메모리 셀의 제어 게이트(8)는 하행 방향(X 방향)으로 접속되어, 워드선 WL을 형성하고 있다. 부유 게이트(7)와 기판(1)은 제1 게이트 산화막(4)에 의해 절연되어 있다. 또한, 부유 게이트(7)와 제어 게이트(8)는, 제2 게이트 절연막(5) 에 의해 절연되어 있다.
각 메모리 셀은 서로 소자 분리 영역(분리부)(21)에 의해 분리된 p형 웰(2) 위에서 열 방향(Y 방향)으로 직렬로 접속되어 있다. 즉, Y 방향을 따라 배치된 복수의 메모리 셀은 n형 확산층(3)을 개재하여 서로 직렬로 접속되어 있다.
본 제4 실시예에서는, 서로 인접하는 n형 확산층(3a)과 n형 확산층(3b)의 높이(기판(1)의 두께 방향 또는 깊이 방향의 높이)가 다른 점에 큰 특징이 있다. 각 메모리 셀로부터 보면 소스측의 n형 확산층(3a)과 드레인측의 n형 확산층(3b)의 높이가 다르고, 서로 인접하는 소스측 혹은 드레인측의 어느 한쪽의 n형 확산층 영역이, 기판(1)의 p형 웰(2) 내의 상대적으로 깊은 위치에 형성되어 있다. 즉, 한쪽의 n형 확산층(3a)은, 기판(1) 주면에 형성되고, 다른쪽의 n형 확산층(3b)은 기판(1)의 주면으로부터 기판(1)의 깊이(두께) 방향을 따라 떨어진 위치에 형성되어 있다. 여기에서는, 다른쪽의 n형 확산층(3b)이, 기판(1)의 주면에 형성된 홈 Tr5의 저부측에 형성되어 있다.
이러한 구성을 취함으로써, n형 확산층 영역과 부유 게이트 사이에 오프셋을 취할 수 있다. 이 때문에, 상기 제1 실시예와 마찬가지로, 채널 길이를 실효적으로 길게 할 수 있으므로, 높은 단채널 효과 내성을 얻을 수 있다. 따라서, 본 제4 실시예에 따르면, 높은 단채널 효과 내성을 얻을 수 있어, 메모리 셀의 미세화에 의해 저비용화가 가능해진다.
다음으로, 본 제4 실시예의 플래시 메모리의 동작에 대해 설명한다.
데이터 판독 동작 시의 전압을 도 64에 도시한다. 판독에는, 선택 셀이 포 함되는 메모리 셀열의 일단에 1V, 타단에 0V, p형 웰(2)에 0V를 인가한다. 또한, 선택 워드선 WL에 판독 판정 전압 Vread를 인가하여, 선택 메모리 셀의 ON, OFF를 판정한다. 비선택 워드선 WL에는 5V 정도를 인가해 둔다.
데이터 기입 동작 시의 전압을 도 65에 도시한다. 기입은, 제1 게이트 산화막(4)을 개재한 터널 전류를 이용하여 행한다. 기입은 선택 워드선 WL에 접속된 셀에 대해 행한다. 선택 워드선 WL 하에서 선택 셀이 포함되는 메모리 셀열의 양단에는 0V, p형 웰(2)에 0V를 인가한다. 이 상태로, 비선택 워드선 WL의 전위를 0V로부터 10V 정도로 마이크로초 정도 이하의 시간으로 급격하게 증가시킨다. 다음으로 선택 워드선 WL의 전위를 0V로부터 20V 정도까지 증가시킨다. 이 때 기판(1) 주면의 전위가 0V인 비트선에서는, 부유 게이트-기판 주면 간에 큰 전위차가 생겨, 기판(1)의 주면으로부터 부유 게이트(7)로 터널 전류에 의해 전자가 주입되어 기입이 일어난다.
데이터 소거 동작 시의 전압을 도 66에 도시한다. 데이터 소거 시에는, 선택 트랜지스터에 끼워진 모든 워드선 WL에, -20V 정도의 전압을 인가하고, 제1 게이트 절연막(4)을 개재하여 Fowler-Nordheim 터널 전류에 의해, 부유 게이트(7)로부터 기판(1)에 전자를 방출한다.
다음으로, 본 제4 실시예에서의 플래시 메모리의 제조 방법의 일례를 도 67 내지 도 76에 의해 설명한다.
우선, 도 67에 도시하는 바와 같이, 상기 제1 실시예와 마찬가지로, 기판(1)(이 단계에서는 상기 반도체 웨이퍼)에 p형 웰(2)을 형성한 후, 열산화에 의 해 기판(1)의 주면 위에 두께 9㎚ 정도의 제1 게이트 절연막(4)을 형성한다. 계속해서, 부유 게이트로 되는 인(P)을 도핑한 다결정 실리콘막(7P), 에칭 마스크용의 질화 실리콘막(22)을 통상의 CVD로 퇴적한다. 또한, 도 67은, 도 61의 I-I'선에 상당하는 개소의 단면도이다.
다음으로, 도 68에 도시하는 바와 같이, 리소그래피와 이방성 드라이 에칭에 의해, 질화 실리콘막(22)을 스트라이프 형상으로 패터닝한다. 그 후, 이 질화 실리콘막(22)을 마스크로 다결정 실리콘막(7P), 제1 게이트 절연막(4)의 에칭을 행하여 기판(1)을 노출시킨다. 또한, 도 68은, 도 61의 I-I'선에 상당하는 개소의 단면도이다.
또한, 도 69에 도시하는 바와 같이, 질화 실리콘막(22)의 패턴을 마스크로 하여 에칭 처리를 실시함으로써 기판(1)의 주면에 홈(23)을 형성한다. 또한, 도 69는, 도 61의 I-I'선에 상당하는 개소의 단면도이다.
다음으로, 도 70에 도시하는 바와 같이, 산화 실리콘막(21A)을 기판(1)의 주면 위에 퇴적한다. 도 70은, 도 61의 I-I'선에 상당하는 개소의 단면도이다. 이 후, 도 71에 도시하는 바와 같이, 질화 실리콘막(22)을 스톱퍼(stopper)로서 산화 실리콘막(21A)의 상부를 CMP법으로 연마하여 평탄화한다. 도 71은, 도 61의 I-I'선에 상당하는 개소의 단면도이다. 계속해서, 질화 실리콘막(22)을 드라이 에칭 혹은, 습식 에칭에 의해 제거한 후, 다시 남겨진 산화 실리콘막(21A)의 상부를 드라이 에칭으로 에칭함으로써, 도 72에 도시하는 바와 같이, 소자 분리 영역(21)을 형성한다. 이 소자 분리 영역(21)은 홈(23) 내에 산화 실리콘막(21A)이 매립됨으 로써 형성되어 있다. 도 72는, 도 61의 I-I'선에 상당하는 개소의 단면도이다.
계속해서, 제2 게이트 절연막(5)으로 되는 고유전체막을 퇴적한다. 이 고유전체막은, 알루미나(Al2O3)라도 된다. 계속해서, 인(P)을 도핑한 n형 다결정 실리콘막(8A), 질화 텅스텐막(8B), 텅스텐막(8C) 및 산화 실리콘막(12)을 하층으로부터 순서대로 CVD법 등에 의해 퇴적한다. 이 단계의 도 61의 I-I'선에 상당하는 단면도는 도 62와 동일하다.
다음으로, 도 73에 도시하는 바와 같이, 리소그래피에 의해 X 방향으로 연장되는 스트라이프 형상의 포토레지스트 PR3의 패턴을 형성한다. 도 73은, 도 61의 J-J'선에 상당하는 개소의 단면도이다. 이 포토레지스트 PR3를 마스크로 산화 실리콘막(12)을 에칭한다. 또한, 포토레지스트 PR3를 제거한 후, 도 74에 도시하는 바와 같이, 남겨진 산화 실리콘막(12)을 마스크로, 드라이 에칭을 행함으로써, 텅스텐막(8C), 질화 텅스텐막(8B), n형 다결정 실리콘막(8A), 제2 게이트 절연막(5), 다결정 실리콘막(7P)을 일괄하여 가공(에칭)한다. 이에 따라, 부유 게이트(7) 및 제어 게이트(8)(워드선 WL)를 형성한다. 도 74는, 도 61의 J-J'선에 상당하는 개소의 단면도이다.
이 후, CVD법으로 등방적으로 산화 실리콘막을 퇴적한 후, 이것을 이방성 드라이 에칭에 의해 에치백 하여 기판(1) 주면의 일부를 노출시킴으로써, 도 75에 도시하는 바와 같이, 텅스텐막(8C), 질화 텅스텐막(8B), 다결정 실리콘막(8A), 제2 게이트 절연막(5) 및 다결정 실리콘막(7P)(부유 게이트(7))의 패턴의 측벽에 사이 드 월(24)을 형성한다. 도 75는, 도 61의 J-J' 단면에 상당하는 개소의 단면도이다.
또한, 도 76에 도시하는 바와 같이, 리소그래피에 의해 X 방향으로 연장되는 스트라이프 형상의 포토레지스트 PR4의 패턴을 기판(1)의 주면 위에 형성한 후, 이것을 마스크로 하여 그곳으로부터 노출되는 기판(1)의 주면 부분을 에칭함으로써, 홈 Tr5를 형성한다. 도 76은, 도 61의 J-J'선에 상당하는 개소의 단면도이다.
계속해서, 인(p) 등의 n형 불순물의 이온 주입을 행하여, 도 63에 도시한 바와 같이, 기판(1)의 홈 Tr5의 저부측에 n형 확산층(3(3a, 3b))을 작성한다.
그 후, 도시하지 않지만, 층간 절연막을 형성한 후, 워드선, 웰, 메모리 셀 등에 급전하기 위한 컨택트 홀을 형성하고, 계속해서, 금속막을 퇴적, 이 금속막을 패터닝하여 배선으로 하여, 메모리 셀이 형성된다.
또한, 본 제4 실시예와 같이, 메모리 셀이 직렬로 접속되는 메모리 셀 어레이에서는, 접속된 메모리 셀열의 저항이 높아지게 되면, 판독 동작에서 오판정을 행하는 문제가 있다. 이러한 문제에 대처하기 위해서는, 사이드 월(24)의 형성 후, 기판(1)을 에칭하고 홈 Tr5를 작성하는 공정 전에, 선택 에피택셜 성장법에 의해, 기판(1)의 주면 위에 n형 실리콘을 결정 성장시켜 n형 확산층(3a)을 형성시키면 된다. 도 77과 같이, 이 n형 실리콘으로 이루어지는 결정층에 원하는 불순물을 도입함으로써, n형 확산층(3)의 저항을 저감시킬 수 있기 때문에 메모리 셀열의 저항을 저감시킬 수 있다.
일반적으로, 부유 게이트(7)에 전하를 축적하는 불휘발성 메모리 셀에서는, 미세화가 진행되어, 서로 인접하는 부유 게이트(7, 7) 간의 거리가 가까워지면, 인접하는 부유 게이트(7, 7) 간의 정전 용량이 증대한다. 이에 따라, 임의의 부유 게이트(7)의 전위가 변화하면, 이것에 인접하는 다른 부유 게이트(7)의 전위까지 바뀌게 되어, 데이터 판독 시에 데이터의 오판정을 일으킨다. 이에 반해, 상기와 같이 서로 인접하는 부유 게이트(7, 7) 간에, 선택 에피텍셜법으로 도전체인 n형 실리콘을 성장시킴으로써, 서로 인접하는 부유 게이트(7, 7) 간을 정전적으로 실드하는 것이 가능해진다. 이 때문에, 데이터의 오판정을 일으킬 확률을 저감할 수 있다.
상기 제1 실시예에서 기술한 바와 같이, 메모리 셀의 소스측, 드레인측의 n형 확산층(3)을 오프셋하게 되면(소스측, 드레인측의 n형 확산층(3)을 기판(1)의 주면으로부터 떨어진 깊은 위치에 형성하게 되면), 단채널 효과 내성은 저하한다. 본 제4 실시예와 같이, 편측의 n형 확산층(3)만을 오프셋(소스측, 드레인측의 어느 한쪽의 n형 확산층(3)을 기판(1)의 주면으로부터 떨어진 깊은 위치에 형성)함으로써, 높은 단채널 효과 내성을 얻을 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경이 가능함은 믈론이다.
예를 들면 상기 제1 내지 제4 실시예에서는, 기판(1)에 홈을 형성하고, 그 홈의 저부측에 n형 확산층(3)을 형성하는 경우에 대해 설명하였지만, 이것으로 한정되는 것은 아니고, 예를 들면 n형 확산층 형성 시의 불순물의 주입 에너지를 조 정함으로써 n형 확산층(3)을 기판(1)의 주면으로부터 떨어진 깊은 위치에 형성하도록 해도 된다. 이 경우, 도 15에서 도시한 공정 후, 한쪽의 n형 확산층(3)을 기판(1)의 주면에 형성하기 위한 불순물 이온의 도입 시에는, 다른쪽의 n형 확산층(3)의 형성 영역을 포토레지스트막으로 덮고, 다른쪽의 n형 확산층(3)을 기판(1)의 심부에 형성하기 위한 불순물 이온의 도입 시에는, 한쪽의 n형 확산층(3)의 형성 영역을 덮도록 한다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 불휘발성 반도체 기억 장치에 적용한 경우에 대해 설명하였지만, 그것에 한정되지 않고 여러 가지 적용 가능하고, 예를 들면 동일 기판에 불휘발성 반도체 기억 회로와 마이크로 프로세서 등과 같은 논리 회로를 갖는 반도체 장치에도 적용할 수 있다.
[산업상 이용 가능성]
본 발명의 불휘발성 반도체 기억 장치는, 휴대형 퍼스널 컴퓨터나 디지털 스틸 카메라 등과 같은 소형 휴대 정보 기기용 기억 장치에 이용하기에 매우 적합한 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
즉, 반도체 장치, 특히 불휘발성 반도체 기억 장치의 메모리 셀을 미세화할 수 있다.

Claims (14)

  1. 제1 도전형의 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과, 상기 반도체 기판 위에 제3 게이트 절연막을 개재하여 형성된 제3 게이트 전극과, 상기 반도체 기판에 형성된 홈의 저부측에 형성된 제2 도전형의 확산층을 갖는 전계 효과 트랜지스터로 구성된 메모리 셀을 포함하고,
    상기 제2 게이트 전극이 워드선을 구성하며, 상기 확산층이 데이터선을 구성하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 확산층으로 이루어지는 데이터선이, 상기 워드선에 대해 직교하는 방향으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제3 게이트 전극에 전압을 인가했을 때에 상기 반도체 기판에 형성되는 반전층이 데이터선을 구성하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 메모리 셀로부터의 정보의 기입 시에는 상기 확산층으로 이루어지는 데 이터선을 이용하고, 상기 메모리 셀로의 정보의 판독 시에는 상기 제3 게이트 전극에 전압을 인가했을 때에 상기 반도체 기판에 형성되는 반전층과, 상기 확산층으로 이루어지는 데이터선을 이용하는 것을 특징으로 하는 반도체 장치.
  5. 제1 도전형의 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과, 상기 반도체 기판에 형성된 제2 도전형의 확산층을 갖는 전계 효과 트랜지스터로 구성된 메모리 셀을 포함하고,
    상기 제2 게이트 전극이 워드선을 구성하고, 상기 확산층이 데이터선을 구성하고, 상기 확산층으로 구성되는 데이터선 위에 절연막을 개재하여 제1 전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 전극의 전위를 제어함으로써, 상기 확산층으로 구성되는 데이터선의 전위를 제어하는 것을 특징으로 하는 반도체 장치.
  7. 제1 도전형의 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과, 상기 반도체 기판 위에 제3 게이트 절연막을 개재하여 형성된 제3 게이트 전극과, 상기 반도체 기판에 형성된 제2 도전형으로 이루어지는 확산층 을 갖는 전계 효과 트랜지스터로 구성된 메모리 셀을 포함하고,
    상기 제1 게이트 전극과 상기 제3 게이트 전극이 동일한 평면 위에 없고,
    상기 제2 게이트 전극이 워드선을 구성하며,
    상기 확산층이 데이터선을 구성하고,
    상기 확산층으로 구성되는 데이터선 위에 절연막을 개재하여 제1 전극이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1 도전형의 반도체 기판 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과, 상기 반도체 기판에 형성된 홈과, 상기 반도체 기판에서 상기 홈의 저부측에 형성된 제2 도전형의 확산층을 갖는 전계 효과 트랜지스터로 구성된 복수의 메모리 셀을 포함하고,
    상기 제2 게이트 전극이 워드선을 구성하고, 상기 확산층이 데이터선을 구성하고 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 데이터선을 따라 배치되는 상기 복수의 메모리 셀이 직렬로 접속되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 반도체 기판에서, 상기 워드선을 따라 배치되는 상기 복수의 메모리 셀의 인접간에 분리부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. (a) 두께 방향을 따라 서로 반대측으로 되는 주면 및 이면을 갖는 반도체 기판과,
    (b) 상기 반도체 기판의 주면 위에 제1 게이트 절연막을 개재하여 형성된 복수의 제1 게이트 전극과,
    (c) 상기 반도체 기판의 주면을 따라 제1 방향으로 연장하고, 또한 상기 제1 방향으로 교차하는 제2 방향을 따라 배열하여 배치된 복수의 워드선과,
    (d) 상기 복수의 워드선의 일부에 의해 형성된 전극으로서, 상기 복수의 워드선과 상기 복수의 제1 게이트 전극이 평면적으로 겹쳐지는 부분에, 상기 복수의 제1 게이트 전극과는 제2 게이트 절연막에 의해 절연된 상태로 형성된 복수의 제2 게이트 전극과,
    (e) 상기 제1 방향을 따라 배열되는 상기 복수의 제1 게이트 전극의 인접간의 1개 걸러서 배치되고, 상기 반도체 기판의 주면을 따라 상기 제2 방향으로 연장한 상태로 형성되며, 상기 반도체 기판의 주면 위에 제3 게이트 절연막을 개재하여 형성된 복수의 제3 게이트 전극과,
    (f) 상기 반도체 기판의 주면에서, 상기 제1 방향을 따라 배열되는 상기 복수의 제1 게이트 전극의 복수의 인접간 중에서, 상기 제3 게이트 전극이 배치되어 있지 않은 인접간에 형성된 확산층
    을 포함하고,
    상기 확산층은, 상기 반도체 기판에서, 상기 제3 게이트 전극이 대향하는 상기 반도체 기판의 주면보다도 깊은 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 확산층은, 상기 반도체 기판의 주면에서, 상기 제1 방향을 따라 배열하는 상기 복수의 제1 게이트 전극의 복수의 인접간 중에서, 상기 제3 게이트 전극이 배치되지 않은 인접간에 형성된 홈의 저부측에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. (a) 두께 방향을 따라 서로 반대측으로 되는 주면 및 이면을 갖는 반도체 기판과,
    (b) 상기 반도체 기판의 주면 위에 제1 게이트 절연막을 개재하여 형성된 복수의 제1 게이트 전극과,
    (c) 상기 반도체 기판의 주면을 따라 제1 방향으로 연장하고, 또한, 상기 제1 방향으로 교차하는 제2 방향을 따라 배열하여 배치된 복수의 워드선과,
    (d) 상기 복수의 워드선의 일부에 의해 형성된 전극으로서, 상기 복수의 워드선과 상기 복수의 제1 게이트 전극이 평면적으로 겹쳐지는 부분에, 상기 복수의 제1 게이트 전극과는 제2 게이트 절연막에 의해 절연된 상태로 형성된 복수의 제2 게이트 전극과,
    (e) 상기 반도체 기판의 주면에서, 상기 제1 방향을 따라 배열되는 상기 복수의 제1 게이트 전극의 인접간에 배치된 분리부와,
    (f) 상기 반도체 기판의 주면에서, 상기 제2 방향을 따라 배열되는 상기 복수의 제1 게이트 전극의 인접간에 형성된 복수의 확산층
    을 포함하고,
    상기 복수의 확산층 중에서, 상기 제2 방향을 따라 인접하는 확산층의 상기 반도체 기판의 깊이 방향의 위치가 상이한 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 방향을 따라 배열되는 상기 복수의 확산층에서, 서로 인접하는 확산층의 한쪽은, 상기 반도체 기판의 주면에 형성되고, 다른쪽은, 상기 반도체 기판의 주면에 형성된 홈의 저부측에 형성되어 있는 것을 특징으로 하는 반도체 장치.
KR1020060127187A 2006-01-27 2006-12-13 반도체 장치 KR20070078692A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006018983A JP2007201244A (ja) 2006-01-27 2006-01-27 半導体装置
JPJP-P-2006-00018983 2006-01-27

Publications (1)

Publication Number Publication Date
KR20070078692A true KR20070078692A (ko) 2007-08-01

Family

ID=37906900

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060127187A KR20070078692A (ko) 2006-01-27 2006-12-13 반도체 장치

Country Status (6)

Country Link
US (1) US20070176219A1 (ko)
EP (1) EP1814148A3 (ko)
JP (1) JP2007201244A (ko)
KR (1) KR20070078692A (ko)
CN (1) CN101009288A (ko)
TW (1) TW200731514A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2009025368A1 (ja) * 2007-08-22 2010-11-25 株式会社東芝 半導体記憶装置及び半導体記憶装置の製造方法
US20090085069A1 (en) * 2007-09-27 2009-04-02 Len Mei NAND-type Flash Array with Reduced Inter-cell Coupling Resistance
KR101418434B1 (ko) * 2008-03-13 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템
KR102415409B1 (ko) * 2015-09-09 2022-07-04 에스케이하이닉스 주식회사 이피롬 셀 및 그 제조방법과, 이피롬 셀 어레이
CN110148560A (zh) * 2019-05-09 2019-08-20 上海华力微电子有限公司 一种栅极结构的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US6936887B2 (en) * 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
US7411246B2 (en) * 2002-04-01 2008-08-12 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
JP2005101174A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US7049652B2 (en) * 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology

Also Published As

Publication number Publication date
EP1814148A2 (en) 2007-08-01
JP2007201244A (ja) 2007-08-09
TW200731514A (en) 2007-08-16
US20070176219A1 (en) 2007-08-02
CN101009288A (zh) 2007-08-01
EP1814148A3 (en) 2008-12-17

Similar Documents

Publication Publication Date Title
JP5579808B2 (ja) 双方向分割ゲートｎａｎｄフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法
US6670671B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
JP5985293B2 (ja) 半導体装置および半導体装置の製造方法
US20070257305A1 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US6903408B2 (en) Flash memory cell with high programming efficiency by coupling from floating gate to sidewall
KR20040048335A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR20050094763A (ko) 불휘발성 반도체 기억장치 및 그 제조방법
JP4504403B2 (ja) 半導体記憶装置
US20070228455A1 (en) Semiconductor device and manufacturing method thereof
US10777688B2 (en) Semiconductor device and method of manufacturing the same
KR20070078692A (ko) 반도체 장치
US7439133B2 (en) Memory structure and method of manufacturing a memory array
EP1806788A2 (en) Semiconductor memory device and method for producing the same
US9634102B2 (en) Nonvolatile memory devices having single-layered floating gates
KR20050030099A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
JP2004327937A (ja) 不揮発性半導体記憶装置
TWI784724B (zh) 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法
JP2008187051A (ja) 半導体記憶装置
JP2006210700A (ja) 不揮発性半導体記憶装置およびその製造方法
CN114335186A (zh) 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
US6392927B2 (en) Cell array, operating method of the same and manufacturing method of the same
JP2006310564A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2004193598A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2008004832A (ja) 不揮発性半導体メモリ装置及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid