JPWO2009025368A1 - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

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Abstract

本発明の半導体記憶装置は、半導体基板と、半導体基板の上面の一部に配置された埋め込み絶縁膜と、半導体基板の上面の他の一部に配置された半導体層５とを備え、メモリセルトランジスタＭＴ１１，ＭＴ１２，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，ＭＴ３ｎ，・・・，ＭＴｍ１，ＭＴｍ２，ＭＴｍｎのそれぞれは、半導体層５に列方向に規定された第１導電型のソース領域、第１導電型のドレイン領域及び第１導電型のチャネル領域と、チャネル領域の行方向の側面に配置されたゲート部とを備える。

Description

本発明は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
半導体記憶装置において、メモリセルトランジスタを高集積化させることで高機能化、記憶容量の高密度化が進められてきている（例えば、特開２０００−１７４２４１号公報を参照）。メモリセルトランジスタのゲートの微細化に伴い、チャネル長が短くなり、ショートチャネル効果が増大する問題がある。
また、ゲート長及びゲート幅の微細化に伴い浮遊ゲート電極の体積が減少し、１個の電子が偶発的にリークした場合の閾値変動が大きくなっている。例えば、ゲート長が２０ｎｍの世代では、浮遊ゲート電極の体積は（２０ｎｍ）３程度であり、１個の電子が抜けたときの閾値変動は２０ｍＶ程度と計算されている。
また、ゲート幅の微細化のため、ゲートによる制御力が弱まる問題がある。例えばゲート長が２０ｎｍの世代では、ゲート幅も２０ｎｍ程度になり、チャネルをゲートで閉じることが困難になる。
また、ショートチャネル効果を抑制するために、同一導電型のチャネル領域、ソース領域及びドレイン領域を有するデプレッション（Ｄ）型トランジスタを使用する場合、そのチャネル領域をゲート絶縁膜と埋め込み絶縁膜で挟むことにより、チャネル領域側から伸びる空乏層によりピンチオフさせる。Ｄ型トランジスタのピンチオフ特性を向上させるためにチャネル領域を薄くすると、コンタクトホールの開口エッチングで埋め込み絶縁膜を突き抜ける、充分なコンタクト面積を確保できずコンタクト抵抗が上昇する、といった不具合が生じる場合がある。
本発明の目的は、ショートチャネル効果及びゲート閾値変動を抑制でき、ピンチオフ特性を向上させることができ、コンタクト不良を改善できる半導体記憶装置及び半導体記憶装置の製造方法を提供することである。
本願発明の一態様によれば、列方向にメモリセルトランジスタを配列した単位配列を行方向に配列した半導体記憶装置であって、（イ）半導体基板と、（ロ）半導体基板の上面の一部に配置された埋め込み絶縁膜と、（ハ）半導体基板の上面の他の一部に配置された半導体層とを備え、メモリセルトランジスタのそれぞれは、（イ）半導体層に列方向に規定された第１導電型のソース領域、第１導電型のドレイン領域及び第１導電型のチャネル領域と、（ロ）チャネル領域の行方向の側面に配置されたゲート部とを備える半導体記憶装置が提供される。
本願発明の他の態様によれば、（イ）半導体基板の上面に埋め込み絶縁膜を形成する工程と、（ロ）埋め込み絶縁膜の上面に浮遊ゲート電極層を形成する工程と、（ハ）浮遊ゲート電極層の一部を選択的に除去して行方向に第１の溝部を形成する工程と、（ニ）第１の溝部に第１の素子分離絶縁膜を埋め込む工程と、（ホ）浮遊ゲート電極層及び第１の素子分離絶縁膜の一部を選択的に除去して列方向に第２の溝部を形成し且つ浮遊ゲート電極層の残余の一部からなる浮遊ゲート電極を形成する工程と、（ヘ）浮遊ゲート電極の行方向の第１の側面にゲート絶縁膜を形成する工程と、（ト）浮遊ゲート電極の行方向の第１の側面とは反対側の第２の側面に第２の素子分離絶縁膜を形成する工程と、（チ）第２の溝部に、ゲート絶縁膜の側面に接するように、メモリセルトランジスタのチャネル領域、ソース領域及びドレイン領域を規定する第１導電型の半導体層を形成する工程と、（リ）浮遊ゲート電極の上端面に電極間絶縁膜を堆積する工程と、（ヌ）電極間絶縁膜の上面に制御ゲート電極を形成する工程とを含む半導体記憶装置の製造方法が提供される。
本願発明の更に他の態様によれば、（イ）半導体基板の上面に埋め込み絶縁膜を形成する工程と、（ロ）埋め込み絶縁膜の上面にゲート電極層を形成する工程と、（ハ）ゲート電極層の一部を選択的に除去して行方向に第１の溝部を形成する工程と、（ニ）第１の溝部に第１の素子分離絶縁膜を埋め込む工程と、（ホ）ゲート電極層及び第１の素子分離絶縁膜の一部を選択的に除去して列方向に第２の溝部を形成し且つゲート電極層の残余の一部からなるゲート電極を形成する工程と、（ヘ）ゲート電極の行方向の第１の側面に第１の酸化膜、電荷蓄積層として規定された窒化膜、及び第２の酸化膜を行方向に積層する工程と、（ト）ゲート電極層の第１の側面と行方向に対向する第２の側面に第２の素子分離絶縁膜を形成する工程と、（チ）第２の溝部に、メモリセルトランジスタのソース領域及びドレイン領域を規定する第１導電型の半導体層を形成する工程とを含む半導体記憶装置の製造方法が提供される。
本発明によれば、ショートチャネル効果及びゲート閾値変動を抑制でき、ピンチオフ特性を向上させることができ、コンタクト不良を改善できる半導体記憶装置及び半導体記憶装置の製造方法を提供することができる。
図１は、第１の実施の形態に係る半導体記憶装置の平面図である。 図２は、第１の実施の形態に係る半導体記憶装置の断面図である。 図３は、第１の実施の形態に係る半導体記憶装置の断面図である。 図４は、第１の実施の形態に係る半導体記憶装置の断面図である。 図５は、第１の実施の形態に係る半導体記憶装置の断面図である。 図６は、第１の実施の形態に係る半導体記憶装置の書き込み動作を説明するためのグラフである。 図７は、第１の実施の形態に係る半導体記憶装置の書き込み動作を説明するための概略図である。 図８は、第１の実施の形態に係る半導体記憶装置の書き込み動作を説明するための平面図である。 図９Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図９Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１０Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１０Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１１Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１１Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１２Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１２Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１３Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１３Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１４Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１４Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１５Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１５Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１６Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１６Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１７Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１７Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１９Ａは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図１９Ｂは、第１の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図２０Ａは、第１の実施の形態の第２の変形例に係る半導体記憶装置を示す断面図である。 図２０Ｂは、第１の実施の形態の第２の変形例に係る半導体記憶装置を示す断面図である。 図２１Ａは、第１の実施の形態の第２の変形例に係る半導体記憶装置を示す断面図である。 図２１Ｂは、第１の実施の形態の第３の変形例に係る半導体記憶装置を示す断面図である。 図２２Ａは、第１の実施の形態の第３の変形例に係る半導体記憶装置を示す断面図である。 図２２Ｂは、第１の実施の形態の第３の変形例に係る半導体記憶装置を示す断面図である。 図２３Ａは、第１の実施の形態の第４の変形例に係る半導体記憶装置を示す断面図である。 図２３Ｂは、第１の実施の形態の第４の変形例に係る半導体記憶装置を示す断面図である。 図２４Ａは、第１の実施の形態の第４の変形例に係る半導体記憶装置を示す断面図である。 図２４Ｂは、第１の実施の形態の第２の変形例に係る半導体記憶装置を示す断面図である。 図２５Ａは、第１の実施の形態の第２の変形例に係る半導体記憶装置を示す断面図である。 図２５Ｂは、第１の実施の形態の第２の変形例に係る半導体記憶装置を示す断面図である。 図２６Ａは、第１の実施の形態の第３の変形例に係る半導体記憶装置を示す断面図である。 図２６Ｂは、第１の実施の形態の第３の変形例に係る半導体記憶装置を示す断面図である。 図２７Ａは、第１の実施の形態の第３の変形例に係る半導体記憶装置を示す断面図である。 図２７Ｂは、第１の実施の形態の第４の変形例に係る半導体記憶装置を示す断面図である。 図２８Ａは、第１の実施の形態の第４の変形例に係る半導体記憶装置を示す断面図である。 図２８Ｂは、第１の実施の形態の第４の変形例に係る半導体記憶装置を示す断面図である。 図２９は、第１の実施の形態の第５の変形例に係る半導体記憶装置を示す平面図である。 図３０Ａは、第２の実施の形態に係る半導体記憶装置を示す断面図である。 図３０Ｂは、第２の実施の形態に係る半導体記憶装置を示す断面図である。 図３１Ａは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３１Ｂは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３２Ａは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３２Ｂは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３３Ａは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３３Ｂは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３４Ａは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３４Ｂは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３５Ａは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３５Ｂは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３６Ａは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３６Ｂは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３７Ａは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３７Ｂは、第２の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図３８は、第３の実施の形態に係る半導体記憶装置を示す平面図である。 図３９Ａは、第３の実施の形態に係る半導体記憶装置を示す断面図である。 図３９Ｂは、第３の実施の形態に係る半導体記憶装置を示す断面図である。 図４０Ａは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４０Ｂは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４１Ａは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４１Ｂは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４２Ａは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４２Ｂは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４３Ａは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４３Ｂは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４４Ａは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４４Ｂは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４５Ａは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４５Ｂは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４６Ａは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４６Ｂは、第３の実施の形態に係る半導体記憶装置の製造方法を示す断面図である。 図４７は、第１の実施の形態による効果を説明するためのメモリセルアレイの斜視図である。 図４８は、第１の実施の形態による効果を説明するためのメモリセルの斜視図である。 図４９は、第１の実施の形態による効果を説明するためのメモリセルの斜視図である。 図５０は、セルサイズに関して比較例と本発明とを比較する図である。 図５１は、第２及び第３の実施の形態による効果を説明するためのメモリセルアレイの斜視図である。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では第１導電型がｐ型、第２導電型がｎ型の場合を説明するが、第１導電型がｎ型、第２導電型がｐ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の極性も逆転する。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１に示すような、例えばｍ×ｎ（ｍ，ｎは整数）個のメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，・・・，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎがマトリクス状に配置されたセルアレイを備える。
図１に示したマトリクスの列方向に沿ったＡ−Ａ切断面で見た場合の断面図を図２に示し、Ｂ−Ｂ切断面で見た場合の断面図を図３に示す。また、図１に示したマトリクスの行方向に沿ったＣ−Ｃ切断面で見た場合の断面図を図４に示し、Ｄ−Ｄ切断面で見た場合の断面図を図５に示す。なお、図１では、図２〜図５に示す電極間絶縁膜８及び制御ゲート電極９の図示を省略している。
図１〜図５に示すように、本発明の第１の実施の形態に係る半導体記憶装置は、ｐ型の半導体基板１と、半導体基板１の上面の一部に配置された埋め込み絶縁膜（ＢＯＸ膜）２と、半導体基板１の上面の他の一部に配置された半導体層５とを備える。半導体層５には、複数のメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，・・・，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎのそれぞれのｎ型のソース領域、ｎ型のドレイン領域、及びｎ型のチャネル領域が規定される。
図２に示すように、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎのそれぞれのゲート幅Ｗ１が半導体基板１の上面に対して垂直方向に規定され、且つゲート長Ｌ１が半導体基板１の上面と平行に列方向に規定される。ゲート長Ｌ１は３０〜７０ｎｍ程度であり、ゲート幅Ｗ１は３０〜２００ｎｍ程度である。
図１〜図５に示すように、列方向の単位配列をなすメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎのそれぞれは、スタックゲート構造のＤ型ＭＩＳトランジスタである。メモリセルトランジスタＭＴ１１は、ｎ型のソース及びドレイン領域５２１，５２２と、ソース及びドレイン領域５２１，５２２に挟まれたｎ型のチャネル領域５１１と、チャネル領域５１１の行方向の側面に配置されたゲート部を備える。ゲート部は、チャネル領域５１１の行方向の側面に沿って半導体基板１の上面に対して垂直方向に設けられたゲート絶縁膜（トンネル酸化膜）３ａと、チャネル領域５１１の行方向の側面にゲート絶縁膜３ａを介して配置された浮遊ゲート電極３と、浮遊ゲート電極３の上端面に電極間絶縁膜８を介して配置された制御ゲート電極９とを備える。
メモリセルトランジスタＭＴ１２は、ｎ型のソース及びドレイン領域５２２，５２３と、ソース及びドレイン領域５２２，５２３に挟まれたｎ型のチャネル領域５１２と、チャネル領域５１２の行方向の側面に配置されたゲート部を備える。ゲート部は、チャネル領域５１２の行方向の側面に沿って半導体基板１の上面に対して垂直方向に設けられたゲート絶縁膜３ａと、チャネル領域５１２の行方向の側面にゲート絶縁膜３ａを介して配置された浮遊ゲート電極３と、浮遊ゲート電極３の上端面に電極間絶縁膜８を介して配置された制御ゲート電極９とを備える。
メモリセルトランジスタＭＴ１ｎは、ｎ型のソース及びドレイン領域５２ｎ，５２（ｎ＋１）と、ソース及びドレイン領域５２ｎ，５２（ｎ＋１）に挟まれたｎ型のチャネル領域５１ｎと、チャネル領域５１ｎの行方向の側面に配置されたゲート部を備える。ゲート部は、チャネル領域５１１の行方向の側面に沿って半導体基板１の上面に対して垂直方向に設けられたゲート絶縁膜（トンネル酸化膜）３ａと、チャネル領域５１ｎの行方向の側面にゲート絶縁膜３ａを介して配置された浮遊ゲート電極３と、浮遊ゲート電極３の上端面に電極間絶縁膜８を介して配置された制御ゲート電極９とを備える。
図１及び図２に示したように、列方向の単位配列をなす複数のメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎのそれぞれは、互いに隣接するメモリセルトランジスタ間で、ソース及びドレイン領域５２１，５２２，・・・，５２（ｎ＋１）を互いに共有する。「互いに共有する」とは、互いに隣接するメモリセルトランジスタ間で、一方のドレイン領域が他方のソース領域として機能する共通の領域であるという意味である。例えば、メモリセルトランジスタＭＴ１１のドレイン領域５２２が、隣接するメモリセルトランジスタＭＴ１２のソース領域５２２として規定されている。ソース領域５２１，５２２，・・・，５２ｎ、チャネル領域５１１，５１２，・・・，５１ｎ及びドレイン領域５２２，５２３，・・・，５２（ｎ＋１）は、逐次列方向に延伸して単位配列を構成し、隣接する単位配列のメモリセルトランジスタの対応するソース領域、チャネル領域及びドレイン領域とは分離するようにして、複数本の単位配列が平行に配列されている。
図１及び図３に示すように、浮遊ゲート電極３と第１の素子分離絶縁膜４とが列方向に交互に配置されている。各メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎの浮遊ゲート電極３は第１の素子分離絶縁膜４により互いに分離されている。
また、各メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎの浮遊ゲート電極３とその右側（ゲート絶縁膜３ａが存在する側と反対側）の半導体層５とは、第２の素子分離絶縁膜３ｂにより互いに分離されている。
図１、図２、図４及び図５に示す半導体層５の材料としては、Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）、又はシリコンカーバイド（３Ｃ−ＳｉＣ）等が使用可能である。半導体層５の半導体基板１の上面に対して垂直方向の厚さは、３０〜２００ｎｍ程度である。
図３〜図５に示す埋め込み絶縁膜２の材料としては、シリコン酸化膜（ＳｉＯ２）等が使用可能である。埋め込み絶縁膜２の半導体基板１の上面に対して垂直方向の厚さは、１０〜４０ｎｍ程度である。
図１及び図４に示すゲート絶縁膜３ａの材料としては、ＳｉＯ２の他にも、窒化シリコン（Ｓｉ３Ｎ４）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、アルミナ（Ａｌ２Ｏ３）、及び酸化ジルコニウム（ＺｒＯ２）等が使用可能である。ゲート絶縁膜３ａを薄くすることで、駆動時に制御ゲート電極９に印加するバイアスを低くすることができる。ここで、ゲート絶縁膜３ａの行方向の厚さＴ１は、第２の素子分離絶縁膜３ｂの行方向の厚さＴ２よりも薄い。ゲート絶縁膜３ａの行方向の厚さＴ１は、１ｎｍ〜２０ｎｍ程度であり、第２の素子分離絶縁膜３ｂの行方向の厚さＴ２は、１ｎｍ〜２０ｎｍ程度である。
図２〜図５に示す電極間絶縁膜８の材料としては、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、リンガラス（ＰＳＧ）、ボロンリンガラス（ＢＰＳＧ）、窒化酸化シリコン（ＳｉＯＮ）、チタン酸バリウム（ＢａＴｉＯ３）、酸フッ化シリコン（ＳｉＯｘＦｙ）、及びポリイミド等の有機樹脂などの単体、又はこれらの材料を組み合わせた積層構造が使用可能である。電極間絶縁膜８の半導体基板１の上面に対して垂直方向の厚さは、１０〜３０ｎｍ程度である。
図１〜図３に示すように、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎの列方向の単位配列の両端には、２つの選択ゲートトランジスタＳＴＳ１，ＳＴＤ１がそれぞれ配置されている。選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のそれぞれは、エンハンスメント型ＭＩＳトランジスタである。選択ゲートトランジスタＳＴＳ１，ＳＴＤ１のそれぞれのゲート幅Ｗ２は半導体基板１の上面に対して垂直方向に規定され、ゲート長Ｌ１は列方向に規定される。
選択ゲートトランジスタＳＴＳ１は、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎの列方向の単位配列の一端に位置するメモリセルトランジスタＭＴ１１のソース領域５２１と共通領域となるｎ型のドレイン領域５２１と、ドレイン領域５２１に列方向に隣接するｐ型のチャネル領域５３と、チャネル領域５３に列方向に隣接するｎ型のソース領域５５と、チャネル領域５３の行方向の側面に配置されたゲート絶縁膜３ａを介して配置された選択ゲート電極３，９とを備える。ソース領域５５にはソース線コンタクトプラグ６１が埋め込まれ、ソース線コンタクトプラグ６１の側面及び底面がソース領域５５と接している。
選択ゲートトランジスタＳＴＤ１は、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎの列方向の単位配列の他端に位置するメモリセルトランジスタＭＴ１ｎのドレイン領域５２（ｎ＋１）と共通領域となるｎ型のソース領域５２（ｎ＋１）と、ソース領域５２（ｎ＋１）に列方向に隣接して配置されたｐ型のチャネル領域５４と、チャネル領域５４に行方向に隣接して配置されたｎ型のドレイン領域５６と、チャネル領域５４の行方向の側面に配置されたゲート絶縁膜３ａを介して配置された選択ゲート電極３，９とを備える。ドレイン領域５６には、ビット線コンタクトプラグ７１が埋め込まれ、ビット線コンタクトプラグ７１の側面及び底面がドレイン領域５６と接している。
また、選択ゲートトランジスタＳＴＳ１，ＳＴＤ１の選択ゲート電極３，９とその右側（ゲート絶縁膜３ａが存在する側と反対側）の半導体層５とは、第２の素子分離絶縁膜３ｂにより互いに分離されている。
図１に示したメモリセルトランジスタＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，・・・，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎは、上述したメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎの構造と実質的に同様である。
図１及び図４に示すように、半導体層５、ゲート絶縁膜３ａ、浮遊ゲート電極３、第２の素子分離絶縁膜３ｂが行方向に周期的に配置されている。各メモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１，・・・，ＭＴｍ１は、第２の素子分離絶縁膜３ｂにより互いに分離される。図１及び図５に示すように、半導体層５と第１の素子分離絶縁膜４とが行方向に交互に配置されている。
なお、図示を省略しているが、複数のメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，・・・，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎからなるセルアレイの外側にはセルアレイの周辺回路を更に備える。
図１〜図５に示した半導体記憶装置の等価回路を図６に示す。図６に示すように、セルアレイ１００には、複数のセルユニット１１１，１１２，１１３，・・・，１１ｍがそれぞれ行方向に順に配列されてマトリクスをなしている。各セルユニット１１１，１１２，１１３，・・・，１１ｍには、それぞれ列方向に配列されたメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，メモリセルトランジスタＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，メモリセルトランジスタＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎが含まれている。
例えばセルユニット１１１では、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ、及び選択ゲートトランジスタＳＴＳ１，ＳＴＤ１が直列接続されている。セルユニット１１２では、選択ゲートトランジスタＳＴＳ２、メモリセルトランジスタＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ、及び選択ゲートトランジスタＳＴＤ２が直列接続されている。セルユニット１１３では、選択ゲートトランジスタＳＴＳ３、メモリセルトランジスタＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ、及び選択ゲートトランジスタＳＴＤ３が直列接続されている。セルユニット１１ｍでは、選択ゲートトランジスタＳＴＳｍ、メモリセルトランジスタＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎ、及び選択ゲートトランジスタＳＴＤｍが直列接続されている。
図６に示すように、選択ゲートトランジスタＳＴＳ１，ＳＴＳ２，ＳＴＳ３，・・・，ＳＴＳｍのそれぞれのソースには、共通のソース線ＳＬが接続される。ソース線ＳＬにはソース線ＳＬに電圧を供給するソース線ドライバ１０３が接続される。選択ゲートトランジスタＳＴＳ１，ＳＴＳ２，ＳＴＳ３，・・・，ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１，ＳＴＤ２，ＳＴＤ３，・・・，ＳＴＤｍのそれぞれに共通の選択ゲート線ＳＧＤと、メモリセルトランジスタＭＴ１１，ＭＴ２１，・・・，ＭＴｍ１のワード線ＷＬ１、メモリセルトランジスタＭＴ１２，ＭＴ２２，・・・，ＭＴｍ２のワード線ＷＬ２、・・・、メモリセルトランジスタＭＴ１ｎ，ＭＴ２ｎ，・・・，ＭＴｍｎのワード線ＷＬｎは、ロウデコーダ１０１に接続される。ロウデコーダ１０１は、行アドレス信号をデコードして行アドレスデコード信号を得てワード線ＷＬ１，ＷＬ２，・・・，ＷＬｎ及び選択ゲート線ＳＧＳ，ＳＧＤに選択的に動作電圧を供給する。
選択ゲートトランジスタＳＴＤ１，ＳＴＤ２，ＳＴＤ３，・・・，ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬｍがそれぞれ接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬｍには、センスアンプ１０２及びカラムデコーダ１０４が接続される。カラムデコーダ１０４は、列アドレス信号をデコードして列アドレスデコード信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・，ＢＬｍのいずれかを選択する。センスアンプ１０２は、ロウデコーダ１０１及びカラムデコーダ１０４によって選択されたメモリセルトランジスタから読み出したデータを増幅する。
次に、本発明の第１の実施の形態に係る半導体記憶装置の読み出し動作を説明する。多値を記憶させている場合、読み出し対象のメモリセルトランジスタ（例えばメモリセルトランジスタＭＴ１１）の制御ゲート電極９にはゲート電圧を変化させて印加する。このとき、メモリセルトランジスタＭＴ１１の浮遊ゲート電極３に蓄積された電荷の量に応じて、浮遊ゲート電極３直下のチャネル領域５１１の空乏層が広がり、メモリセルトランジスタＭＴ１１がオン状態又はオフ状態となる。
例えば図７に示すように、ゲート電圧Ｖ１でドレイン電流Ｉ１〜Ｉ２が流れた場合にはデータが「００」と判定され、ゲート電圧Ｖ２でドレイン電流Ｉ１〜Ｉ２が流れた場合にはデータが「０１」と判定され、ゲート電圧Ｖ３でドレイン電流Ｉ１〜Ｉ２が流れた場合にはデータが「１１」と判定され、ゲート電圧Ｖ４でドレイン電流Ｉ１〜Ｉ２が流れた場合にはデータが「１０」と判定される。
次に、本発明の第１の実施の形態に係る半導体記憶装置の書き込み動作を説明する。
書き込みは、最もソース側のメモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１，・・・ＭＴｍ１から最もビット線側のメモリセルトランジスタＭＴ１ｎ，ＭＴ２ｎ，ＭＴ３ｎ，・・・ＭＴｍｎに向かって行われる。
即ち、書き込み順は、１番目のカラムでは、ＭＴ１１→ＭＴ１２→ＭＴ１３，・・・→ＭＴ１ｎの順番で書き込みを行い、２番目のカラムでは、ＭＴ２１→ＭＴ２２→ＭＴ２３，・・・→ＭＴ２ｎの順番で書き込みを行い、３番目のカラムでは、ＭＴ３１→ＭＴ３２→ＭＴ３３，・・・→ＭＴ３ｎの順番で書き込みを行い、ｍ番目のカラムでは、ＭＴｍ１→ＭＴｍ２→ＭＴｍ３，・・・→ＭＴｍｎの順番で書き込みを行う。
書き込みは、例えば、カラムごとに行う。
ここで、メモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１，・・・ＭＴｍ１に共通の制御ゲート電極を、９１とし、メモリセルトランジスタＭＴ１２，ＭＴ２２，ＭＴ３２，・・・ＭＴｍ２に共通の制御ゲート電極を、９２とし、メモリセルトランジスタＭＴ１３，ＭＴ２３，ＭＴ３３，・・・ＭＴｍ３に共通の制御ゲート電極を、９３とし、メモリセルトランジスタＭＴ１ｎ，ＭＴ２ｎ，ＭＴ３ｎ，・・・ＭＴｍｎに共通の制御ゲート電極を、９ｎとする。
また、これらメモリセルトランジスタの左側（ゲート絶縁膜３ａが存在する側）の半導体層５内のチャネル領域を、複数の半導体層５に対応させ、それぞれ、５０１，５０２，５０３，・・・５０ｍとする。
即ち、メモリセルトランジスタＭＴ１１，ＭＴ１２，ＭＴ１３，・・・ＭＴ１ｎのチャネル領域は、５０１であり、メモリセルトランジスタＭＴ２１，ＭＴ２２，ＭＴ２３，・・・ＭＴ２ｎのチャネル領域は、５０２であり、メモリセルトランジスタＭＴ３１，ＭＴ３２，ＭＴ３３，・・・ＭＴ３ｎのチャネル領域は、５０３であり、メモリセルトランジスタＭＴｍ１，ＭＴｍ２，ＭＴｍ３，・・・ＭＴｍｎのチャネル領域は、５０ｎである。
さらに、メモリセルトランジスタＭＴ１１，ＭＴ１２，ＭＴ１３，・・・ＭＴ１ｎに接続されるビット線を、７１とし、メモリセルトランジスタＭＴ２１，ＭＴ２２，ＭＴ２３，・・・ＭＴ２ｎに接続されるビット線を、７２とし、メモリセルトランジスタＭＴ３１，ＭＴ３２，ＭＴ３３，・・・ＭＴ３ｎに接続されるビット線を、７３とし、メモリセルトランジスタＭＴｍ１，ＭＴｍ２，ＭＴｍ３，・・・ＭＴｍｎに接続されるビット線を、７ｍとする。
この状況の下で、１番目のカラム内のメモリセルトランジスタＭＴ１１，ＭＴ１２，ＭＴ１３，・・・ＭＴ１ｎに対する書き込みが終了すると、これに続けて、２番目のカラム内のメモリセルトランジスタＭＴ２１，ＭＴ２２，ＭＴ２３，・・・ＭＴ２ｎに対して書き込みを行う。
以下では、２番目のカラム内のメモリセルトランジスタＭＴ２１に対する書き込みが終了し、これに続けて、メモリセルトランジスタＭＴ２２に対する書き込みを行う場合について説明する。
メモリセルトランジスタＭＴ２２に対しては、消去状態から閾値電圧を上昇させるプログラミング（書き込み実行）を行う場合を考える。
この時、メモリセルトランジスタＭＴ２２と制御ゲート電極（ワード線）９２を共通にするメモリセルトランジスタＭＴ１２，ＭＴ３２，・・・ＭＴｍ２に対しては、閾値電圧を変動させないこと（書き込み禁止にすること）が必要である。
まず、ソース線側選択ゲートトランジスタＳＴＳ１，ＳＴＳ２，ＳＴＳ３，・・・ＳＴＳｍがオフとなる電圧を、それらに共通の選択ゲート電極９に与え、ビット線側選択ゲートトランジスタＳＴＤ１，ＳＴＤ２，ＳＴＤ３，・・・ＳＴＤｍがオンとなる電圧を、それらに共通の選択ゲート電極９に与える。
次に、メモリセルトランジスタＭＴ２２のチャネル領域５０２に、ビット線７２を経由して、書き込み実行のための電位（例えば、０Ｖ）を与える。また、メモリセルトランジスタＭＴ１２，ＭＴ３２，・・・ＭＴｍ２のチャネル領域５０１，５０３，・・・５０ｎに、ビット線７１，７３，・・・７ｍを経由して、書き込み禁止のための正バイアス電位（例えば、２．５Ｖ）を与える。
全てのメモリセルトランジスタに共通のソース線は、０Ｖに設定される。
この後、制御ゲート電極９１，９２，９３，・・・９ｎに、転送電位Ｖｐａｓｓ（例えば、７Ｖ）を与えると、正バイアス電位が印加されているメモリセルトランジスタＭＴ１２，ＭＴ３２，・・・ＭＴｍ２のチャネル領域５０１，５０３，・・・５０ｎは、容量カップリングにより昇圧される。
また、メモリセルトランジスタＭＴ１２，ＭＴ３２，・・・ＭＴｍ２に接続されるビット線側選択ゲートトランジスタＳＴＤ１，ＳＴＤ３，・・・ＳＴＤｍは、この昇圧によりオンを維持できなくなり、カットオフ状態になる。従って、チャネル領域５０１，５０３，・・・５０ｎは、昇圧状態が維持される。
これに対し、書き込み実行のための電位（例えば、０Ｖ）が印加されているメモリセルトランジスタＭＴ２２のチャネル領域５０２は、一時的に容量カップリングにより昇圧されても、メモリセルトランジスタＭＴ１２，ＭＴ３２，・・・ＭＴｍ２に接続されるビット線側選択ゲートトランジスタＳＴＤ１，ＳＴＤ３，・・・ＳＴＤｍをカットオフさせるまでには至らず、結果として、再び、書き込み実行のための電位に固定される。
この後、制御ゲート電極９２に、書き込み電位Ｖｐｇｍ（例えば、２０Ｖ）を与える。
この時、メモリセルトランジスタＭＴ１２，ＭＴ３２，・・・ＭＴｍ２のチャネル領域５０１，５０３，・・・５０ｎは、昇圧状態にある。
このため、メモリセルトランジスタＭＴ１２，ＭＴ３２，・・・ＭＴｍ２においては、チャネル領域５０１，５０３，・・・５０ｎと浮遊ゲート電極３との間の電位差が小さいために書き込みが禁止される。
一方、書き込み実行のための電位（例えば、０Ｖ）に固定されているメモリセルトランジスタＭＴ２２のチャネル領域５０２は、書き込み電位Ｖｐｇｍが印加された後も、書き込み実行のための電位を維持する。
このため、メモリセルトランジスタＭＴ２２においては、チャネル領域５０２と浮遊ゲート電極３との間の電位差が大きくなり、チャネル領域５０２からメモリセルトランジスタＭＴ２２の浮遊ゲート電極３に電子が注入され、書き込みが実行される。
同様に、メモリセルトランジスタＭＴ２３に対して書き込みを実行する場合には、メモリセルトランジスタＭＴ１３，ＭＴ３３，・・・ＭＴｍ３のチャネル領域を昇圧状態に維持し、かつ、メモリセルトランジスタＭＴ２２のチャネル領域を書き込み実行のための電位に維持した状態で、制御ゲート電極９３に書き込み電位Ｖｐｇｍを与える。
このようにすれば、メモリセルトランジスタＭＴ２３のみに対して書き込みを実行することができる。
ここで、ゲート絶縁膜３ａの膜厚Ｔ１が第２の素子分離絶縁膜３ｂの膜厚Ｔ２よりも薄い。更に、浮遊ゲート電極３の第２の素子分離絶縁膜３ｂ側には、ｐ型不純物が注入されており、第２の素子分離絶縁膜３ｂの膜厚Ｔ２と空乏層の伸びにより電界が緩和される。よって、メモリセルトランジスタＭＴ１１の第２の素子分離絶縁膜３ｂ側から浮遊ゲート電極３へ書き込みを抑制しつつ、ゲート絶縁膜３ａ側から浮遊ゲート電極３へ書き込みを行うことができる。
また、例えば図８に示すように、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎに書き込んだ後、メモリセルトランジスタＭＴ２１にデータとして「１１」を書き込む場合、書き込むメモリセルトランジスタＭＴ２１に隣り合うメモリセルトランジスタＭＴ１１からの空乏層Ｄ１２の伸びが、メモリセルトランジスタＭＴ２１のオフ特性に影響を及ぼす。このため、図８に示すように、ゲート閾値電圧Ｖ３を印加したときにメモリセルトランジスタＭＴ２１からの空乏層Ｄ３１とメモリセルトランジスタＭＴ１１からの空乏層Ｄ１２との総和でオン状態となるように、隣り合うメモリセルトランジスタＭＴ１１の空乏層Ｄ１２の伸びをセンスしながら、書き込みを行う。
また、本発明の第１の実施の形態に係る半導体記憶装置の消去動作においては、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，・・・，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎの浮遊ゲート電極３からゲート絶縁膜３ａを介して半導体層５にキャリアが引き抜かれ、データが一括消去される。
本発明の第１の実の形態に係る半導体記憶装置によれば、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，・・・，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎが同一導電型のチャネル領域、ソース領域及びドレイン領域を有するＤ型トランジスタであるので、列方向のチャネル長を短くした場合でもショートチャネル効果を抑制することができる。
更に、半導体基板１の上面に対して垂直方向に設計の自由度を持たせたため、浮遊ゲート電極３を半導体基板１の上面に対して垂直方向に厚くすることで、浮遊ゲート電極３の体積を増大できる。このため、浮遊ゲート電極３からの１個の電子のリークに対するゲート閾値変動を抑制可能となる。
更に、半導体基板１の上面に対して垂直方向に設計の自由度を持たせたため、ゲート長Ｌ１の微細化に対して独立してゲート幅Ｗ１を設計することによりゲート幅Ｗ１を稼ぐことができる。このため、ゲート幅Ｗ１を増大させてゲートの支配力を上昇させることにより、ピンチオフ特性を向上することができる。
更に、半導体層５は半導体基板１の上面に対して垂直方向に制限が少なく裕度があるため、ソース領域５５と接触するビット線コンタクトプラグ７１の面積、及びドレイン領域５６と接触するソース線コンタクトプラグ６１の面積を半導体基板１の上面に対して垂直方向に増大でき、コンタクト不良を改善することができる。
次に、本発明の第１の実施の形態に係る半導記憶装置の製造方法を説明する。ここで、図１のＡ−Ａ方向の切断面で見た列方向の工程断面図を図９Ａ，図１０Ａ，・・・，図１９Ａに示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図を図９Ｂ，図１０Ｂ，・・・，図１９Ｂに示す。
（イ）図９Ａ及び図９Ｂに示すように、単結晶のｐ型の半導体基板１を用意する。化学気相成長（ＣＶＤ）法や熱酸化等により、半導体基板１の上面に、ＳｉＯ２膜等からなる埋め込み絶縁膜２を１０〜４０ｎｍ程度形成する。引き続き、固相エピタキシャル成長等により、埋め込み絶縁膜２の上面に単結晶Ｓｉの第１の半導体層（浮遊ゲート電極層）３を３０〜２００ｎｍ程度堆積する。
（ロ）次に、浮遊ゲート電極層３の上面にレジスト膜１１をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜１１のエッチングマスクを形成する。このエッチングマスクを用いた反応性イオンエッチング（ＲＩＥ）法により、浮遊ゲート電極層３の一部を行方向に選択的に除去する。この結果、図１０Ａ及び図１０Ｂに示すように、行方向に延伸する第１の溝部３ｘが形成される。その後、レジストリムーバ等を用いてレジスト膜１１を除去する。
（ハ）次に、ＣＶＤ法等により第１の溝部３ｘに第１の素子分離絶縁膜４が埋め込まれる。そして、ＣＭＰにより第１の素子分離絶縁膜４の上面レベルを低下させる。この結果、図１１Ａ及び図１１Ｂに示すように、第１の素子分離絶縁膜４の上面レベルと浮遊ゲート電極層３の上面レベルとが一致する。
（ニ）次に、浮遊ゲート電極層３及び第１の素子分離絶縁膜４の上面にレジスト膜１２をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜１２のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、浮遊ゲート電極層３及び第１の素子分離絶縁膜４の一部を列方向に選択的に除去する。この結果、図１２Ａ及び図１２Ｂに示すように、列方向に延伸する第２の溝部３ｙが形成される。
（ホ）次に、図１３Ａ及び図１３Ｂに示すように、浮遊ゲート電極３の側面に斜め方向からボロン（１１Ｂ＋）等のｐ型不純物をイオン注入する。その後、レジストリムーバ等を用いてレジスト膜１２を除去する。そして、図１４Ａ及び図１４Ｂに示すように、熱酸化法により、浮遊ゲート電極３の第１の側面にゲート絶縁膜（ＳｉＯ２膜）３ａが形成され、浮遊ゲート電極３の第２の側面に第２の素子分離絶縁膜（ＳｉＯ２膜）３ｂが形成される。このとき、浮遊ゲート電極３の第２の側面側にはｐ型不純物が注入されているので、ｐ型不純物が注入されていない第１の側面側よりも酸化速度が上がり、第１の側面側のゲート絶縁膜３ａが第２の素子分離絶縁膜３ｂよりも薄く形成される。ここで、浮遊ゲート電極３が単結晶Ｓｉであるので、熱酸化によるゲート絶縁膜３ａ及び第２の素子分離絶縁膜３ｂの膜厚バラツキを抑制することができる。
（ヘ）次に、選択エピタキシャル成長（ＳＥＧ）、横方向固相エピタキシャル成長法（Ｌ−ＳＰＥ）等により、図１５Ａ及び図１５Ｂに示すように、第２の溝部３ｙにメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎのチャネル領域、ソース領域及びドレイン領域が規定された第２の半導体層５を埋め込む。
（ト）次に、浮遊ゲート電極３の上端面に図示を省略したレジスト膜を塗布し、フォトリソグラフィ技術を用いてレジスト膜をパターニングする。引き続き、パターニングされたレジスト膜をマスクとして用いて１１Ｂ＋等のｐ型不純物をイオン注入する。残存したレジスト膜はレジストリムーバ等を用いて除去される。その後熱処理を行い、第２の半導体層５に注入された不純物イオンを活性化する。この結果、図１に示した選択ゲートトランジスタＳＴＳ１，ＳＴＳ２，・・・，ＳＴＳｍのチャネル領域５３及び選択ゲートトランジスタＳＴＤ１，ＳＴＤ２，・・・，ＳＴＤｍのチャネル領域５４が形成される。
（チ）次に、図１６Ａ及び図１６Ｂに示すように、ＣＶＤ法等により、浮遊ゲート電極３、トンネル酸化膜、第１の素子分離絶縁膜４、第２の素子分離絶縁膜の上面に電極間絶縁膜８を堆積する。引き続き、電極間絶縁膜８の上面にレジスト膜１３を塗布し、フォトリソグラフィ技術を用いてレジスト膜１３をパターニングする。引き続き、図１７Ａ及び図１７Ｂに示すように、パターニングされたレジスト膜１３をマスクとして用いて、ＲＩＥ等により電極間絶縁膜８に開口部８ａ，８ｂを形成する。
（リ）次に、図１８Ａ及び図１８Ｂに示すように、ＣＶＤ法により電極間絶縁膜８の上面に燐ドープの制御ゲート電極９となるポリシリコン等の制御ゲート電極層９を１０ｎｍ〜２００ｎｍ程度堆積する。このとき、選択ゲートトランジスタの選択ゲート電極３，９が、開口部８ａ，８ｂを介して接続される。
（ヌ）次に、制御ゲート電極層９の上面にレジスト膜１４を塗布し、フォトリソグラフィ技術を用いてレジスト膜１４をパターニングする。引き続き、図１９Ａ及び図１９Ｂに示すように、パターニングされたレジスト膜１４をマスクとして用いて、ＲＩＥにより行方向に制御ゲート電極層９の一部を行方向に選択的に除去することにより、行方向に延伸する制御ゲート電極９及び選択ゲート電極９を形成する。
（ル）次に、ＣＶＤ法等により層間絶縁膜を堆積し、層間絶縁膜の上面にレジスト膜を塗布する。フォトリソグラフィ技術を用いてレジスト膜をパターニングする。パターニングされたレジスト膜をマスクとしてＲＩＥ法等により、層間絶縁膜をそれぞれ貫通し、ソース領域５５及びドレイン領域５６にそれぞれ達する開口部（コンタクトホール）を形成する。その後、ＣＶＤ法等により開口部（コンタクトホール）に図１に示したソース線コンタクトプラグ６１，６２，６３，・・・，６ｍ及びビット線コンタクトプラグ７１，７２，・・・，７ｍをソース領域５５及びドレイン領域５６を埋め込む。その後、所定の配線や絶縁膜等を形成・堆積し、半導体記憶装置が完成する。
（第１の変形例）
本発明の第１の実施の形態の第１の変形例として、半導体記憶装置の製造方法の変形例を説明する。
本発明の実施の形態においては、図１４Ａ及び図１４Ｂに示すように浮遊ゲート電極３の側面に熱酸化によりゲート絶縁膜（トンネル酸化膜）３ａを形成する。ここで、浮遊ゲート電極３がポリシリコンであるとポリシリコンの面方位バラツキによりゲート絶縁膜３ａの膜厚が不均一となる場合があるので、膜厚バラツキを抑制するために浮遊ゲート電極３が単結晶であることが必要であり、このため固相エピタキシャル成長法等で単結晶Ｓｉからなる浮遊ゲート電極３を形成している。
これに対して、本発明の実施の形態の第１の変形例においては、図１４Ａ及び図１４Ｂに示す手順において、熱酸化法の代わりに、ラジカル酸化法、原子層堆積（ＡＬＤ）法、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法又はプラズマＣＶＤ法等によりゲート絶縁膜（トンネル酸化膜）３ａを形成しても良い。ラジカル酸化法、ＡＬＤ法、ＬＰ−ＣＶＤ法又はプラズマＣＶＤ法等を用いることにより、浮遊ゲート電極３がポリシリコンである場合でもポリシリコンの面方位バラツキによるゲート絶縁膜３ａの膜厚バラツキを抑制し、均一膜厚のゲート絶縁膜３ａを得ることができる。
又、図９Ａ及び図９Ｂに示した手順において、固相エピタキシャル成長法等により単結晶Ｓｉの浮遊ゲート電極層３を形成する代わりに、ＬＰ−ＣＶＤ法等により浮遊ゲート電極層３としてポリシリコンを成膜しても良い。この場合、熱酸化法の代わりにラジカル酸化法又はＡＬＤ法等を用いれば、均一膜厚のゲート絶縁膜（トンネル酸化膜）３ａを得ることができる。
又、図９Ａ及び図９Ｂに示した手順において、第１の半導体層３としてアモルファスシリコンを成膜後に固相成長により単結晶Ｓｉを得ても良い。この場合、上述したように熱酸化法により膜厚バラツキを抑制した均一膜厚のゲート絶縁膜（トンネル酸化膜）３ａを形成することができる。
（第２の変形例）
本発明の第１の実施の形態の第２の変形例として、半導体記憶装置の製造方法の変形例を説明する。
図９Ａ及び図９Ｂ〜図１５Ａ及び図１５Ｂの手順と同様の手順を経た後、第２の半導体層５の上面にレジスト膜１５を塗布する。フォトリソグラフィ技術を用いてレジスト膜１５をパターニングする。図２０に示すように、パターニングされたレジスト膜１５をマスクとしてＲＩＥ法等により、第２の半導体層５の上面レベルをゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂよりも低くする。
次に、補助絶縁膜２１を堆積し、ＣＭＰにより補助絶縁膜２１を深さ方向に除去し、図２１に示すように補助絶縁膜２１の上面レベルと、ゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂの上面レベルを一致させる。
その後、図１６Ａ及び図１６Ｂ〜図１９Ａ及び図１９Ｂの手順と同様の手順を経て、図２２Ａ及び図２２Ｂに示すような半導体記憶装置の構造が形成される。
図２２Ａ及び図２２Ｂに示すように、第２の半導体層５と電極間絶縁膜８の間に補助絶縁膜２１を配置することにより、第２の半導体層５と制御ゲート電極９との距離を大きくすることができ、第２の半導体層５に対して制御ゲート電極９の電位が及ぼす影響を緩和することができる。
（第３の変形例）
本発明の第１の実施の形態の第３の変形例として、半導体記憶装置の製造方法の変形例を説明する。
図９Ａ及び図９Ｂ〜図１５Ａ及び図１５Ｂの手順と同様の手順を経た後、第２の半導体層５の上面にレジスト膜１６を塗布する。フォトリソグラフィ技術を用いてレジスト膜１６をパターニングする。図２３Ａ及び図２３Ｂに示すように、パターニングされたレジスト膜１６をマスクとしてＲＩＥ法等により、第２の半導体層５の上面レベルをゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂよりも低くする。
次に、補助絶縁膜２２を堆積し、ＣＭＰにより補助絶縁膜２２を深さ方向に除去し、図２１に示すように補助絶縁膜２２の上面レベルと、ゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂの上面レベルを一致させる。
次に、補助絶縁膜２２、ゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂの上面にレジスト膜１７を塗布する。フォトリソグラフィ技術を用いてレジスト膜１７をパターニングする。パターニングされたレジスト膜１７をマスクとしてＲＩＥ法等により、補助絶縁膜２２を深さ方向に除去し、図２４Ａ及び図２４Ｂに示すように補助絶縁膜２２の上面レベルが、ゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂの上面レベルよりも低くなるように埋め込む。
その後、図１６Ａ及び図１６Ｂ〜図１９Ａ及び図１９Ｂの手順と同様の手順を経て、図２５Ａ及び図２５Ｂに示すような半導体記憶装置の構造が形成される。
図２５Ａ及び図２５Ｂに示すように、浮遊ゲート電極３の上端面が電極間絶縁膜８を介して制御ゲート電極９と対向するのに加えて、浮遊ゲート電極３の側面の一部が、電極間絶縁膜８、ゲート絶縁膜３ａ及び第２の素子分離絶縁膜３ｂを介して制御ゲート電極９と対向する。これにより、制御ゲート電極９と浮遊ゲート電極３とが対向する表面積が増大するので、カップリング比を増大することができる。
（第４の変形例）
本発明の第１の実施の形態の第４の変形例として、半導体記憶装置の製造方法の変形例を説明する。
図９Ａ及び図９Ｂ〜図１５Ａ及び図１５Ｂの手順と同様の手順を経た後、第２の半導体層５の上面にレジスト膜１８を塗布する。フォトリソグラフィ技術を用いてレジスト膜１８をパターニングする。図２６Ａ及び図２６Ｂに示すように、パターニングされたレジスト膜１８をマスクとしてＲＩＥ法等により、第２の半導体層５の上面レベルをゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂよりも低くする。
次に、補助絶縁膜２３を堆積し、ＣＭＰにより補助絶縁膜２３を深さ方向に除去し、補助絶縁膜２３の上面レベルと、ゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂの上面レベルを一致させる。引き続き、補助絶縁膜２３、ゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂの上面にレジスト膜１９を塗布する。フォトリソグラフィ技術を用いてレジスト膜１９をパターニングする。パターニングされたレジスト膜１９をマスクとしてＲＩＥ法等により、補助絶縁膜２３を深さ方向に除去し、図２７Ａに示すように補助絶縁膜２３の上面レベルが、ゲート絶縁膜３ａ、浮遊ゲート電極３及び第２の素子分離絶縁膜３ｂの上面レベルよりも低くなるように埋め込む。同時に、図２７Ｂに示すように、第１の素子分離絶縁膜４の上面レベルを第１の半導体層３の上面レベルよりも低くする。
その後、図１６Ａ及び図１６Ｂ〜図１９Ａ及び図１９Ｂの手順と同様の手順を経て、図２８Ａ及び図２８Ｂに示すような半導体記憶装置の構造が形成される。
図２８Ａに示すように、浮遊ゲート電極３の上端面が電極間絶縁膜８を介して制御ゲート電極９と対向するのに加えて、浮遊ゲート電極３の行方向の側面の一部が、電極間絶縁膜８、ゲート絶縁膜３ａ及び第２の素子分離絶縁膜３ｂを介して制御ゲート電極９と対向する。更に、図２８Ｂに示すように、浮遊ゲート電極３の列方向の側面の一部が、電極間絶縁膜８を介して制御ゲート電極９と対向する。これにより、制御ゲート電極９と浮遊ゲート電極３とが対向する表面積が増大するので、カップリング比を増大することができる。
（第５の変形例）
図１に示すように、ソース線コンタクトプラグ６１，６２，・・・，６ｍ及びビット線コンタクトプラグ７１，７２，・・・，７ｍを行方向に直線的に並べると、プロセスバラツキ等により、隣り合うソース線コンタクトプラグ６１，６２，・・・，６ｍ及びビット線コンタクトプラグ７１，７２，・・・，７ｍ同士が短絡する可能性がある。
そこで、本発明の第１の実施の形態の第５の変形例として、図２９に示すように、ソース線コンタクトプラグ６１，６２，・・・，６ｍ及びビット線コンタクトプラグ７１，７２，・・・，７ｍを行方向に千鳥掛けに、隣接するソース線コンタクトプラグ６１，６２，・・・，６ｍ及びビット線コンタクトプラグ７１，７２，・・・，７ｍが列方向に異なる位置となるよう配置される。この結果、隣り合うソース線コンタクトプラグ６１，６２，・・・，６ｍ及びビット線コンタクトプラグ７１，７２，・・・，７ｍ同士の短絡を抑制可能となる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置として、メモリセルトランジスタが、金属／酸化膜／窒化膜／酸化膜／シリコン（ＭＯＮＯＳ）構造を有する場合を説明する。図１及び図２９のＣ−Ｃ線に沿う断面を図３０Ａに、図１及び図２９のＢ−Ｂ線に沿う断面を図３０Ｂに示す。
図３０Ａに示すように、メモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１，・・・，ＭＴｍ１のそれぞれは、ＭＯＮＯＳ構造のＤ型ＭＩＳトランジスタである。メモリセルトランジスタＭＴ１１は、第２の半導体層５に形成されたｎ型のチャネル領域、ｎ型のソース領域及びｎ型のドレイン領域と、チャネル領域の側面に行方向に配置されたゲート部を備える。
ゲート部は、チャネル領域の行方向の側面に沿って半導体基板１の上面に対して垂直方向に積層された酸化膜３５、窒化膜３４、及び酸化膜３３からなるゲート絶縁積層膜と、チャネル領域の行方向の側面にゲート絶縁積層膜を介して配置されたゲート電極３１を備える。窒化膜３４は、電荷蓄積層として機能する。ゲート電極３１は、ゲート配線３０に接続されている。メモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１，・・・，ＭＴｍ１は、第２の素子分離絶縁膜３２により行方向に互いに素子分離されている。
図３０Ｂに示すように、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎのそれぞれのゲート電極３１と第１の素子分離絶縁膜４とが列方向に交互に配置されている。
図３０Ａに示すように、酸化膜３５の行方向の膜厚Ｔ３が、第２の素子分離絶縁膜３２の行方向の膜厚Ｔ４よりも薄い。このため、第２の素子分離絶縁膜３２には電圧がかかりづらく、酸化膜３５には電圧がかかりやすいために選択的に書き込むことが可能になる。
好ましくは、第２の素子分離絶縁膜３２の膜厚は、酸化膜３３、窒化膜３４及び酸化膜３５からなるゲート絶縁積層膜の膜厚よりも大きくする。この条件を満たせば、第２の素子分離絶縁膜３２の構造は、ゲート絶縁積層膜の構造（ＯＮＯ構造）と同じであってもよい。
本発明の第２の実施の形態に係る半導体記憶装置によれば、ＭＯＮＯＳ構造であっても、スタックゲート構造の場合と実質的に同様の効果を奏することができる。
本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。ここで、図１のＡ−Ａ方向の切断面で見た列方向の工程断面図に対応する工程断面図を図３１Ａ，図３２Ａ，・・・，図３７Ａに示し、合わせてＢ−Ｂ方向の切断面で見た行方向の工程断面図に対応する工程断面図を図３１Ｂ，図３２Ｂ，・・・，図３７Ｂに示す。
（イ）図３１Ａ及び図３１Ｂに示すように、単結晶のｐ型の半導体基板１を用意する。ＣＶＤ法や熱酸化等により、半導体基板１の上面に、ＳｉＯ２膜等からなる埋め込み絶縁膜２を３０〜４０ｎｍ程度形成する。スパッタリング法等により、埋め込み絶縁膜２の上面に金属膜（ゲート電極層）３１を堆積する。
（ロ）次に、ゲート電極層３１の上面にレジスト膜４１をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜４１のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、ゲート電極層３１の一部を行方向に選択的に除去する。この結果、図３２Ａ及び図３２Ｂに示すように、行方向に延伸する第１の溝部３１ｘが形成される。その後、レジストリムーバ等を用いてレジスト膜４１を除去する。
（ハ）次に、ＣＶＤ法等により第１の溝部３１ｘに第１の素子分離絶縁膜４を埋め込む。そして、ＣＭＰにより第１の素子分離絶縁膜４の上面レベルを低下させる。この結果、図３３Ａ及び図３１Ｂに示すように、第１の素子分離絶縁膜４の上面レベルとゲート電極層３１の上面レベルとが一致する。
（ニ）次に、ゲート電極層３１及び第１の素子分離絶縁膜４の上面にレジスト膜４２をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜４２のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、ゲート電極層３１及び第１の素子分離絶縁膜４の一部を列方向に選択的に除去する。この結果、図３４Ａ及び図３４Ｂに示すように、列方向に延伸する第２の溝部３１ｙが形成される。
（ホ）次に、図３５Ａ及び図３５Ｂに示すように、ゲート電極層３１の第１の側面に第１の酸化膜３３、電荷蓄積層としての窒化膜３４、第２の酸化膜３５を積層する。また、ゲート電極層３１の第２の側面に第２の酸化膜３５よりも厚い第２の素子分離絶縁膜３２を形成する。
（ヘ）次に、図３６Ａ及び図３６Ｂに示すように、第２の溝部３１ｙに、第２の酸化膜に隣接するように、メモリセルトランジスタのソース領域及びドレイン領域を形成する第１導電型の半導体層５を形成する。図３７Ａ及び図３７Ｂに示すように、半導体層５の上面に補助絶縁膜２４を埋め込む。その後、図３０Ａ及び図３０Ｂに示したゲート配線３０を形成する。その後、所定の配線や絶縁膜等を形成・堆積し、半導体記憶装置が完成する。
（第３の実施の形態）
本発明の第３の実施の形態は、第２の実施の形態の変形例である。
メモリセルトランジスタは、第２の実施の形態と同様に、金属／酸化膜／窒化膜／酸化膜／シリコン（ＭＯＮＯＳ）構造を有する。
第３の実施の形態が第２の実施の形態と異なる点は、第２の素子分離絶縁膜がゲート絶縁積層膜と同じ構造（ＯＮＯ構造）を有している点にある。
図３８は、第３の実施の形態の平面図、図３９Ａは、図３８のＣ−Ｃ線に沿う断面図、図３９Ｂは、図３８のＢ−Ｂ線に沿う断面図である。
メモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１，・・・，ＭＴｍ１は、ＭＯＮＯＳ構造のＤ型ＭＩＳトランジスタである。メモリセルトランジスタＭＴ１１は、第２の半導体層５に形成されたｎ型のチャネル領域、ｎ型のソース領域及びｎ型のドレイン領域と、チャネル領域の側面に行方向に配置されたゲート部を備える。
ゲート部は、チャネル領域の行方向の側面に沿って半導体基板１の上面に対して垂直方向に積層された酸化膜３３、窒化膜３４及び酸化膜３５からなるゲート絶縁積層膜と、チャネル領域の行方向の側面にゲート絶縁積層膜を介して配置されたゲート電極３１を備える。窒化膜３４は、電荷蓄積層として機能する。ゲート電極３１は、ゲート配線３０に接続されている。
メモリセルトランジスタＭＴ１１，ＭＴ２１，ＭＴ３１，・・・，ＭＴｍ１は、酸化膜３３、窒化膜３４及び酸化膜３５からなる第２の素子分離絶縁膜により行方向に互いに素子分離されている。
ここで重要な点は、第２素子分離絶縁膜としての酸化膜３３、窒化膜３４及び酸化膜３５の合計の厚さＴ４は、ゲート絶縁積層膜としての酸化膜３３、窒化膜３４及び酸化膜３５の合計の厚さＴ２よりも厚いという点にある。
例えば、第２素子分離絶縁膜としての酸化膜３３の厚さを、ゲート絶縁積層膜としての酸化膜３３の厚さよりも厚くすれば、第２素子分離絶縁膜としての窒化膜３４及び酸化膜３５の合計の厚さと、ゲート絶縁積層膜としての窒化膜３４及び酸化膜３５の合計の厚さとは、等しくてもよい。
これにより、ゲート絶縁積層膜としての酸化膜３３、窒化膜３４及び酸化膜３５については、酸化膜３３をトンネル絶縁膜として機能させ、窒化膜３４を電荷蓄積層として機能させることができ、第２素子分離絶縁膜としての酸化膜３３、窒化膜３４及び酸化膜３５については、全てを素子分離絶縁膜として機能させることができる。
本発明の第２の実施の形態に係る半導体記憶装置の製造方法を説明する。
ここで、図３８のＣ−Ｃ線に沿う断面を、図４０Ａ，図４１Ａ，・・・図４６Ａに示し、図３８のＢ−Ｂ線に沿う断面を、図４０Ｂ，図４１Ｂ，・・・図４６Ｂに示す。
（イ）図４０Ａ及び図４０Ｂに示すように、単結晶のｐ型の半導体基板１を用意する。ＣＶＤ法や熱酸化等により、半導体基板１の上面に、ＳｉＯ２膜等からなる埋め込み絶縁膜２を３０〜４０ｎｍ程度形成する。スパッタリング法等により、埋め込み絶縁膜２の上面に金属膜（ゲート電極層）３１を堆積する。
（ロ）次に、ゲート電極層３１の上面にレジスト膜４１をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜４１のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、ゲート電極層３１の一部を行方向に選択的に除去する。この結果、図４１Ａ及び図４１Ｂに示すように、行方向に延伸する第１の溝部３１ｘが形成される。その後、レジストリムーバ等を用いてレジスト膜４１を除去する。
（ハ）次に、ＣＶＤ法等により第１の溝部３１ｘに第１の素子分離絶縁膜４を埋め込む。そして、ＣＭＰにより第１の素子分離絶縁膜４の上面レベルを低下させる。この結果、図４２Ａ及び図４２Ｂに示すように、第１の素子分離絶縁膜４の上面レベルとゲート電極層３１の上面レベルとが一致する。
（ニ）次に、ゲート電極層３１及び第１の素子分離絶縁膜４の上面にレジスト膜４２をスピン塗布し、フォトリソグラフィ技術を用いてレジスト膜４２のエッチングマスクを形成する。このエッチングマスクを用いたＲＩＥ法により、ゲート電極層３１及び第１の素子分離絶縁膜４の一部を列方向に選択的に除去する。この結果、図４３Ａ及び図４３Ｂに示すように、列方向に延伸する第２の溝部３１ｙが形成される。
（ホ）次に、図４４Ａ及び図４４Ｂに示すように、ゲート電極層３１の第１の側面に、酸化膜３３、電荷蓄積層としての窒化膜３４、酸化膜３５を積層する。また、ゲート電極層３１の第２の側面に、第１の側面にある酸化膜３３よりも厚い酸化膜３３、窒化膜３４、酸化膜３５を積層する。
（ヘ）次に、図４５Ａ及び図４５Ｂに示すように、第２の溝部３１ｙに、メモリセルトランジスタのソース領域及びドレイン領域を形成する第１導電型の半導体層５を形成する。図４６Ａ及び図４６Ｂに示すように、半導体層５の上面に補助絶縁膜２４を埋め込む。その後、図３９Ａ及び図３９Ｂに示したゲート配線３０を形成する。その後、所定の配線や絶縁膜等を形成・堆積し、半導体記憶装置が完成する。
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、本発明の第１乃至第３の実施の形態の説明においては、ｍ×ｎ個のメモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎを示したが、現実的には更に複数のメモリセルトランジスタによりセルアレイが構成されていても良い。
また、ｐ型の半導体基板１の代わりに、ｎ型の半導体基板の上部に設けられたｐ型のウェル領域（ｐウェル）の上面に埋め込み絶縁膜２が配置されていても良い。
また、本発明の第１乃至第３の実施の形態においては、メモリセルトランジスタＭＴ１１，ＭＴ１２，・・・，ＭＴ１ｎ，ＭＴ２１，ＭＴ２２，・・・，ＭＴ２ｎ，ＭＴ３１，ＭＴ３２，・・・，ＭＴ３ｎ，ＭＴｍ１，ＭＴｍ２，・・・，ＭＴｍｎに４値を書き込む場合を説明したが、２値、３値や５値以上の多値を書き込んでも良い。
また、本発明の第２及び第３の実施の形態において、酸化膜３５、窒化膜３４、及び酸化膜３３からなるゲート絶縁積層膜を説明したが、ゲート絶縁積層膜は電荷蓄積層を含む４層以上の積層構造であっても良い。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
（効果）
本発明による効果について説明する。
図４７は、第１の実施の形態に係わる半導体記憶装置を示したものである。
複数のアクティブエリアＡＡは、フィン型を有し、第１の方向に一定ピッチで配置され、第１の方向に交差する第２の方向に延びる。ビット線コンタクトＢＣは、アクティブエリアＡＡとビット線ＢＬとを接続する。
制御ゲート電極（ワード線）ＣＧは、第１方向に延びる。制御ゲート電極ＣＧの直下の構造は、図４８に示すようになる。同図では、構造を分かり易くするため、アクティブエリアを省略し、その部分を空間にしている。
浮遊ゲート電極ＦＧの第１方向の一端（右側）には、トンネル絶縁膜ＴＦが形成され、浮遊ゲート電極ＦＧの第１方向の他端（左側）には、トンネル絶縁膜ＴＦよりも厚い絶縁膜Ｉが形成される。即ち、トンネル絶縁膜ＴＦは、浮遊ゲート電極ＦＧに対する電荷の注入／放出に寄与するが、絶縁膜Ｉは、浮遊ゲート電極ＦＧに対する電荷の注入／放出に寄与しない。
トンネル絶縁膜ＴＦと絶縁膜Ｉとは、不純物注入による熱酸化レートの差を利用することにより同時に形成可能である。即ち、例えば、絶縁膜Ｉ側のアクティブエリアＡＡの表面領域にトンネル絶縁膜ＴＦ側よりも多い不純物を注入することで、１回の熱酸化により、薄いトンネル絶縁膜ＴＦと厚い絶縁膜Ｉとを同時に形成できる。
浮遊ゲート電極ＦＧ上には、電極間絶縁膜(inter-electrode dielectric)ＩＥＤを介して制御ゲート電極ＣＧが形成される。
このような構造の半導体記憶装置では、アクティブエリアＡＡに沿って形成されるメモリセルをデプレッション型とし、アクティブエリアＡＡ内の空乏層の伸びによりオン／オフを制御することで、単位配列（例えば、ＮＡＮＤ列）のショートチャネル効果の抑制と、メモリセルの閾値ばらつきの抑制とを図ることができる。
また、アクティブエリアＡＡの高さ、即ち、フィンの高さを大きくすることで、図４９に示すように、メモリセルのチャネル幅Ｗを広げることができるため、ゲート支配率が向上する。尚、Ｌは、ゲート長である。
また、浮遊ゲート電極ＦＧの第１方向の一端（右側）からのみ電荷の注入／放出を行うため、書き込み／消去時の制御が容易になると同時に、誤書き込みも防止される。
浮遊ゲート電極ＦＧの第１方向の両端（右側／左側）にトンネル絶縁膜ＴＦを設ける場合（絶縁膜Ｉの代わりにトンネル絶縁膜ＴＦを設ける場合）には、書き込み／消去時に、選択されたアクティブエリアＡＡから選択されたメモリセル（選択されたアクティブエリアＡＡの一端側のメモリセル）に対して電荷の注入／放出が行われると同時に、選択されたアクティブエリアＡＡから非選択のメモリセル（選択されたアクティブエリアＡＡの他端側のメモリセル）に対しても電荷の注入／放出が行われる。
従って、このような構成にすることも可能であるが、その場合には、書き込み／消去時に、選択されたアクティブエリアＡＡの他端側の非選択のメモリセルのデータを、一時、ラッチ回路などの記憶回路に退避しておくなどの制御が必要である。
さらに、アクティブエリアＡＡの高さを大きくすることで、浮遊ゲート電極ＦＧの体積を増加し、電荷リークによる相対的な閾値電圧の変動を小さくできる。また、ビット線コンタクトＢＣの底部がアクティブエリアＡＡの内部又はその底部にまで達する構造とすることにより、アクティブエリアＡＡとビット線コンタクトＢＣとのコンタクト抵抗が低減される。
図５０は、第１の実施の形態によるサイズ縮小に関する効果を示している。
比較例は、制御ゲート電極ＣＧがアクティブエリア（浮遊ゲート電極ＦＧの間の空間部分に相当）間に存在する点に特徴を有する。この構造では、アクティブエリアの両側に存在する２つの浮遊ゲート電極ＦＧにより１つのメモリセルが構成される。
本発明の構造では、アクティブエリア（チャネル）の右側に存在する１つの浮遊ゲート電極ＦＧにより１つのメモリセルが構成される。この場合、浮遊ゲート電極ＦＧの高さを大きくすることで、浮遊ゲート電極ＦＧの体積を比較例と同程度にすることができる。
このように、本発明では、メモリセルの浮遊ゲート電極ＦＧを高さ方向に伸ばすことにより、十分なゲート幅を確保しつつ、メモリセル１個当たりの横方向のサイズを大幅に縮小できる。
図５１は、第２及び第３の実施の形態に係わる半導体記憶装置を示したものである。
第２及び第３の実施の形態では、メモリセルがＭＯＮＯＳ構造を有する。製造工程上、ＯＮＯ(oxide/nitride/oxide)膜は、アクティブエリア（制御ゲート電極ＣＧの間の空間部分に相当）の両側に存在するが、両者は、アクティブエリアに接する酸化膜の厚さが異なるため、電荷蓄積層(nitride)に対する電荷の注入／放出は、アクティブエリアの一端（右側）のみで行われる。
即ち、アクティブエリアの一端（右側）のＯＮＯ膜 ONO(A)-R, ONO(B)-R, ONO(C)-Rについては、アクティブエリア（チャネル）に接する酸化膜が薄いため、電荷蓄積層(nitride)に対する電荷の注入／放出が行われる。これに対し、アクティブエリアの他端（左側）のＯＮＯ膜 ONO(A)-L, ONO(B)-L, ONO(C)-Lについては、アクティブエリア（チャネル）に接する酸化膜が厚いため、電荷蓄積層(nitride)に対する電荷の注入／放出が行われない。
尚、ＯＮＯ膜 ONO(A)-R, ONO(B)-R, ONO(C)-Rの制御ゲート電極ＣＧ側の酸化膜は、ブロッキング絶縁膜と呼ばれ、書き込み／消去時のリーク電流をブロックする。
このような構成においても、上述の第１の実施の形態による効果と同様の効果を得ることができる。また、上述の第１の実施の形態による効果で説明した制御（非選択のメモリセルのデータの一時的な退避）を用いることにより、アクティブエリアＡＡの第１方向の両端（右側／左側）に、それぞれ、同じ厚さのＯＮＯ膜を形成し、その両側に、それぞれ、メモリセルを形成してもよい。
本発明は、ＮＡＮＤ型フラッシュメモリ及びそれを用いたアプリケーションに有効である。

Claims (20)

  1. 列方向にメモリセルトランジスタを配列した単位配列を行方向に配列した半導体記憶装置であって、
    半導体基板と、
    前記半導体基板の上面の一部に配置された埋め込み絶縁膜と、
    前記半導体基板の上面の他の一部に配置された半導体層とを備え、
    前記メモリセルトランジスタのそれぞれは、
    前記半導体層に前記列方向に規定された第１導電型のソース領域、第１導電型のドレイン領域及び第１導電型のチャネル領域と、
    前記チャネル領域の前記行方向の側面に配置されたゲート部
    とを備えることを特徴とする半導体記憶装置。
  2. 前記メモリセルトランジスタのゲート幅が前記半導体基板の上面に対して垂直方向に規定され、前記メモリセルトランジスタのゲート長が前記列方向に規定されたことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記ゲート部は、
    前記チャネル領域の前記行方向の側面に沿って前記半導体基板の上面に対して垂直方向に設けられたゲート絶縁膜と、
    前記埋め込み絶縁膜の上面に配置され、且つ前記チャネル領域の前記行方向の側面に前記ゲート絶縁膜を介して配置された浮遊ゲート電極と、
    前記浮遊ゲート電極の上端面に配置された電極間絶縁膜と、
    前記電極間絶縁膜の上面に配置され前記行方向に延伸する制御ゲート電極
    とを備えることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記単位配列をなす前記複数のメモリセルトランジスタのそれぞれの前記浮遊ゲート電極間に配置された第１の素子分離絶縁膜を更に備えることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記浮遊ゲート電極の前記ゲート絶縁膜と隣り合う側面とは反対側の側面に配置された第２の素子分離絶縁膜を更に備えることを特徴とする請求項３又は４に記載の半導体記憶装置。
  6. 前記ゲート絶縁膜の前記行方向の膜厚が、前記第２の素子分離絶縁膜の前記行方向の膜厚よりも薄いことを特徴とする請求項３〜５のいずれか１項に記載の半導体記憶装置。
  7. 前記制御ゲート電極及び前記電極間絶縁膜が前記半導体層の上面に配置され、
    前記半導体層の上面と前記電極間絶縁膜との間に配置された補助絶縁膜を更に備える
    ことを特徴とする請求項３〜６のいずれか１項に記載の半導体記憶装置。
  8. 前記半導体層の上面レベルが前記浮遊ゲート電極よりも低く、
    前記浮遊ゲート電極の上端面及び行方向の側面が、前記制御ゲート電極と対向している
    ことを特徴とする請求項３〜７のいずれか１項に記載の半導体記憶装置。
  9. 前記単位配列の一端に配置された第１の選択ゲートトランジスタを更に備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体記憶装置。
  10. 前記第１の選択ゲートトランジスタは、
    前記半導体基板の上面にそれぞれ配置された第２導電型のチャネル領域、第１導電型のソース領域及び第１導電型のドレイン領域と、
    前記埋め込み絶縁膜の上面に配置され、且つ前記第１の選択ゲートトランジスタの前記チャネル領域の側面に配置された選択ゲート電極
    とを備えることを特徴とする請求項９に記載の半導体記憶装置。
  11. 前記第１の選択ゲートトランジスタの前記ドレイン領域に側面及び底面が接するように埋め込まれたビット線コンタクトプラグを更に備えることを特徴とする請求項１０に記載の半導体記憶装置。
  12. 前記単位配列の他端に配置された第２の選択ゲートトランジスタを更に備えることを特徴とする請求項９〜１１のいずれか１項に記載の半導体記憶装置。
  13. 前記第２の選択ゲートトランジスタは、
    前記半導体基板の上面にそれぞれ配置された第２導電型のチャネル領域、第１導電型のソース領域及び第１導電型のドレイン領域と、
    前記埋め込み絶縁膜の上面に配置され、且つ前記第２の選択ゲートトランジスタの前記チャネル領域の側面に配置された選択ゲート電極
    とを備えることを特徴とする請求項１２に記載の半導体記憶装置。
  14. 前記第２の選択ゲートトランジスタの前記ソース領域に側面及び底面が接するように埋め込まれたソース線コンタクトプラグを更に備えることを特徴とする請求項１３に記載の半導体記憶装置。
  15. 前記ソース線コンタクトプラグが前記単位配列毎に配置され、前記行方向に隣接する前記ソース線コンタクトプラグが列方向に互いに異なる位置に配置されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体記憶装置。
  16. 前記ゲート部は、
    前記チャネル領域の前記行方向の側面に沿って前記半導体基板の上面に対して垂直方向に積層された第１の酸化膜、前記電荷蓄積層として規定された窒化膜、及び第２の酸化膜と、
    前記チャネル領域の前記行方向の側面に前記第１の酸化膜、前記窒化膜及び前記第２の酸化膜を介して配置されたゲート電極
    とを備えることを特徴とする請求項１又は２に記載の半導体記憶装置。
  17. 半導体基板の上面に埋め込み絶縁膜を形成する工程と、
    前記埋め込み絶縁膜の上面に浮遊ゲート電極層を形成する工程と、
    前記浮遊ゲート電極層の一部を選択的に除去して行方向に第１の溝部を形成する工程と、
    前記第１の溝部に第１の素子分離絶縁膜を埋め込む工程と、
    前記浮遊ゲート電極層及び第１の素子分離絶縁膜の一部を選択的に除去して列方向に第２の溝部を形成し且つ前記浮遊ゲート電極層の残余の一部からなる浮遊ゲート電極を形成する工程と、
    前記浮遊ゲート電極の行方向の第１の側面にゲート絶縁膜を形成する工程と、
    前記浮遊ゲート電極の行方向の前記第１の側面とは反対側の第２の側面に第２の素子分離絶縁膜を形成する工程と、
    前記第２の溝部に、前記ゲート絶縁膜の側面に接するように、メモリセルトランジスタのチャネル領域、ソース領域及びドレイン領域を規定する第１導電型の半導体層を形成する工程と、
    前記浮遊ゲート電極の上端面に電極間絶縁膜を堆積する工程と、
    前記電極間絶縁膜の上面に制御ゲート電極を形成する工程
    とを含むことを特徴とする半導体記憶装置の製造方法。
  18. 前記ゲート絶縁膜を形成する工程及び前記第２の素子分離絶縁膜を形成する工程は、
    前記第２の側面に第２導電型の不純物をイオン注入し、
    熱酸化により前記ゲート絶縁膜及び前記第２の素子分離絶縁膜を同時に、前記第２の素子分離絶縁膜の前記行方向の膜厚が前記ゲート絶縁膜の行方向の膜厚よりも厚くなるように形成する
    ことを特徴とする請求項１７に記載の半導体記憶装置の製造方法。
  19. 半導体基板の上面に埋め込み絶縁膜を形成する工程と、
    前記埋め込み絶縁膜の上面にゲート電極層を形成する工程と、
    前記ゲート電極層の一部を選択的に除去して行方向に第１の溝部を形成する工程と、
    前記第１の溝部に第１の素子分離絶縁膜を埋め込む工程と、
    前記ゲート電極層及び第１の素子分離絶縁膜の一部を選択的に除去して列方向に第２の溝部を形成し且つ前記ゲート電極層の残余の一部からなるゲート電極を形成する工程と、
    前記ゲート電極の行方向の第１の側面に第１の酸化膜、電荷蓄積層として規定された窒化膜、及び第２の酸化膜を行方向に積層する工程と、
    前記ゲート電極層の前記第１の側面と行方向に対向する第２の側面に第２の素子分離絶縁膜を形成する工程と、
    前記第２の溝部に、メモリセルトランジスタのソース領域及びドレイン領域を規定する第１導電型の半導体層を形成する工程
    とを含むことを特徴とする半導体記憶装置の製造方法。
  20. 前記第２の素子分離絶縁膜を形成する工程は、前記第２の素子分離絶縁膜の行方向の膜厚が、前記第２の酸化膜の行方向の膜厚よりも厚くなるように、前記第２の素子分離絶縁膜を形成することを特徴とする請求項１９に記載の半導体記憶装置の製造方法。
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