TWI447900B

TWI447900B - 非揮發性堆疊式反及閘記憶體

Info

Publication number: TWI447900B
Application number: TW099143312A
Authority: TW
Inventors: Hang Ting Lue; Yi Hsuan Hsiao
Original assignee: Macronix Int Co Ltd
Priority date: 2010-12-10
Filing date: 2010-12-10
Publication date: 2014-08-01
Also published as: TW201225262A

Description

非揮發性堆疊式反及閘記憶體

本發明是有關於一種非揮發性反及閘(NAND)記憶體，其具有數個連續設置於基板面外之一垂直方向上以及非僅沿著或平行於基板面之一水平方向設置的鄰近記憶胞。

由已併入參考文獻的金(Jiyoung Kim)等人於2008年超大型積體電路(VLSI)技術文摘之技術論文發表會發表的論文，標題為「用於具有垂直凹槽陣列電晶體(VRAT,Vertical-Recess-Array-Transistor)之超高密度快閃記憶體的新穎3D結構」(第122頁至第123頁)，其複數個堆疊式記憶胞係設置為在一被數個堆疊式閘極以及電荷儲存材料所覆蓋的內部區中具有連續通道。此方法將具有水平通道間隔的複數個鄰近閘極行(columns of gates)分隔開來。此方法需要創造複數個必須填滿閘極電極的底切(undercut)。

由已併入參考文獻的金(Jiyoung Kim)等人於2009年超大型積體電路(VLSI)技術文摘之技術論文發表會發表的論文，標題為「用於超高密度以及具成本效益NAND快閃記憶體裝置和固態裝置(SSD,Solid State Drive)之新穎性垂直堆疊陣列電晶體(VSAT，Vertical-Stacked-Array-Transistor)」(第186頁至第187頁)，其複數個堆疊式記憶胞係設置為在一被數個堆疊式閘極以及電荷儲存材料所覆蓋的外部區中具有連續通道。以此方式，複數個水平方向通道之間距將鄰近的複數個閘極堆疊件分隔開，以及垂直方向通道的間距在每一堆疊件之一邊上升起(run up)並且在每一堆疊件之另一邊上衰減(run down)。為了幫助減少關閉電流(off current)，每一堆疊件係為一個別的寬大閘極，以每一閘極同時控制兩個(both)垂直方向長度之通道，即位於每一閘極的兩側邊上的垂直方向長度之通道。

本發明之一方面係為一記憶體裝置，此記憶體裝置包括複述個記憶胞之一NAND串，此些記憶胞係設置電性串聯於一半導體本體上的一第一端和一第二端之間。NAND串包括複數個字元線堆疊件，以及一覆蓋此些堆疊件之半導體通道材料。

在此些堆疊件中之一堆疊件之中的字元線係彼此相互電性隔離的，例如藉由介電體，像是氧化物，以作隔離。此些堆疊件延伸於半導體本體外。

半導體通道材料覆蓋此些堆疊件。半導體通道材料例如是多晶矽。NAND串經由半導體通道材料，在第一端和第二端之間具有一電性串聯件。在一些實施例中，當所有沿著NAND串之閘極具有被一特定閘極控制的部分半導體通道材料之一導通電壓，並且假設在NAND串之底端上的選擇電晶體為同時導通時，此電性串聯件為導通。在一些實施例中，當一或多個沿著NAND串之閘極具有被一特定閘極控制的部分半導體通道材料之一關閉電壓，或者假設在NAND串之底端上的一選擇電晶體為關閉時，此電性串聯件為關閉。覆蓋字元線之堆疊件的半導體通道材料設置為延伸於半導體本體外之複數個隆起部。複數個隆起部中之一隆起部(半導體通道材料之隆起部)覆蓋字元線之堆疊件中之數個相鄰的堆疊件。舉例來說，半導體通道材料之一第一隆起部覆蓋相鄰的一第一和一第二字元線之堆疊件。

一些實施例包括一非導電性材料電性隔離被半導體通道材料之隆起部中之一隆起部所覆蓋的數個堆疊件。此種非導電性材料例如是一氧化物。在其他例子中，氧化物係為一氧化物-電荷捕捉氮化物-氧化物結構之一部分，此結構和覆蓋複數個堆疊件的氧化物-電荷捕捉氮化物-氧化物結構共有同樣的材料，因為此二結構係為一共有之製程步驟所得。

一些實施例包括被字元線之堆疊件和半導體通道材料所覆蓋的底部輔助閘極材料(bottom assist gate material)。底部輔助閘極材料幫助控制最鄰近於此底部輔助閘極材料的半導體通道材料的部分。在一些實施例中，底部輔助閘極材料幫助控制半導體通道材料的水平方向部份。在一些實施例中，控制電路施以偏壓以使用底部輔助閘極材料。舉例來說，控制電路施以一第一偏壓至底部輔助閘極材料以協助通過半導體通道材料的電性串聯件之關閉，以及施以一第二偏壓至底部輔助閘極材料以協助通過半導體通道材料的電性串聯件之導通。在另一範例中，控制電路施以一負偏壓至底部輔助閘極材料以抵抗編程過程中的漏電。

一些實施例包括覆蓋複數個字元線堆疊件和半導體通道材料的頂部輔助閘極材料(top assist gate material)幫助控制最鄰近於頂部輔助閘極材料的半導體通道材料的部分。在一些實施例中，頂部輔助閘極材料幫助控制半導體通道材料的垂直方向部分。在一些實施例中，控制電路施以偏壓以使用頂部輔助閘極材料。例如，控制電路施以一正偏壓至頂部輔助閘極材料以協助NAND串之抹除。在另一範例中，控制電路施以一第一偏壓至頂部輔助閘極材料以協助在NAND串中之一記憶胞的編程，以及施以一第二偏壓至頂部輔助閘極材料以抵抗NAND串之編程，第一偏壓係小於第二偏壓。

一些實施例包括覆蓋複數個堆疊件的電荷儲存材料。半導體通道材料覆蓋電荷儲存材料，例如電荷捕捉材料。在最鄰近於相對應閘極的電荷儲存材料部分中的電荷儲存狀態，決定了一特定NAND記憶胞是否使在半導體通道材料相對應部分中的通道導通或關閉。

一些實施例包括位於被半導體通道材料之隆起部所覆蓋的複數個相鄰堆疊件之間的電荷儲存材料。此些電荷儲存材料並非一定是最鄰近於半導體通道材料，因而在記憶胞之NAND串的操作上可以有相對小的影響。然而，在一些實施例中，此電荷儲存材料係沿著電荷儲存材料而形成，且電荷儲存材料係覆蓋如一氧化物-電荷捕捉氮化物-氧化物結構之部分的複數個字元線堆疊件，因此省略了一道製程步驟。

本發明係之另一方面係為一種製造NAND串的方法，特別是形成複數個記憶胞之一NAND串之方法，此些記憶胞係設置電性串聯於一半導體本體上的一第一端和一第二端之間。此方法步驟包括：

形成複數個第一堆疊件延伸於半導體本體之外，此些第一堆疊件中之堆疊件包括彼此電性隔離的字元線材料字元層。

藉由移除第一堆疊件的中間部分物，而由第一堆疊件形成一第二堆疊件，第二堆疊件比第一堆疊件具有更多的堆疊件，其中在第二堆疊件中之字元線材料層係為NAND串中的複數個記憶胞之複數個字元線。

以一半導體通道材料覆蓋此第二堆疊件，NAND串經由半導體通道材料，於NAND串之第一端和第二端之間有一電性串聯件。

一實施例包括：

在形成此第一堆疊件前，形成一覆蓋半導體本體的底部輔助閘極材料。

具有底部輔助閘極材料的一些實施例更包括步驟：

提供一控制電路以施以一第一偏壓至底部輔助閘極材料，第一偏壓協助通過半導體通道材料的電性串聯件之關閉，以及施以一第二偏壓至底部輔助閘極材料，以協助通過半導體通道材料的電性串聯件之導通，此第一偏壓係小於第二偏壓。

具有底部輔助閘極材料的一些實施例包括步驟：

提供一控制電路以施以一負偏壓至底部輔助閘極材料以抵抗編程過程中的漏電。

一實施例包括：

在以一半導體通道材料覆蓋第二堆疊件後，形成覆蓋半導體通道材料的頂部輔助閘極材料。

具有頂部輔助閘極材料的一些實施例更包括步驟：

提供一控制電路以施以一第一偏壓至頂部輔助閘極材料，以協助在NAND串中之一記憶胞的編程，以及施以一第二偏壓至頂部輔助閘極材料以抵抗NAND串之編程，第一偏壓係小於第二偏壓。

具有頂部輔助閘極材料的一些實施例更包括步驟：

提供一控制電路以施以一正偏壓至頂部輔助閘極材料以協助NAND串之抹除。

一實施例包括：

在以半導體通道材料覆蓋第二堆疊件前，以一電荷儲存結構覆蓋第二堆疊件。

一實施例包括：

形成一非導電性材料於複數個藉由移除中間部分物所形成的間隙(gap)中。

具有於複數個藉由移除中間部分物所形成的間隙(gap)中的非導電性材料的一些實施例，更包括步驟：

在以半導體通道材料覆蓋第二堆疊件前，以包括一第一氧化層、一覆蓋第一氧化層之電荷儲存層、以及一附蓋第一氧化層之第二氧化層的電荷儲存結構覆蓋第二堆疊件。

其他實施例亦於此作揭露。

第1圖繪示一實施例之堆疊式NAND串之等效電路，此等效電路圖之設置係接近於實施例堆疊式NAND串之實際物理性結構之設置。

此實施例之等效電路顯示一NAND串通常係設置為三個隆起部，每一隆起部包含六個閘極。此六個閘極被區分為二堆疊件，每一堆疊件具有三個閘極。左邊隆起部在一邊上具有堆疊式字元線WL1、WL2、WL3以及在左邊隆起部之另一邊上具有堆疊式字元線WL4、WL5、WL6。中間隆起部具有在一邊上的堆疊式字元線WL7、WL8、WL9以及在另一邊上的堆疊式字元線WL10、WL11、WL12。右邊隆起部具有在一邊上的堆疊式字元線WL13、WL14、WL15以及在另一邊上的堆疊式字元線WL16、WL17、WL18。

因為每一隆起部可有效地包括已經在水平方向上隔離開的複數個閘極，位元密度係可倍數增加的(在所示之範例中係為二倍)。

其他實施例在每一字元線堆疊件中具有不同數量的隆起部以及/或不同數量的字元線。在此設置中，閘極係在隆起部的相對內部，以及通道係在隆起部的相對外部上。

於端點上的NAND串係被一選擇電晶體、一GSL(接地選擇)電晶體、以及一SSL(源極選擇)電晶體所終結。此SSL以及GSL製程係於一相同圖案化製程中完成為複數個字元線。然而，SSL/GSL的閘極長度係由佈局(layout)所決定。

另一實施例具有第1圖所示之複數個相鄰NAND串，具有通過相鄰NAND串的相同複數個字元線，以及由通過SSL選擇電晶體連接至不同NAND串的不同位元線所分辨的不同NAND串。

第2-15圖繪示一製造具有一頂部輔助閘極以及一底部輔助閘極之一堆疊式NAND串的一系列製程步驟範例。

第2圖繪示一p型基板10。執行離子佈植以形成底部輔助閘極12。植入離子的活化，例如是藉由退火的活化，可減低寄生電阻。

第3圖繪示底部輔助閘極介電體14的形成。

第4圖繪示多晶矽16以及埋入氧化物18的複數個交替層。多晶矽層最終形成為NAND串的堆疊字元線，在相同堆疊件中的多晶矽字元線係被埋入氧化物彼此電性隔離的。

第5圖繪示硬遮罩20的形成，硬遮罩例如是氮化矽。

第6圖繪示硬遮罩20之圖案化，係以硬遮罩20的保留部分來對多晶矽16以及埋入氧化物18未被硬遮罩遮住的部分進行蝕刻。被氧化物材料彼此電性隔離之複數個字元線堆疊件係被形成。

第7圖繪示被圖案化的光阻22以分隔複數個字元線材料堆疊件。

第8圖繪示硬遮罩20未被光阻22保護的部分的蝕刻。

第9圖繪示保護硬遮罩20部分的光阻22的移除。

第10圖繪示多晶矽16和埋入氧化物18的未被遮罩遮住部分的蝕刻，此蝕刻直至閘極介電層。之前所形成的被氧化物材料彼此電性隔離的多個字元線材料堆疊件係有效地變為兩倍的數量。

第11圖繪示硬遮罩20的移除。遮罩對準錯位所形成的字元線堆疊件影響到字元線厚度，然而由於自我對準ONO以及通道沉積製程的關係，對於記憶胞特性而言是不會造成問題的。

第12圖繪示材料22的形成，材料22同時是：(1)進入間隙中的氧化層，由第10圖蝕刻步驟所形成的間隙係使相鄰的字元線堆疊達到電性隔離，以及(2)電荷儲存材料，例如是電荷捕捉氮化物，覆蓋所有的字元線行。例如是氧化物-電荷捕捉氮化物-氧化物。步驟(1)和(2)係可替換地執行於其他不同的步驟中。

第13圖繪示半導體通道材料24的形成，例如是多晶矽。

第14圖繪示頂部輔助閘極介電層26的形成。

第15圖繪示頂部輔助閘極28的形成。

第15圖的堆疊式NAND串亦被稱為具有輔助雙閘極記憶體之反對稱垂直可堆疊NAND記憶體(Asymmetrical Vertical Stackable NAND memory,AVS NAND memory)。

由於在半導體通道材料之每一隆起部下之二堆疊件之複數個字元線有效地將位元密度二倍化，故如第15圖所示之堆疊式NAND串可增加位元密度。

頂部輔助閘極可改善堆疊式NAND串之電性。底部輔助閘極可減少堆疊式NAND串之寄生通道電阻。在一些實施例中，頂部輔助閘極係從閘極的頂部被連接，以及底部輔助閘極係從底部基板被連接。

對頂部輔助閘極以及底部輔助閘極施加偏壓的不同操作範例請見下文：

讀取：輔助閘極偏壓可和通過閘極電壓相同，例如是7V～11V。

編程/抹除：浮動多晶矽通道是重要的；施加於底部輔助閘極的負偏壓幫助通道的關閉。

編程：對於所選擇的記憶胞，施加負偏壓於頂部輔助閘極以加大電場，以及增加編程速度。施加正偏壓於其他頂部輔助閘極以減少電場，因此編程分佈係被抑制。對於底部輔助閘極，設定負偏壓以減少編程中的漏電。

抹除：區塊抹除係被使用，以及施加正偏壓以加大抹除電場，以及改善抹除速度。

第16圖繪示一具有一頂部輔助閘極但不具有一底部輔助閘極的堆疊式NAND串之另一範例。

第16圖之堆疊式NAND串亦被稱為是具有輔助頂部閘極記憶體之反對稱垂直可堆疊NAND記憶體。

由於在半導體通道材料之每一隆起部下之二堆疊件之複數個字元線有效地將位元密度二倍化，故如第16圖所示之堆疊式NAND串可增加位元密度。

頂部輔助閘極改善堆疊式NAND串之電性。

第17圖繪示具有一底部輔助閘極但不具有一頂部輔助閘極的堆疊式NAND串之另一範例。

第17圖之堆疊式NAND串亦被稱為是具有輔助底部閘極記憶體之反對稱垂直可堆疊NAND記憶體。

由於在半導體通道材料之每一隆起部下之二堆疊件之複數個字元線有效地將位元密度二倍化，故如第17圖所示之堆疊式NAND串可增加位元密度。

底部輔助閘極減少堆疊式NAND串之寄生通道電阻。

第18圖繪示一不具頂部輔助閘極和底部輔助閘極之堆疊式NAND串的另一範例。

第18圖之堆疊式NAND串亦被稱為是反對稱垂直可堆疊NAND記憶體。

由於在半導體通道材料之每一隆起部下之二堆疊件之複數個字元線有效地將位元密度二倍化，故如第18圖所示之堆疊式NAND串可增加位元密度。

第19圖繪示一具有堆疊式NAND串的積體電路之一簡化方塊圖。

第19圖繪示一積體電路1950，此積體電路1950包括一經改善的3D非揮發性記憶胞陣列1900。一字元線解碼器和驅動器1901係耦合至複數個沿著記憶體陣列1900中的列設置的字元線1902，並且以字元線1902作電性通訊。一位元線解碼器和複數個驅動器1903係耦合至複數個沿著記憶體陣列1900中的行設置的位元線1904，並且以位元線1904作電性通訊，此些記憶體陣列1900中的行係用以讀取資料和寫入資料於記憶體陣列1900中之複數個記憶胞。位址係經由匯流排1905上提供至字元線解碼器和驅動器1901以及位元線解碼器和驅動器1903。在方塊1906中的複數個感測放大器和複數個資料輸入結構係經由匯流排1907耦合至位元線解碼器和驅動器1903。資料係從在積體電路1950上的輸入輸出埠並經由資料輸入線1911提供至方塊1906中的資料輸入結構。資料係從在方塊1906中的感測放大器並經由資料輸出線1915提供至積體電路1950上的複數個資料輸入輸出埠，或是提供至積體電路1950內部或外部的其他資料目的地。一偏壓設置狀態器係位於電路1909中，以控制複數個偏壓設置供應電壓1908。偏壓設置件提供提供偏壓至包括任意頂部輔助閘極和/或底部輔助閘極的3D陣列。

下列的圖示模擬了：

(1)金(Jiyoung Kim)等人於2009年超大型積體電路(VLSI)技術文摘之技術論文發表會發表的論文，標題為「用於超高密度以及具成本效益NAND快閃記憶體裝置和固態裝置(SSD,Solid State Drive)之新穎性垂直堆疊陣列電晶體(VSAT,Vertical-Stacked-Array-Transistor)」(第186頁至第187頁)；

(2)例如第18圖中所示的反對稱垂直可堆疊(AVS)結構32；

(3)例如第16圖中所示的AVS_AG(top gate)結構31；

(4)例如第17圖中所示的AVS_BG(bottom gate)結構30；以及

(5)例如第15圖中所示的AVS_DG(double gate)結構29。

第20圖繪示一不同的模擬堆疊式NAND串的汲極電流對閘極電壓之關係圖。

第21圖為一不同的模擬堆疊式NAND串的記憶胞特性表。

此表列出了臨限電壓Vt(threshold voltage)、次臨限斜率SS(subthrehsold slope)以及轉導值Gm(transconductance)。

相較於VSAT，其他具有二倍位元密度堆疊式NAND結構具有可接受的記憶胞特性。

第22圖繪示一不同模擬堆疊式NAND串之臨限電壓對水平間距(horizontal pitch)之關係圖。

第23圖繪示一不同模擬堆疊式NAND串之臨限電壓對垂直間距(vertical pitch)之關係圖。

輔助閘極增強了閘極控制能力，以及控制短通道能力。

第24圖繪示一不同模擬堆疊式NAND串之臨限電壓改變對電子密度之關係圖。

其亦繪示了理論上的極限34。

相較於VSAT，編程窗是相同的，然而卻具有著二倍的位元密度。

第25圖繪示一不同的模擬堆疊式NAND串的Vpass干擾(interference)之關係圖。

Vpass干擾係和來自鄰近的通過閘極(pass gates)的干擾有關。

第26圖繪示一不同模擬堆疊式NAND串的Z干擾(Z-interference)之關係圖。

Z干擾係和來自相鄰近的垂直層的干擾有關。

相較於一般的VSAT，在其他四個堆疊式NAND結構中的干擾係相似的。

第27圖繪示一不同模擬堆疊式NAND串的臨限電壓對串數之關係圖。

第28圖繪示一不同模擬堆疊式NAND串之轉導對串數之關係圖。

以輔助閘極之設計，堆疊式NAND串的導通態電流係為可接受的。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基板

12．．．底部輔助閘極

14．．．閘極介電體

16．．．多晶矽

18．．．埋入氧化物

20．．．硬遮罩

22．．．光阻或材料

24．．．半導體通道材料

26．．．頂部輔助閘極介電層

28．．．頂部輔助閘極

1950．．．積體電路

1900．．．記憶體陣列

1901．．．字元線解碼器和驅動器

1902．．．字元線

1903．．．位元線解碼器和複數個驅動器

1904．．．位元線

1905、1907．．．匯流排

1906．．．方塊

1908．．．偏壓設置供應電壓

1909．．．電路

1911．．．資料輸入線

1915．．．資料輸出線

GSL．．．接地選擇電晶體

SSL．．．源極選擇電晶體

WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10、WL11、WL12、WL13、WL14、WL15、WL16、WL17、WL18．．．字元線

第1圖繪示一實施例堆疊式NAND串之等效電路圖，此等效電路圖之設置係接近於實施例堆疊式NAND串之實際物理性結構設置。

第2-15圖繪示一製造具有一頂部輔助閘極以及一底部輔助閘極之一堆疊式NAND串的一系列製程步驟圖。

第16圖繪示一具有一頂部輔助閘極但不具有一底部輔助閘極的堆疊式NAND串之另一範例圖。

第17圖繪示具有一底部輔助閘極但不具有一頂部輔助閘極的堆疊式NAND串之另一範例圖。

第18圖繪示一不具頂部輔助閘極和底部輔助閘極之堆疊式NAND串的另一範例圖。

第19圖繪示一具有堆疊式NAND串的積體電路之一簡化方塊圖。

第21圖為一不同的模擬堆疊式NAND串的記憶胞特性表。

第28圖繪示一不同模擬堆疊式NAND串之轉導對串數之關係圖。

10．．．基板

12．．．底部輔助閘極

14．．．閘極介電體

16．．．多晶矽

18‧‧‧埋入氧化物

20‧‧‧硬遮罩

22‧‧‧光阻或材料

24‧‧‧半導體通道材料

26‧‧‧頂部輔助閘極介電層

28‧‧‧頂部輔助閘極

Claims

一種記憶體裝置，包括：複數個記憶胞之一反及閘(NAND)串，該些記憶胞係設置電性串聯於一半導體本體上的一第一端和一第二端之間，包括：複數個字元線堆疊件，位於該些堆疊件中之一堆疊件內之複數個字元線係為彼此電性隔離，該些堆疊件延伸出該半導體本體之外，以及一半導體通道材料，覆蓋該些字元線堆疊件，該半導體通道材料有複數個具導電性的位置，該些具導電性的位置由該些字元線堆疊件中之不同的該些字元線控制，該NAND串經由該半導體通道材料，於該NAND串之該第一端和該第二端之間有一電性串聯件，位於該第一端與該第二端之間的該半導體通道材料包括一相同的摻雜類型，該半導體通道材料設置為複數個隆起部(ridge)延伸於該半導體本體之外，其中，該些隆起部中之一隆起部覆蓋該些字元線堆疊件中相鄰的複數個堆疊件。
如申請專利範圍第1項所述之記憶體裝置，更包括：一非導電性材料，電性隔離被該半導體通道材料之該些隆起部中之該隆起部覆蓋的該些相鄰堆疊件。
如申請專利範圍第1項所述之記憶體裝置，更包括：一底部輔助閘極材料，被該些字元線堆疊件和該半導體通道材料所覆蓋。
如申請專利範圍第1項所述之記憶體裝置，更包括：一底部輔助閘極材料，被該些字元線堆疊件和該半導體通道材料所覆蓋，以及一控制電路，施以一第一偏壓至該底部輔助閘極材料，以協助通過該半導體通道材料的該電性串聯件之關閉，以及施以一第二偏壓至該底部輔助閘極材料，以協助通過該半導體通道材料之該電性串聯件之導通，該第一偏壓係小於該第二偏壓。
如申請專利範圍第1項所述之記憶體裝置，更包括：一底部輔助閘極材料，被該些字元線堆疊件和該半導體通道材料所覆蓋，以及一控制電路，施以一負偏壓至該底部輔助閘極材料以抵抗編程過程中之漏電。
如申請專利範圍第1項所述之記憶體裝置，更包括：一頂部輔助閘極材料，覆蓋該些字元線堆疊件和該半導體通道材料。
如申請專利範圍第1項所述之記憶體裝置，更包括：一頂部輔助閘極材料，覆蓋該些字元線堆疊件和該半導體通道材料，以及一控制電路，施以一正偏壓至該頂部輔助閘極材料以協助該NAND串之抹除。
如申請專利範圍第1項所述之記憶體裝置，更包括：一頂部輔助閘極材料，覆蓋該些字元線堆疊件和該半導體通道材料，以及一控制電路，施以一第一偏壓至該頂部輔助閘極材料以協助在該NAND串中之一記憶胞之編程，以及施以一第二偏壓至該頂部輔助閘極材料以抵抗該NAND串之編程，該第一偏壓係小於該第二偏壓。
如申請專利範圍第1項所述之記憶體裝置，更包括：一電荷儲存材料，覆蓋該些字元線堆疊件，該半導體通道材料覆蓋該電荷儲存材料。
如申請專利範圍第1項所述之記憶體裝置，更包括：一電荷儲存材料，位於該些被該半導體通道材料之該些隆起部中之該隆起部覆蓋的相鄰堆疊件之間。
一種形成記憶體裝置之方法，包括：形成複數個記憶胞之一反及閘(NAND)串，該些記憶胞係設置電性串聯於一半導體本體上的一第一端和一第二端之間，包括：形成複數個第一堆疊件，延伸於該半導體本體之外，在該些第一堆疊件中之堆疊件包括彼此相互電性隔離之複數個字元線材料層；藉由移除該些第一堆疊件之複數個中間部分物，來形成複數個第二堆疊件，該些第二堆疊件相較於該些第一堆疊件具有更多的堆疊件，其中，在該些第二堆疊件中之複數個字元線材料層係為在該NAND串中之該些記憶胞之該些字元線；以及以一半導體通道材料覆蓋該些第二堆疊件，該NAND串經由該半導體通道材料，於該NAND串之該第一端和該第二端之間有一電性串聯件。
如申請專利範圍第11項所述之方法，更包括：在形成該些第一堆疊件前，形成覆蓋該半導體本體之一底部輔助閘極材料。
如申請專利範圍第11項所述之方法，更包括：在形成該些第一堆疊件前，形成覆蓋該半導體本體之一底部輔助閘極材料，以及提供一控制電路，施以一第一偏壓至該底部輔助閘極材料，該第一偏壓協助通過該半導體通道材料的該電性串聯件之關閉，以及施以一第二偏壓至該底部輔助閘極材料，以協助通過該半導體通道材料的該電性串聯件之導通，該第一偏壓係小於該第二偏壓。
如申請專利範圍第11項所述之方法，更包括：在形成該些第一堆疊件前，形成覆蓋該半導體本體之一底部輔助閘極材料，以及提供一控制電路，施以一負偏壓至該底部輔助閘極材料，以抵抗在編程過程中之漏電。
如申請專利範圍第11項所述之方法，更包括：以一半導體通道材料覆蓋該些第二堆疊件後，形成覆蓋該半導體通道材料之一頂部輔助閘極材料。
如申請專利範圍第11項所述之方法，更包括：以一半導體通道材料覆蓋該些第二堆疊件後，形成覆蓋該半導體通道材料之一頂部輔助閘極材料，以及提供一控制電路，施以一第一偏壓至該頂部輔助閘極材料，以協助在該NAND串中之一記憶胞之編程，以及施以一第二偏壓至該頂部輔助閘極材料，以抵抗該NAND串之編程，該第一偏壓係小於該第二偏壓。
如申請專利範圍第11項所述之方法，更包括：以一半導體通道材料覆蓋該些第二堆疊件後，形成覆蓋該半導體通道材料之一頂部輔助閘極材料，以及提供一控制電路，施以一正偏壓至該頂部輔助閘極材料，以協助該NAND串之抹除。
如申請專利範圍第11項所述之方法，更包括：以一半導體通道材料覆蓋該些第二堆疊件前，先以一電荷儲存結構覆蓋該些第二堆疊件。
如申請專利範圍第11項所述之方法，更包括：形成一非導電性材料於藉由移除該些中間部分物所形成的複數個間隙(gap)中。
如申請專利範圍第11項所述之方法，更包括：形成一非導電性材料於藉由移除該些中間部分物所形成的複數個間隙中，包括：以一半導體通道材料覆蓋該些第二堆疊件之前，先以一電荷儲存結構覆蓋該些第二堆疊件，該電荷儲存結構包括一第一氧化層、覆蓋該第一氧化層之一電荷儲存層、以及覆蓋該第一氧化層之一第二氧化層。
一種記憶體裝置，包括：複數個記憶胞之一反及閘(NAND)串，該些記憶胞係設置電性串聯於一半導體本體上的一第一端和一第二端之間，包括：複數個字元線堆疊件，位於該些堆疊件中之一堆疊件內之複數個字元線係為彼此電性隔離，該些堆疊件延伸出該半導體本體之外，以及一半導體通道材料，覆蓋該些字元線堆疊件，該NAND串經由該半導體通道材料，於該NAND串之該第一端和該第二端之間有一電性串聯件，該半導體通道材料設置為複數個隆起部(ridge)延伸於該半導體本體之外，其中，該些隆起部中之一隆起部覆蓋該些字元線堆疊件中相鄰的複數個堆疊件；以及其中至少一者：(i)一底部輔助閘極材料，被該些字元線堆疊件和該半導體通道材料所覆蓋；以及(ii)一頂部輔助閘極材料，覆蓋該些字元線堆疊件和該半導體通道材料。
如申請專利範圍第21項所述之記憶體裝置，至少包括該底部輔助閘極材料。
如申請專利範圍第21項所述之記憶體裝置，至少包括該頂部輔助閘極材料。
一種記憶體裝置，包括：複數個記憶胞，該些記憶胞係設置電性串聯於一半導體本體上的一第一端和一第二端之間，包括：複數個字元線堆疊件，位於該些堆疊件中之一堆疊件內之複數個字元線係為彼此電性隔離；複數個絕緣層堆疊，該些絕緣層堆疊電性隔離相鄰的該些字元線堆疊件；以及一半導體通道材料，該半導體通道材料係共形地覆蓋該些絕緣層堆疊。
如申請專利範圍第24項所述之記憶體裝置，更包括：一底部輔助閘極材料，被該些字元線堆疊件和該半導體通道材料所覆蓋。
如申請專利範圍第25項所述之記憶體裝置，更包括：一控制電路，施以一第一偏壓至該底部輔助閘極材料，以協助通過該半導體通道材料的該電性串聯件之關閉，以及施以一第二偏壓至該底部輔助閘極材料，以協助通過該半導體通道材料之該電性串聯件之導通，該第一偏壓係小於該第二偏壓。
如申請專利範圍第24項所述之記憶體裝置，更包括：一頂部輔助閘極材料，覆蓋該些字元線堆疊件和該半導體通道材料。
如申請專利範圍第27項所述之記憶體裝置，更包括：一控制電路，施以一第一偏壓至該頂部輔助閘極材料以協助在該NAND串中之一記憶胞之編程，以及施以一第二偏壓至該頂部輔助閘極材料以抵抗該NAND串之編程，該第一偏壓係小於該第二偏壓。
如申請專利範圍第24項所述之記憶體裝置，更包括：一電荷儲存材料，覆蓋該些字元線堆疊件，該半導體通道材料覆蓋該電荷儲存材料。