TWI673857B - 記憶體裝置及其製造方法 - Google Patents

Abstract

記憶體裝置及其製造方法。記憶體裝置包括一NAND記憶體串列。NAND記憶體串列包括U形狀通道、第一反轉閘電極、及第二反轉閘電極。U形狀通道包括底通道表面、第一通道外側壁與第二通道外側壁。底通道表面在相對的第一通道外側壁與第二通道外側壁之間。第一反轉閘電極電性耦接U形狀通道，並位在底通道表面的下方。第二反轉閘電極電性耦接U形狀通道，並位在第一通道外側壁的外側，且第二反轉閘電極與第一反轉閘電極互相分開。

Description

記憶體裝置及其製造方法

本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種記憶體裝置及其製造方法。

隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術所能感知的極限，設計者已經開始尋找可達到更大記憶體密度的技術，藉以達到較低的位元成本(costs per bit)。目前正被關注的技術包括反及閘記憶體(NAND memory)及其操作。

本發明係有關於一種記憶體裝置及其製造方法。

根據本發明之一方面，提出一種記憶體裝置。記憶體裝置包括一NAND記憶體串列。NAND記憶體串列包括U形狀通道、第一反轉閘電極、及第二反轉閘電極。U形狀通道包括底通道表面、第一通道外側壁與第二通道外側壁。底通道表面在相對的第一通道外側壁與第二通道外側壁之間。第一反轉閘電極電性耦接U形狀通道，並位在底通道表面的下方。第二反轉閘電極電 性耦接U形狀通道，並位在第一通道外側壁的外側，且第二反轉閘電極與第一反轉閘電極互相分開。

根據本發明之另一方面，提出一種記憶體裝置的製造方法，其包括以下步驟。利用第一圖案化製程形成第一反轉閘電極。在第一圖案化製程之後，利用第二圖案化製程形成第一堆疊結構。第一堆疊結構包括交錯堆疊的數個閘電極元件與絕緣膜。閘電極元件包括第二反轉閘電極。形成通道元件在第一反轉閘電極與第二反轉閘電極上。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

102‧‧‧基底

104‧‧‧介電層

108A、108B、108C、108D‧‧‧NAND記憶體串列

126A、126B、126C‧‧‧導電元件

512‧‧‧電極層

514‧‧‧開孔

516‧‧‧閘電極元件

518‧‧‧絕緣膜

518A‧‧‧第一絕緣部

518B‧‧‧第二絕緣部

518T‧‧‧絕緣膜

519‧‧‧硬遮罩層

520‧‧‧堆疊結構

522、622‧‧‧開口

524‧‧‧絕緣材料

BL‧‧‧位元線

C‧‧‧通道元件

UC‧‧‧U形狀通道

CS1‧‧‧底通道表面

CS2‧‧‧第一通道外側壁

CS3‧‧‧第二通道外側壁

CSL‧‧‧共同源極線

EB、EM、ET‧‧‧閘電極元件

GTS‧‧‧頂表面

GS1、GS2、GS3‧‧‧電極表面

GSL‧‧‧接地選擇線

IB‧‧‧絕緣層

IG1、IG1'、IG1"‧‧‧第一反轉閘電極

IG2‧‧‧第二反轉閘電極

IG3‧‧‧第三反轉閘電極

IM、IT‧‧‧絕緣膜

K1‧‧‧第一堆疊結構

K2‧‧‧第二堆疊結構

K3‧‧‧第三堆疊結構

K4‧‧‧第四堆疊結構

K5‧‧‧第五堆疊結構

KS1、KS2、KS3、KS4、KS5、KS6、KS7、KS8‧‧‧側表面

M、M1、M2‧‧‧記憶胞

SSL‧‧‧串列選擇線

WL‧‧‧字元線

第1A圖繪示根據一實施例概念的記憶體裝置的剖面圖。

第1B圖繪示第1A圖的記憶體裝置的電路示意圖。

第2A圖繪示根據另一實施例概念的記憶體裝置的剖面圖。

第2B圖繪示第2A圖的記憶體裝置的電路示意圖。

第3A圖繪示根據又另一實施例概念的記憶體裝置的剖面圖。

第3B圖繪示第3A圖的記憶體裝置的電路示意圖。

第4圖繪示根據一實施例概念的記憶體裝置的剖面圖

第5A圖至第5H圖繪示根據一實施例概念之記憶體裝置的製造方法。

第6圖繪示根據一實施例概念之記憶體裝置的製造方法中的步驟。

以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各之細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

請參照第1A圖與第1B圖。第1A圖繪示根據一實施例概念的記憶體裝置的剖面圖。第1B圖繪示的記憶體裝置的電路示意圖。一實施例中，記憶體裝置為具有單閘極垂直通道(single gate vertical channel,SGVC)結構的NAND快閃記憶體裝置。

請參照第1A圖，記憶體裝置包括基底102、堆疊結構、介電層104、通道元件C及第一反轉閘電極IG1。堆疊結構位在基底102上。堆疊結構例如包括互相分開的第一堆疊結構K1、第二堆疊結構K2、第三堆疊結構K3、第四堆疊結構K4等等。介 電層104可形成在堆疊結構的側表面及上表面上，與第一反轉閘電極IG1上，其中，介電層104位在第一堆疊結構K1的側表面KS1、第二堆疊結構K2的側表面KS2、及第一反轉閘電極IG1的上表面(例如為頂表面GTS)上的部份是具有U形狀。通道元件C位在介電層104上。通道元件C包括U形狀通道UC位在第一堆疊結構K1的側表面KS1、第二堆疊結構K2的側表面KS2、及第一反轉閘電極IG1的上表面(例如為頂表面GTS)。

堆疊結構各包括交錯堆疊的閘電極元件與絕緣膜。一堆疊結構的閘電極元件可包括最底的閘電極元件EB、最頂的閘電極元件ET、與位在其之間的中間閘電極元件EM。一堆疊結構的絕緣膜可包括最底的絕緣層IB、最頂的絕緣膜IT、與位在其之間的中間絕緣膜IM。一實施例中，舉例來說，第一堆疊結構K1的最底閘電極元件EB可做為第二反轉閘電極IG2，最頂閘電極元件ET可做為選擇線，例如為接地選擇線GSL，且其餘中間的閘電極元件EM可做為字元線WL。第二堆疊結構K2的最底閘電極元件EB可做為第三反轉閘電極IG3，最頂閘電極元件ET可做為選擇線，例如為串列選擇線SSL，且其餘中間的閘電極元件EM可做為字元線WL。第一反轉閘電極IG1與第二反轉閘電極IG2可藉由第一堆疊結構K1的絕緣層IB互相隔開。第一反轉閘電極IG1與第三反轉閘電極IG3可藉由第二堆疊結構K2的絕緣層IB互相隔開。

請參照第1A圖與第1B圖，記憶體裝置包括NAND 記憶體串列，並包括數個記憶胞M定義在U形狀通道UC與用作字元線WL的閘電極元件EM之間。例如記憶胞M包括NAND記憶體串列108A其定義在第一堆疊結構K1的閘電極元件EM(用作字元線WL)與U形狀通道UC之間的記憶胞M1，及定義在第二堆疊結構K2的閘電極元件EM(用作字元線WL)與U形狀通道UC之間的記憶胞M2。亦即，NAND記憶體串列108A的記憶胞M包括位在第一堆疊結構K1的側表面KS1上的記憶胞M1，以及位在第二堆疊結構K2的側表面KS2上的記憶胞M2。可依此類推其它NAND記憶體串列。例如，NAND記憶體串列108B的記憶胞M定義在第一堆疊結構K1之側表面KS3及第三堆疊結構K3之側表面KS4上。NAND記憶體串列108C的記憶胞M定義在第二堆疊結構K2之側表面KS5及第四堆疊結構K4之側表面KS6上。諸如此類。

U形狀通道UC可包括底通道表面CS1、第一通道外側壁CS2與第二通道外側壁CS3。底通道表面CS1在相對的第一通道外側壁CS2與第二通道外側壁CS3之間，形成U形狀表面。如第1A圖所示，U形狀通道UC的底通道表面CS1係面向基底102(或第一反轉閘電極IG1)。第一反轉閘電極IG1是位在底通道表面CS1下方的介電層104下。第一堆疊結構K1，其可包括接地選擇線GSL、字元線WL、及第二反轉閘電極IG2，是位在U形狀通道UC之第一通道外側壁CS2的外側。第二堆疊結構K2，其可包括串列選擇線SSL、字元線WL、及第三反轉閘電極IG3，是 位在U形狀通道UC之第二通道外側壁CS3的外側。通道元件C可從第一堆疊結構K1的上表面上連續延伸經過第一反轉閘電極IG1而至第二堆疊結構K2的上表面上。也就是說，U形狀通道UC可延伸超過第一堆疊結構K1及第二堆疊結構K2的閘電極元件EB、閘電極元件ET、閘電極元件EM(包括接地選擇線GSL、字元線WL、第二反轉閘電極IG2、第三反轉閘電極IG3及串列選擇線SSL)各個的相對上、下表面。

導電元件在堆疊結構之上表面上的通道元件C上。例如，導電元件126A位在第一堆疊結構K1之上表面上的通道元件C上。導電元件126A可用做共同源極線CSL。導電元件126B與導電元件126C分開配置在第二堆疊結構K2之上表面上的通道元件C上。導電元件126B與導電元件126C可分別用做不同NAND記憶體串列的位元線BL。

請參照第1A圖與第1B圖，第一反轉閘電極IG1電性連接U形狀通道UC位在第二反轉閘電極IG2與第三反轉閘電極IG3之間的部分。第一反轉閘電極IG1、第二反轉閘電極IG2與第三反轉閘電極IG3電性連接U形狀通道UC位在第一堆疊結構K1的側表面KS1上的記憶胞M1與第二堆疊結構K2的側表面KS2上的記憶胞M2之間的部分。

請參照第1A圖與第1B圖，此實施例中，第一堆疊結構K1、第二堆疊結構K2、第三堆疊結構K3與第四堆疊結構K4，及位在上述堆疊結構上的介電層104及通道元件C是設置在 第一反轉閘電極IG1上。因此，NAND記憶體串列108A、NAND記憶體串列108B、及NAND記憶體串列108C的U形狀通道UC是電性連接至共用電壓的第一反轉閘電極IG1。亦即，此實施例中，三個NAND記憶體串列可電性連接至一共用的第一反轉閘電極IG1，且在操作抹除步驟時，可以此三個NAND記憶體串列為基本單位進行塊(block)抹除。實施例中，例如在記憶體讀取步驟操作中，NAND記憶體串列可透過第一反轉閘電極IG1、第二反轉閘電極IG2與第三反轉閘電極IG3施加電壓以在U形狀通道UC靠近上述反轉閘電極的部分中誘發反轉區(inversion region)(例如是增加電荷載子的濃度)，從而降低開啟狀態時U形狀通道UC之下部分中電流路徑的阻值(或降低位元線BL的阻值)，藉以增進NAND記憶體串列相對端點之間的導電性。可依此類推其他NAND記憶體串列的電路。

請參照第2A圖與第2B圖。第2A圖繪示根據另一實施例概念的記憶體裝置的剖面圖。第2B圖繪示的記憶體裝置的電路示意圖。第2A圖與第2B圖所示的記憶體裝置與參照第1A圖與第1B圖所述之記憶體裝置的差異說明如下。此實施例中，第一堆疊結構K1，及位在第一堆疊結構K1、第二堆疊結構K2與第三堆疊結構K3上的介電層104及通道元件C是設置在第一反轉閘電極IG1上。因此，NAND記憶體串列108A與NAND記憶體串列108B的U形狀通道UC是電性連接至共用電壓的第一反轉閘電極IG1。可依此類推其他NAND記憶體串列的電路。例如， NAND記憶體串列108D的記憶胞M定義在第四堆疊結構K4之側表面KS7及第五堆疊結構K5之側表面KS8上。NAND記憶體串列108C與NAND記憶體串列108D的U形狀通道UC是電性連接至共用電壓的另一第一反轉閘電極IG1'。亦即，此實施例中，二個NAND記憶體串列可電性連接至一共用的第一反轉閘電極IG1，且在操作抹除步驟時，可以二個NAND記憶體串列為基本單位進行塊(block)抹除。

請參照第3A圖與第3B圖。第3A圖繪示根據又另一實施例概念的記憶體裝置的剖面圖。第3B圖繪示的記憶體裝置的電路示意圖。第3A圖與第3B圖所示的記憶體裝置與參照第1A圖與第1B圖所述之記憶體裝置的差異說明如下。第一堆疊結構K1與第二堆疊結構K2之間的介電層104及U形狀通道UC是設置在第一反轉閘電極IG1上。亦即，NAND記憶體串列108A的U形狀通道UC是電性連接至第一反轉閘電極IG1。可依此類推其他NAND記憶體串列的電路。例如，NAND記憶體串列108B的U形狀通道UC是電性連接至另一第一反轉閘電極IG1'，且NAND記憶體串列108C的U形狀通道UC是電性連接至又另一第一反轉閘電極IG1"，諸如此類。一實施例中，第一反轉閘電極IG1、第一反轉閘電極IG1'與第一反轉閘電極IG1"可分別電性連接至獨立控制的不同電壓端。亦即，此實施例中，NAND記憶體串列可個別電性連接至一個第一反轉閘電極IG1，且在操作抹除步驟時，可以個別的NAND記憶體串列為基本單位進行抹除。另一實施例 中，互相分開的第一反轉閘電極IG1、第一反轉閘電極IG1'與第一反轉閘電極IG1"可透過導線電性連接至一共同電壓端。

其它實施例中，其它更多數目(例如16個，但不限於此)或組合的NAND記憶體串列可電性連接至一共用的第一反轉閘電極IG1，且在操作抹除步驟時，可以電性連接至一共用第一反轉閘電極IG1的該些NAND記憶體串列為基本單位進行塊(block)抹除。

第4圖繪示根據一實施例概念的記憶體裝置的剖面圖，其與參照第1A圖所述之記憶體裝置的差異說明如下。此實施例中，介電層104是延伸超過第一反轉閘電極IG1的頂表面GTS而埋至第一反轉閘電極IG1中。因此，介電層104是鄰接第一反轉閘電極IG1的電極表面GS1、電極表面GS2、及電極表面GS3。此概念亦可應用至例如第2A圖、第3A圖所述的實施例中。

第5A圖至第5H圖繪示根據一實施例概念之記憶體裝置的製造方法。

請參照第5A圖，於基底102上形成電極層512。一實施例中，基底102可包括形成在半導體基底上的絕緣材料。半導體基底包括例如矽基底。一實施例中，絕緣材料可包括氧化物，例如氧化矽。電極層512可包括導電材料，例如多晶矽，或金屬例如金屬鎢(W)等等。電極層512可利用沉積方法例如化學氣相沉積方法、物理氣相沉積方法形成。

請參照第5B圖，可對電極層512進行圖案化製程以 形成互相分開的數個第一反轉閘電極IG1。第一反轉閘電極IG1可藉由圖案化製程的蝕刻移除步驟所形成的開孔514互相分開。可形成絕緣層IB填充開孔514並在第一反轉閘電極IG1的上表面上。一實施例中，絕緣層IB可包括氧化物，例如氧化矽。絕緣層IB可利用沉積方法例如化學氣相沉積方法、物理氣相沉積方法形成。

請參照第5C圖，在絕緣層IB上交錯堆疊閘電極元件516及絕緣膜518，以形成堆疊結構520。絕緣膜518可包括氧化物例如氧化矽、或氮化物例如氮化矽。一實施例中，舉例來說，絕緣膜518中的最頂絕緣膜518T包括第一絕緣部518A及其上方的第二絕緣部518B，第一絕緣部518A包括氧化矽，第二絕緣部518B包括氮化矽，且絕緣膜518T下方的其它絕緣膜518包括氧化矽。閘電極元件516可包括導電材料，例如多晶矽，或金屬例如金屬鎢(W)等等。閘電極元件516可利用沉積方法例如化學氣相沉積方法、物理氣相沉積方法形成。

請參照第5D圖，可對堆疊結構520進行圖案化製程以同時形成數個堆疊結構，例如包括第一堆疊結構K1、第二堆疊結構K2等。第一堆疊結構K1、第二堆疊結構K2等可藉由圖案化製程的蝕刻移除步驟所形成的開口522互相分開。一實施例中，舉例來說，可形成硬遮罩層519在堆疊結構520上，且圖案化製程可包括利用黃光微影蝕刻製程在硬遮罩層519上形成圖案化的光阻圖案(未繪示)，然後將光阻圖案向下轉移至硬遮罩層519中， 再將硬遮罩層519的圖案向下轉移至堆疊結構520中。亦可使用其它合適的方式進行圖案化製程。此實施例中，圖案化製程的蝕刻步驟可利用第一反轉閘電極IG1作為蝕刻停止層。一實施例中，蝕刻步驟可在偵測到第一反轉閘電極IG1的訊號時停止，從而使開口522實質上露出第一反轉閘電極IG1的頂表面GTS。開口522也露出各堆疊結構的絕緣膜與閘電極元件的側表面。圖案化製程之後可移除硬遮罩層519。

請參照第5E圖，形成介電層104在開口522露出的第一反轉閘電極IG1及堆疊結構上。一實施例中，介電層104可包括氧化物-氮化物-氧化物(ONO)多層膜結構。另一實施例中，介電層104可包括氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)多層膜結構。形成通道元件C在介電層104上。通道元件C例如包括半導體材料，例如摻雜的多晶矽材料。介電層104與通道元件C可利用沉積方法例如化學氣相沉積方法、物理氣相沉積方法形成。其它實施例中，介電層104/通道元件C亦可使用其它合適的材料、結構、及/或方法形成。介電層104與通道元件C位在開口522中的部分具有U形狀。亦即，通道元件C位在開口522中的部分為U形狀通道UC。

請參照第5F圖，形成絕緣材料524在通道元件C上。絕緣材料524可包括氧化物，例如氧化矽，或其它合適的絕緣材質。

請參照第5G圖，形成導電元件在堆疊結構之上表 面上的通道元件C上。例如導電元件126A形成在第一堆疊結構K1之上表面上的通道元件C上。導電元件126B與導電元件126C形成在第二堆疊結構K2之上表面上的通道元件C上。一實施例中，導電元件可利用微影蝕刻方法移除部分絕緣材料524，以形成露出通道元件C的孔洞，然後以導電材料填充孔洞並進行化學機械研磨平坦化形成。導電材料包括例如多晶矽、金屬(例如鎢(W)、銅(Cu)等)、或金屬矽化物諸如此類。

請參照第5H圖，可進行圖案化製程以形成溝槽528，從而將通道元件C斷開成對應不同NAND記憶體串列的通道區段。

本揭露之記憶體裝置的製造方法亦可適當改變。

一實施例中，舉例來說，第5G圖的步驟可改變為在第一堆疊結構K1之上表面上的通道元件C上形成單一個導電薄膜(未繪示)，然後，第5H圖則表示對導電薄膜進行圖案化製程以形成分開導電元件126B與導電元件126C的溝槽528後的示意圖。

另一實施例中，第5D圖的步驟可以第6圖的步驟取代。此實施例中，圖案化製程的蝕刻步驟可在偵測到第一反轉閘電極IG1的訊號後一段時間停止，從而使蝕刻步驟從第一反轉閘電極IG1的頂表面GTS更向內部進行移除，因此形成的開口622實質上露出第一反轉閘電極IG1的電極表面GS1、電極表面GS2、及電極表面GS3。一實施例中，第一反轉閘電極IG1的厚度可明 顯大於堆疊結構的各個閘電極元件，且厚度能足以避免蝕刻步驟過度蝕刻貫穿，因此能確保第一反轉閘電極IG1能存在U形狀通道UC之下表面下方提供降低操作阻值的作用。然後可繼續進行第5E圖之後所述的製造步驟，從而形成例如第4圖所示的記憶體裝置。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

1. 一種記憶體裝置，包括一NAND記憶體串列，該NAND記憶體串列包括：一U形狀通道，包括一底通道表面、一第一通道外側壁與一第二通道外側壁，該底通道表面在相對的該第一通道外側壁與該第二通道外側壁之間；一第一反轉閘電極，電性耦接該U形狀通道，並位在該底通道表面的下方；及一第二反轉閘電極，電性耦接該U形狀通道，並位在該第一通道外側壁的外側，且該第二反轉閘電極與該第一反轉閘電極互相分開。
2. 如申請專利範圍第1項所述之記憶體裝置，包括一第一堆疊結構，該第一堆疊結構包括交錯堆疊的數個閘電極元件與數個絕緣膜，該NAND記憶體串列包括數個記憶胞定義在該些閘電極元件與該U形狀通道之間，其中該第二反轉閘電極電性連接該U形狀通道位在該第一反轉閘電極與該些記憶胞之間的部分。
3. 如申請專利範圍第2項所述之記憶體裝置，更包括一第二堆疊結構，該第二堆疊結構包括交錯堆疊的數個另一閘電極元件與數個另一絕緣膜，其中數個另一記憶胞定義在該些另一閘電極元件與該U形狀通道之間，其中該第一反轉 閘電極與該第二反轉閘電極電性連接該U形狀通道位在該些記憶胞與該些另一記憶胞之間的部分。
4. 如申請專利範圍第1項所述之記憶體裝置，更包括一第三反轉閘電極，電性耦接該U形狀通道，並位在該U形狀通道的該第二通道外側壁的外側。
5. 如申請專利範圍第4項所述之記憶體裝置，其中該第一反轉閘電極與該第三反轉閘電極互相分開。
6. 如申請專利範圍第4項所述之記憶體裝置，包括一第一堆疊結構，該第一堆疊結構包括交錯堆疊的數個閘電極元件與數個絕緣膜，該NAND記憶體串列包括數個記憶胞定義在該些閘電極元件與該U形狀通道之間，其中該第一反轉閘電極與該第二反轉閘電極電性連接該U形狀通道位在該些記憶胞與該第三反轉閘電極之間的部分。
7. 如申請專利範圍第6項所述之記憶體裝置，更包括一第二堆疊結構，該第二堆疊結構包括交錯堆疊的數個另一閘電極元件與數個另一絕緣膜，其中數個另一記憶胞定義在該些另一閘電極元件與該U形狀通道之間，其中該第一反轉閘電極、該第二反轉閘電極及該第三反轉閘電極電性連接該U形狀通道位在該些記憶胞與該些另一記憶胞之間的部分。
8. 一種記憶體裝置的製造方法，包括：利用一第一圖案化製程形成一第一反轉閘電極； 在該第一圖案化製程之後，利用一第二圖案化製程形成一第一堆疊結構，該第一堆疊結構包括交錯堆疊的數個閘電極元件與絕緣膜，該些閘電極元件包括一第二反轉閘電極；及形成一通道元件在該第一反轉閘電極與該第二反轉閘電極上。
9. 如申請專利範圍第8項所述之記憶體裝置的製造方法，更包括形成一第二堆疊結構，其中該第一堆疊結構與該第二堆疊結構是同時形成，且該第二堆疊結構包括交錯堆疊的數個另一閘電極元件與數個另一絕緣膜，該些另一閘電極元件包括一第三反轉閘電極。
10. 如申請專利範圍第8項所述之記憶體裝置的製造方法，其中藉由該第二圖案化製程形成出一開口，該開口露出該第一反轉閘電極，其中該通道元件是形成在該開口中。