TWI665763B - 擦除記憶裝置的儲存單元的方法 - Google Patents

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Abstract

因此，公開了三維記憶裝置架構和操作該裝置的方法的實施例。擦除記憶裝置的儲存單元的方法包括將大於10V的第一電壓施加到一個或複數個第一垂直結構的第一半導體層。該方法還包括將大於10V的第二電壓施加到堆疊在一個或複數個第一垂直結構之上的一個或複數個第二垂直結構的第二半導體層。該方法還包括將複數個字元線中的每一個接地。複數個字元線與絕緣層佈置成基底之上的交替堆疊層，並且一個或複數個第一垂直結構和一個或複數個第二垂直結構延伸穿過交替堆疊層。

Description

擦除記憶裝置的儲存單元的方法
本公開係關於三維（3D）記憶裝置及其製造方法。
快閃記憶裝置經歷了快速發展。快閃記憶裝置可以在相當長的時間內儲存資料而無需供電（即，它們是非揮發性記憶體的一種形式），並且具有諸如高集成度、快速訪問、易於擦除和重寫的優點。為了進一步提高位元密度並降低快閃記憶裝置的成本，已經開發出三維NAND快閃記憶裝置。
三維NAND快閃記憶裝置包括佈置在基底之上的閘極電極的堆疊層，其中複數個半導體通道穿過並交叉字元線，到p型或/及n型植入基底。底部/下部閘極電極用作底部/下部選擇閘極（BSG）。頂部/上部閘極電極用作頂部/上部選擇閘極（TSG）。後段製程（BEOL）金屬起著位元線（BL）的作用。頂部/上部選擇閘極電極和底部/下部閘極電極之間的字元線/閘極電極用作字元線（WL）。字元線和半導體通道的交叉點形成儲存單元。WL和BL通常彼此垂直放置（例如，在X方向和Y方向上），並且TSG在垂直於WL和BL兩者的方向上放置（例如，在Z方向上）。
因此，本文公開了三維記憶裝置架構以及操作該裝置的方法的實施例。所公開的結構和方法提供改進的擦除操作以確保沿3D NAND記憶體串的所有儲存單元被充分擦除。
在一些實施例中，記憶裝置包括一個或複數個第一垂直結構和一個或複數個第二垂直結構，所述一個或複數個第二垂直結構在所述一個或複數個第一垂直結構中的對應的一個或複數個第一垂直結構之上對準；以及設置在一個或複數個第一垂直結構和一個或複數個第二垂直結構之間的導電材料。擦除記憶裝置的儲存單元的方法包括將大於10V的第一電壓施加到一個或複數個第一垂直結構的第一半導體層。該方法還包括將大於10V的第二電壓施加到一個或複數個第二垂直結構的第二半導體層。該方法還包括將複數個字元線中的每一個接地。複數個字元線與絕緣層佈置成基底之上的交替堆疊層，並且一個或複數個第一垂直結構和一個或複數個第二垂直結構延伸穿過交替堆疊層。
在一些實施例中，施加第一電壓包括施加12V和27V之間的電壓。
在一些實施例中，施加第二電壓包括施加12伏特和27伏特之間的電壓。
在一些實施例中，施加第二電壓包括將第二電壓施加到設置在一個或複數個第二垂直結構的頂部的導電材料，導電材料與第二半導體層導電接觸。
在一些實施例中，施加第一電壓包括將第一電壓施加到基底。
在一些實施例中，該方法還包括將第三電壓施加到設置在複數個字元線上方的選擇閘極。
在一些實施例中，第三電壓在3V和7V之間。
在一些實施例中，施加第一電壓包括將第一電壓施加到導電觸點，該導電觸點延伸穿過交替堆疊層並鄰接基底的摻雜部分。
在一些實施例中，第一電流在流過一個或複數個第一垂直結構的通道層之後流向複數個字元線。
在一些實施例中，第二電流在流過一個或複數個第二垂直結構的通道層之後流向複數個字元線。
在一些實施例中，記憶裝置包括一個或複數個第一垂直結構和一個或複數個第二垂直結構，所述一個或複數個第二垂直結構在所述一個或複數個第一垂直結構中的對應的一個或複數個第一垂直結構之上對準；以及導電材料，其設置在一個或複數個第一垂直結構和一個或複數個第二垂直結構之間。擦除記憶裝置的儲存單元的方法包括將大於10V的電壓施加到一個或複數個第一垂直結構的第一半導體層。第一半導體層中的電荷穿隧穿過導電材料以到達一個或複數個第二垂直結構的第二半導體層。該方法還包括將複數個字元線中的每一個接地。複數個字元線與絕緣層佈置成基底之上的交替堆疊層，並且一個或複數個第一垂直結構和一個或複數個第二垂直結構延伸穿過交替堆疊層。
在一些實施例中，施加電壓包括施加12V和27V之間的電壓。
在一些實施例中，施加電壓包括將電壓施加到基底。
在一些實施例中，施加電壓包括將電壓施加到導電觸點，該導電觸點延伸穿過交替堆疊層並鄰接基底的摻雜部分。
在一些實施例中，導電材料的厚度在15nm和45nm之間。
在一些實施例中，導電材料摻雜有濃度至少為10 19的n型摻雜物。
在一些實施例中，施加電壓使得電流流過一個或複數個第一垂直結構的通道層和一個或複數個第二垂直結構的通道層。
在一些實施例中，電流在流過一個或複數個第一垂直結構的通道層或一個或複數個第二垂直結構的通道層之後，流向複數個字元線。
公開了擦除操作，其更有效地擦除由本公開提供的三維記憶裝置的所有儲存單元。這種擦除操作可以用在利用堆疊NAND串配置的記憶裝置中，其中導電材料存在於NAND串之間。由於導電材料的存在，常規擦除方法可能無法充分擦除所有儲存單元。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、豎直或/及沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，或/及可以在其上、其上方或/及其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成觸點、互連線或/及通孔）和一個或複數個介電層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於或/及低於期望值的值的範圍。值的範圍可能是由於製造過程或容許偏差中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文所使用的，術語“3D記憶裝置”指的是在橫向取向的基底上具有垂直取向的記憶單元電晶體串（在本文中稱為“記憶體串”，例如NAND串）使得記憶體串相對於基底在垂直方向上延伸的半導體裝置。如本文所使用的，術語“垂直/垂直地”意味著標稱上正交於基底的橫向表面。
在本公開中，為了便於描述，“層級”用於指沿垂直方向具有基本相同高度的元件。例如，字元線和下面的閘極介電層可以被稱為“層級”，字元線和下面的絕緣層可以一起被稱為“層級”，具有基本相同高度的字元線可以被稱為“字元線的層級”或類似的，等等。
第1圖示出了三維NAND快閃記憶裝置（快閃記憶裝置100）的一部分。快閃記憶裝置100包括基底101、在基底101之上的絕緣層103、在絕緣層103之上的一層的下部選擇閘極電極104、以及堆疊在下部選擇閘極電極104的頂部上用以形成交替的導體/介電層堆疊層的多層的控制閘極電極107。快閃記憶裝置還包括在控制閘極電極107的堆疊層之上的一層的上部選擇閘極電極109、在基底101的相鄰下部選擇閘極電極104之間的部分中的摻雜的源極線區120、以及穿過上部選擇閘極電極109、控制閘極電極107、下部選擇閘極電極104和絕緣層103的NAND串114。NAND串114包括在NAND串114的內表面之上的儲存膜113和由儲存膜113圍繞的芯填充膜115。快閃記憶裝置100還包括在上部選擇閘極電極109之上連接到NAND串114的多個位元線111和通過複數個金屬觸點117連接到閘極電極的複數個金屬互連119。相鄰層的閘極電極之間的絕緣層為清楚起見未在第1圖中示出。閘極電極包括上部選擇閘極電極109、控制閘極電極107（例如，也稱為字元線）和下部選擇閘極電極104。
在第1圖中，為了說明的目的，三層控制閘極電極107-1、107-2和107-3與一層上部選擇閘極電極109和一層下部選擇閘極電極104一起示出。每層閘極電極在基底101之上具有基本相同的高度。每層閘極電極由閘極縫隙108-1和108-2通過閘極電極堆疊層分隔開。同一層級中的每個閘極電極通過金屬觸點117導電連接到金屬互連119。也就是說，形成在閘極電極上的金屬觸點的數量等於閘極電極的數量（即，所有上部選擇閘極電極109、控制閘極電極107和下部選擇閘極電極104的總和）。此外，形成相同數量的金屬互連以連接到每個金屬接觸通孔。在一些佈置中，形成額外的金屬觸點以連接到閘極電極之外的其他結構，例如，虛設結構。
當形成NAND串114時，也可以形成其他垂直結構，其延伸穿過控制閘極電極107-1、107-2和107-3的層級向下到達基底101。其他垂直結構的示例包括貫穿陣列觸點（TAC），其可用於與閘極電極層級上方或/及下方的元件進行電性連接。這些其他垂直結構為清楚起見未在第1圖中示出，但是參考後面的附圖將被更詳細地討論。
為了說明的目的，使用相同的元件編號來標記三維NAND裝置中的類似或相同的部件。然而，元件編號僅用於區分具體實施方式中的相關部分，並不表示功能、組成或位置的任何相似性或差異。儘管在各種應用和設計中使用三維NAND裝置作為示例，但是所公開的結構也可以應用於類似或不同的半導體裝置中，以例如減少金屬連接或佈線的數量。所公開的結構的具體應用不應受本公開的實施例的限制。出於說明性目的，字元線和閘極電極可互換使用以描述本公開。
第2圖示出了根據一些實施例的示例性三維記憶裝置（記憶裝置200）。為了便於描述，未示出記憶裝置200的其他部分。在一些實施例中，記憶裝置200包括基底202。基底202可以提供用於形成後續結構的平臺。這種後續結構形成在基底202的前（例如，頂部）表面上。並且這種後續結構被稱為在垂直方向上形成（例如，正交於基底202的前表面）。在第2圖中，並且對於所有後續示出的結構，X和Y方向沿著平行於基底202的前表面和後表面的平面，而Z方向是與基底202的前表面和後表面正交的方向。
在一些實施例中，基底202包括用於形成三維記憶裝置的任何合適的材料。例如，基底202可包括矽、矽鍺、碳化矽、絕緣體上矽（SOI）、絕緣體上鍺（GOI）、玻璃、氮化鎵、砷化鎵或/及其他合適的III-V化合物。
在一些實施例中，在基底202之上形成交替的導體/絕緣體疊層204。疊層204包括與絕緣體層208交替的導電層206。導體層206或絕緣體層208的示例厚度可範圍從20nm至500nm。在一些實施例中，介電材料209沉積在疊層204之上。介電材料209可具有與絕緣體層208相同的材料成分。絕緣體層208可以是氧化矽、氮化矽、氮氧化矽或其任何組合。導電層206可包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。儘管在疊層204中僅示出了總共22層，但是應該理解，這僅用於說明性目的，並且疊層204中可以包括任何數量的層。根據一些實施例，導電層206用作用於記憶裝置的字元線。
在一些實施例中，複數個第一垂直結構210穿過疊層204的下部形成並向下延伸到磊晶生長材料215。磊晶生長材料215可包括磊晶生長的矽，並且可延伸到基底202的一部分中。複數個第二垂直結構212形成在複數個第一垂直結構中的對應的複數個第一垂直結構之上並且延伸穿過疊層204的上部。複數個第一垂直結構210和複數個第二垂直結構212包括在它們之間沉積的導電材料214。這裡參考第6A圖至第8圖提供了用於製造導電材料214的各種實施例。
複數個第一垂直結構210和複數個第二垂直結構212可以是NAND串，每個NAND串包括複數個儲存層216和芯絕緣體218（僅針對第2圖中的複數個第二垂直結構212標記）。複數個儲存層216可以包括半導體通道層，例如非晶矽、多晶矽或單晶矽。複數個儲存層216還可以包括穿隧層、儲存層（也稱為“電荷捕獲/儲存層”）和阻隔層。根據一些實施例，阻隔層、儲存層、穿隧層和半導體通道層按所列順序在側壁上彼此上下佈置（其中首先沉積阻隔層並且最後沉積半導體通道層）。穿隧層可包括氧化矽、氮化矽或其任何組合。阻隔層可包括氧化矽、氮化矽、高介電常數（高k）介電材料或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，複數個儲存層216包括氧化矽/氮化矽/氧化矽（ONO）介電材料（例如，包括氧化矽的穿隧層、包括氮化矽的儲存層、以及包括氧化矽的阻隔層）。芯絕緣體218可以是任何介電材料，例如氧化物。第一垂直結構210或第二垂直結構212的直徑可以在約100nm和200nm之間。
在一些實施例中，第二垂直結構212的頂部凹陷並填充有導電材料220。導電材料220可包括多晶矽並且可被摻雜以增加其導電性。
根據一些實施例，記憶裝置200還包括導電觸點222，其延伸穿過疊層204向下到達基底202。導電觸點222可包括阻隔層224和芯導體228。阻隔層224可包括氧化物，或任何其他電絕緣材料。芯導體228可包括金屬，例如鎢，或任何其他導電材料，例如Co、Cu、Al、摻雜矽、矽化物或其任何組合，僅舉幾個示例。根據一些實施例，導電觸點向下延伸到基底202內的摻雜區230。摻雜區230可以植入有n型或p型摻雜物以增加摻雜區230的導電性。在一些實施例中，芯導體228包括內絕緣層，其可包括未摻雜的多晶矽或氧化物。
第3圖示出了記憶裝置200的更詳細的截面圖，示出了儲存層216的各個層。因此，第一垂直結構210的儲存層包括阻隔層302、儲存層304、穿隧層306和半導體通道層308。在一些實施例中，阻隔層302和穿隧層306都是氧化矽，儲存層304是氮化矽，並且半導體通道層308是多晶矽。類似地，第二垂直結構212的儲存層包括阻隔層310、儲存層312、穿隧層314和半導體通道層316。在一些實施例中，阻隔層310和穿隧層314都是氧化矽，儲存層312是氮化矽，並且半導體通道層316是多晶矽。
第4A圖至第4C圖示出了根據一些實施例的在記憶裝置200上執行的讀取、程式設計和擦除操作。第4A圖示出了正在執行的示例讀取操作。電壓V 1施加到第二垂直結構212的頂部導電材料。電壓V 1的範圍可以從0.2V到1.0V。在一個示例中，第一電壓（電壓V 1）是大約0.5V。另一個電壓V 2施加到底部導電層402，其充當用於記憶裝置200的底部選擇閘極（BSG）。第二電壓（電壓V 2）的範圍可從3V至7V。在一個示例中，第二電壓（電壓V 2）約為5V。
將電壓V 3施加到一個或複數個字元線（例如，疊層204的導電層206）。一個或複數個字元線中的每一個可以接收範圍從3V到7V的電壓。在一個示例中，例如，電壓V 3約為5V。將另一電壓V 4施加到頂部導電層404，該頂部導電層404用作記憶裝置200的頂部選擇閘極（TSG）。電壓V 4的範圍可從3V至7V。在一個示例中，電壓V 4約為5V。
導電觸點222接地。在一些實施例中，基底202代替地接地。通過經由導電觸點222將電壓V 1施加到第二垂直結構212的頂部和接地基底202，電流從第二垂直結構212的半導體通道層流到第一垂直結構210的半導體通道層，並且進一步經由基底202流到導電觸點222中。然後將電壓V 3施加到給定字元線，以從該字元線讀取為邏輯“0”或邏輯“1”。
第4B圖示出了正在執行的示例程式操作。第二垂直結構212的頂部導電材料接地，而高的電壓V 5施加到一個或複數個字元線以程式設計一個或複數個字元線。電壓V 5的範圍可以從10V到20V。在一個示例中，電壓V 5約為15V。施加到給定儲存單元的高電流將電荷驅動到電荷捕獲層中，從而將儲存位元設置為邏輯“1”。
第4C圖示出了根據實施例的正在執行的示例擦除操作。將電壓V 6施加到第二垂直結構212的頂部導電材料。電壓V 6可以大於10V。在一些實施例中，電壓V 6的範圍從12V到27V。在一個示例中，電壓V 6是大約15V。由於第二垂直結構212的半導體通道層與頂部導電材料導電接觸，因此將電壓V 6施加到第二垂直結構212的頂部導電材料也將電壓施加到第二垂直結構212的半導體通道層。
將另一電壓V 7施加到基底202，儘管在一些實施例中，電壓V 7也可以施加到導電觸點222。將電壓V 7施加到基底202或導電觸點222也將電壓經由導電的磊晶生長材料215施加到第一垂直結構210的半導體通道層。電壓V 7可以大於10V。在一些實施例中，電壓V 7的範圍從12V至27V。在一個示例中，電壓V 7約為15V。
將電壓V 8施加到頂部導電層404。電壓V 8的範圍可以從3V到7V。在一個示例中，電壓V 8是大約5V。底部導電層402懸空（例如，沒有施加電壓）並且導電觸點222可以懸空，或者施加電壓V 7。每個字元線均接地。
通過在垂直結構的任一端上施加高電壓並使字元線接地，空穴被驅動到第一垂直結構210和第二垂直結構212的電荷捕獲層中，從而“擦除”被捕獲在那裡的任何負電荷的儲存單元。高電壓分別施加到第一垂直結構210和第二垂直結構212，因為空穴電流不能有效地流過設置在第一垂直結構210和第二垂直結構212之間的導電材料214。因此，根據一些實施例，第一空穴電流流過第一垂直結構210的半導體通道層，並且第二空穴電流流過第二垂直結構212的半導體通道層。根據一些實施例，第一空穴電流和第二空穴電流在分別流過第一垂直結構210的半導體通道層和第二垂直結構212的半導體通道層之後各自流向字元線。
第5圖示出了根據實施例的正在執行的另一示例擦除操作。電壓V 9施加到基底202，儘管在一些示例中，電壓V 9施加到導電觸點222。將電壓V 9施加到基底202或導電觸點222也經由導電的磊晶生長材料215將電壓施加到第一垂直結構210的半導體通道層。電壓V 9可以大於10V。在一些實施例中，電壓V 9的範圍從12V至27V。在一個示例中，電壓V 9約為15V。
第二垂直結構212、底部導電層402和頂部導電層404的頂部導電觸點全部懸空。導電觸點222可以懸空或者對其施加電壓V 9。每個字元線均接地。
根據一些實施例，在第一垂直結構210的半導體通道層內產生的空穴可穿隧穿過導電材料502以到達第二垂直結構212的半導體通道層。為了便於空穴穿過材料的穿隧，導電材料502可以製成薄的，例如在15nm和45nm之間，並且是重摻雜的，例如具有大於10 19的摻雜濃度。導電材料502中使用的摻雜物可以是n型摻雜物，例如磷。根據一些實施例，在第一垂直結構210和第二垂直結構212之間流動的空穴電流在流過第一垂直結構210的半導體通道層或第二垂直結構212的半導體通道層之後，流向字元線。
第6A圖至第8圖示出了根據一些實施例的用於在第一垂直結構210和第二垂直結構212之間形成導電材料214或502的製造製程。
第6A圖至第6F圖示出了根據一些實施例的在製造製程期間的半導體結構的橫截面。第6A圖示出了延伸穿過疊層204並具有複數個儲存層的第一垂直結構210，所述複數個儲存層包括第一氧化物層604、氮化物層606、第二氧化物層608和半導體層610。在一些實施例中，第一氧化物層604用作阻隔層，氮化物層606用作儲存層，第二氧化物層608用作穿隧層，並且半導體層610用作電流可以流過的通道層。半導體層610可以是多晶矽。在一些實施例中，頂部介電層602設置在疊層204之上。
根據一些實施例，第一垂直結構210的芯絕緣體612被回蝕刻以形成凹陷614。芯絕緣體612可包括氧化物並使用已知用於蝕刻氧化物的各種濕式蝕刻劑（例如緩衝氧化物蝕刻（BOE）或氫氟酸）來進行蝕刻。
第6B圖示出了使用已知的濕式蝕刻劑去除半導體層610的暴露部分的製程。在一些實施例中，蝕刻半導體層610使得其凹陷在芯絕緣體612的頂表面以下。
第6C圖示出了根據一些實施例的被執行以蝕刻第一氧化物層604、氮化物層606和第二氧化物層608中的每一個的一個或複數個蝕刻製程。蝕刻製程還進一步蝕刻芯絕緣體612並橫向蝕刻到頂部介電層602中。可能需要不同的蝕刻劑來蝕刻各種儲存層。例如，可以使用磷酸蝕刻氮化物層606，同時可以使用BOE或氫氟酸蝕刻第一氧化物層604和第二氧化物層608中的每一個。可以使用遮罩層（未示出）保護頂部介電層602的頂表面免受蝕刻。蝕刻製程的結果在第一垂直結構210的頂部產生較寬的凹陷616。
第6D圖示出了根據一些實施例的導電材料618在凹陷616內的沉積。導電材料618可以是多晶矽。可以執行CMP製程以平坦化導電材料618的頂表面。在一些實施例中，使用公知的離子植入技術將摻雜物植入導電材料618內。摻雜物可以是任何n型或p型摻雜物，以進一步增加導電材料618的導電性。
第6E圖示出了疊層204的附加層的形成。在一些實施例中，頂部介電層620也形成在疊層204之上。開口619形成為穿過疊層204的頂部並穿過導電材料618的一部分。可以使用深反應離子蝕刻（DRIE）形成開口619。
第二垂直結構212的儲存層沉積在開口619內。例如，第一氧化物層622、氮化物層624、第二氧化物層626和半導體層628按所列順序沉積在開口619內。根據一些實施例，為了確保半導體層628與導電材料618形成導電接觸，可以穿過在開口619底部的每個儲存層執行另一蝕刻以形成嵌套凹陷621，並且半導體層628被剝離，並且重新沉積在嵌套凹陷621內。
第6F圖示出了根據一些實施例的第二垂直結構212的形成的完成。具體地，沉積芯絕緣體630以填充開口619的其餘部分，並隨後凹陷以提供用於沉積頂部導電材料632的空間。頂部導電材料632可包括多晶矽。在一些實施例中，頂部導電材料632是與半導體層628相同的材料。根據一些實施例，第二垂直結構212的底部被導電材料618圍繞。頂部導電材料632可以如上文關於導電材料618所述類似地摻雜。在一些實施例中，擴散或植入到頂部導電材料632中的摻雜物不延伸穿過頂部導電材料632的整個厚度。
根據一些實施例，來自頂部導電材料632和導電材料618的摻雜物可以擴散到第二垂直結構212的半導體層628和第一垂直結構210的半導體層610的相鄰部分中。可以通過在750和950℃之間的高溫下對半導體結構進行退火約30分鐘來輔助擴散。
第7A圖至第7F圖示出了根據第二實施例的在製造製程期間的半導體結構的截面圖。第7A圖示出了延伸穿過疊層204並具有複數個儲存層的第一垂直結構210，所述複數個儲存層包括第一氧化物層704、氮化物層706、第二氧化物層708和半導體層710。第7A圖示出了類似於第6D圖中所示的製造階段，因此類似地執行從第6A圖至第6D圖討論的每個操作以形成填充在第一垂直結構210的頂部處的凹陷的導電材料702。導電材料702可以是多晶矽，並且可以具有與第6D圖至第6F圖中描述的導電材料618類似的特性。
第7B圖示出了根據一些實施例的去除導電材料702的頂部以形成隨後用絕緣材料712填充的凹陷。可以使用任何已知的化學或物理氣相沉積技術來沉積絕緣材料712。在一個示例中，絕緣材料712是氧化鋁。在沉積之後，可以使用CMP平坦化絕緣材料712的頂表面。
第7C圖示出了疊層204的附加層的形成。在一些實施例中，頂部介電層713形成在疊層204之上。開口714穿過疊層4204的頂部並穿過絕緣材料712的一部分形成。可以使用DRIE形成開口714。在這種佈置中，絕緣材料712可以用作用於蝕刻開口714的蝕刻停止材料，並且可以通過形成開口714來保護下面的導電材料702不被蝕刻。
第7D圖示出了根據一些實施例的在去除絕緣材料712之後在開口714內形成第二垂直結構212的儲存層。例如，第一氧化物層716、氮化物層718、第二氧化物層720和半導體層722按所列順序沉積在開口714內。一個或複數個儲存層也沿著在開口714的底部處在去除絕緣材料712之後留下的凹槽的側壁形成。
第7E圖示出了根據一些實施例的用於在開口714的底部穿通儲存層以形成嵌套凹陷723的附加蝕刻製程。根據一些實施例，半導體層722被剝離並重新沉積在嵌套凹陷723中作為半導體層724。半導體層724與導電材料702導電接觸，並且可以是與半導體層722相同的材料。
第7F圖示出了根據一些實施例的第二垂直結構212的形成的完成。具體地，沉積芯絕緣體726以填充開口714的其餘部分，並隨後凹陷以提供用於沉積頂部導電材料728的空間。頂部導電材料728可包括多晶矽。在一些實施例中，頂部導電材料728是與半導體層724相同的材料。根據一些實施例，第二垂直結構212直接形成在導電材料702的頂表面上。頂部導電材料728可以如上文關於導電材料618所述類似地摻雜。在一些實施例中，擴散或植入頂部導電材料728中的摻雜物不延伸穿過頂部導電材料728的整個厚度。
根據一些實施例，來自頂部導電材料728和導電材料702的摻雜物可以擴散到第二垂直結構212的半導體層724和第一垂直結構210的半導體層710的相鄰部分中。可以通過在750和950℃之間的高溫下對半導體結構進行退火約30分鐘來輔助擴散。
第8A圖至第8F圖示出了根據第三實施例的在製造製程期間的半導體結構的截面圖。第8A圖示出了延伸穿過疊層204並具有複數個儲存層的第一垂直結構210，所述複數個儲存層包括第一氧化物層804、氮化物層806、第二氧化物層808和半導體層810。第8A圖示出了類似於第6D圖中所示的製造階段，因此類似地執行從第6A圖至第6D圖討論的每個操作以形成填充在第一垂直結構210的頂部處的凹陷的導電材料802。導電材料802可以是多晶矽，並且可以具有與第6D圖至第6F圖中描述的導電材料618類似的特性。
第8B圖示出了在疊層204之上和導電材料802的頂表面上沉積絕緣層812。可以使用任何已知的化學或物理氣相沉積技術來沉積絕緣層812。在一個示例中，絕緣層812是氧化鋁。在沉積之後，可以使用CMP平坦化絕緣層812的頂表面。
第8C圖示出了疊層204的附加層的形成。在一些實施例中，頂部介電層813形成在疊層204之上。開口814穿過疊層204的頂部並穿過絕緣層812的一部分形成。可以使用DRIE形成開口814。在這種佈置中，絕緣層812可以用作用於蝕刻開口814的蝕刻停止材料，並且可以通過形成開口814來保護下面的導電材料802不被蝕刻。
第8D圖示出了根據一些實施例的從開口814的底部去除絕緣層812的一部分。可以使用標準濕式蝕刻劑去除絕緣層812的部分，使得絕緣層812的橫向部分被蝕刻在疊層204的頂層下方。可以蝕刻絕緣層812，直到暴露出導電材料802的頂表面的大部分。根據一些實施例，去除絕緣層812的部分在開口814的下端處形成凹槽816。根據一些實施例，絕緣層812的其他部分保留在相鄰開口814之間。
第8E圖示出了根據一些實施例的在去除絕緣層812的部分之後在開口814內形成第二垂直結構212的儲存層。例如，第一氧化物層818、氮化物層820、第二氧化物層822和半導體層824按所列順序沉積在開口814內。每個儲存層也沿著在開口814的底部處在去除絕緣層812的部分之後留下的凹槽816的側壁形成。
根據一些實施例，可以執行額外的蝕刻製程以穿通在開口814的底部處的儲存層以形成嵌套凹陷823。根據一些實施例，半導體層824被剝離並重新沉積在嵌套凹陷823內。半導體層824與導電材料802導電接觸。
第8F圖示出了根據一些實施例的第二垂直結構212的形成的完成。具體地，芯絕緣體826被沉積以填充開口814的其餘部分，並隨後被凹陷以提供用於沉積頂部導電材料828的空間。頂部導電材料828可包括多晶矽。在一些實施例中，頂部導電材料828是與半導體層824相同的材料。根據一些實施例，第二垂直結構408直接形成在導電材料802的頂表面上。頂部導電材料828可以如上文關於導電材料618所述類似地摻雜。在一些實施例中，擴散或植入到頂部導電材料828中的摻雜物不延伸穿過頂部導電材料828的整個厚度。
根據一些實施例，來自頂部導電材料828和導電材料802的摻雜物可以擴散到第二垂直結構212的半導體層824和第一垂直結構210的半導體層810的相鄰部分中。可以通過在750和950℃之間的高溫下對半導體結構進行退火約30分鐘來輔助擴散。
第9圖是根據一些實施例的執行NAND記憶裝置的擦除常式的示例性方法900的流程圖。應當理解，方法900中示出的操作不是詳盡的，並且可以在任何所示操作之前、之後或之間執行其他操作。在本公開的各種實施例中，方法900的操作可以以不同的循序執行或/及變化。
在操作902中，將第一電壓施加到複數個第一垂直結構的半導體通道層。複數個第一垂直結構可以是穿過包含複數個導電字元線的疊層形成的NAND串。可以將第一電壓施加到與複數個第一垂直結構的通道層導電接觸的半導體基底。在另一個示例中，可以將電壓施加到導電觸點，該導電觸點延伸穿過疊層並接觸基底，以便將電壓施加到複數個第一垂直結構的通道層。第一電壓可以大於10V。在一些實施例中，第一電壓範圍從12V到27V。在一個示例中，第一電壓為大約15V。
在操作904中，將第二電壓施加到複數個第二垂直結構的半導體通道層。複數個第二垂直結構堆疊在複數個第一垂直結構之上，所述複數個第一垂直結構具有夾在它們之間的導電材料。複數個第二垂直結構可以是通過包含複數個導電字元線的疊層形成的NAND串。第二電壓可以施加到設置在複數個第二垂直結構之上的導電材料，導電材料與複數個第二垂直結構的通道層導電接觸。第二電壓可以大於10V。在一些實施例中，第二電壓的範圍為12V至27V。在一個示例中，第二電壓為約15V。
在操作906中，將疊層的複數個字元線中的每一個均電性接地。強E場將空穴驅動到第一複數個垂直結構和第二複數個垂直結構中的每一個的電荷捕獲層中，以便“擦除”在每個儲存單元的電荷捕獲層中捕獲的任何電荷。高電壓被施加到複數個第一垂直結構和複數個第二垂直結構中的每一個，因為通過設置在複數個第一垂直結構和複數個第二垂直結構之間的n型導電材料的存在來中斷空穴電流。
第10圖是根據一些實施例的執行NAND記憶裝置的擦除常式的另一示例性方法1000的流程圖。應當理解，方法1000中示出的操作不是窮舉的，並且可以在任何所示操作之前、之後或之間執行其他操作。在本公開的各種實施例中，方法1000的操作可以以不同的循序執行或/及變化。
在操作1002中，將第一電壓施加到複數個第一垂直結構的半導體通道層。複數個第一垂直結構可以是穿過包含複數個導電字元線的疊層形成的NAND串。複數個第二垂直結構設置在複數個第一垂直結構之上，其中導電材料夾在它們之間。複數個第二垂直結構也可以是穿過包含複數個導電字元線的疊層形成的NAND串。可以將第一電壓施加到與複數個第一垂直結構的通道層導電接觸的半導體基底。在另一個示例中，可以將電壓施加到延伸穿過疊層並接觸基底的導電觸點，以便將電壓施加到複數個第一垂直結構的通道層。第一電壓可以大於10V。在一些實施例中，第一電壓範圍從12V到27V。在一個示例中，第一電壓為大約15V。
在操作1004中，由施加第一電壓產生的電荷穿隧穿過第一垂直結構和第二垂直結構之間的導電材料，使得電荷在第一垂直結構和第二垂直結構的通道層中增強。如果導電材料足夠薄並且具有高摻雜濃度，則空穴能夠穿隧穿過導電材料。例如，空穴可以穿隧穿過厚度在約15nm和約45nm之間且n型摻雜濃度大於約10 19的導電材料。
在操作1006中，疊層的複數個字元線中的每一個均電性接地。強E場將空穴驅動到第一複數個垂直結構和第二複數個垂直結構中的每一個的電荷捕獲層中，以便“擦除”在每個儲存單元的電荷捕獲層中捕獲的任何電荷。
本公開描述了操作三維NAND記憶裝置的各種實施例。在一些實施例中，記憶裝置包括一個或複數個第一垂直結構和一個或複數個第二垂直結構，該一個或複數個第二垂直結構在一個或複數個第一垂直結構中的對應的一個或複數個第一垂直結構之上對準；以及導電材料，其設置在一個或複數個第一垂直結構與一個或複數個第二垂直結構之間。擦除記憶裝置的儲存單元的方法包括將大於10V的第一電壓施加到一個或複數個第一垂直結構的第一半導體層。該方法還包括將大於10V的第二電壓施加到一個或複數個第二垂直結構的第二半導體層。該方法還包括將複數個字元線中的每一個接地。複數個字元線與絕緣層佈置成基底之上的交替堆疊層，並且一個或複數個第一垂直結構和一個或複數個第二垂直結構延伸穿過交替堆疊層。
在一些實施例中，記憶裝置包括一個或複數個第一垂直結構和一個或複數個第二垂直結構，所述一個或複數個第二垂直結構在所述一個或複數個第一垂直結構中的對應的一個或複數個第一垂直結構之上對準；以及導電材料，其設置在一個或複數個第一垂直結構和一個或複數個第二垂直結構之間。擦除記憶裝置的儲存單元的方法包括將大於10V的電壓施加到一個或複數個第一垂直結構的第一半導體層。第一半導體層中的電荷穿隧穿過導電材料以到達一個或複數個第二垂直結構的第二半導體層。該方法還包括將複數個字元線中的每一個接地。複數個字元線與絕緣層佈置成基底之上的交替堆疊層，並且一個或複數個第一垂直結構和一個或複數個第二垂直結構延伸穿過交替堆疊層。
對特定實施例的上述說明因此將充分揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改或/及調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧快閃記憶裝置
101‧‧‧基底
103‧‧‧絕緣層
104‧‧‧下部選擇閘極電極
107‧‧‧控制閘極電極
107-1‧‧‧控制閘極電極
107-2‧‧‧控制閘極電極
107-3‧‧‧控制閘極電極
108-1‧‧‧閘極縫隙
108-2‧‧‧閘極縫隙
109‧‧‧上部選擇閘極電極
111‧‧‧位元線
113‧‧‧儲存膜
114‧‧‧NAND串
115‧‧‧芯填充膜
117‧‧‧金屬觸點
119‧‧‧金屬互連
120‧‧‧源極線區
200‧‧‧記憶裝置
202‧‧‧基底
204‧‧‧疊層
206‧‧‧導電層
208‧‧‧絕緣體層
209‧‧‧介電材料
210‧‧‧第一垂直結構
212‧‧‧第二垂直結構
214‧‧‧導電材料
215‧‧‧磊晶生長材料
216‧‧‧儲存層
218‧‧‧芯絕緣體
220‧‧‧導電材料
222‧‧‧導電觸點
224‧‧‧阻隔層
228‧‧‧芯導體
230‧‧‧摻雜區
302‧‧‧阻隔層
304‧‧‧儲存層
306‧‧‧穿隧層
308‧‧‧半導體通道層
310‧‧‧阻隔層
312‧‧‧儲存層
314‧‧‧穿隧層
316‧‧‧半導體通道層
402‧‧‧底部導電層
404‧‧‧頂部導電層
502‧‧‧導電材料
602‧‧‧頂部電介質介電層
604‧‧‧第一氧化物層
606‧‧‧氮化物層
608‧‧‧第二氧化物層
610‧‧‧半導體層
612‧‧‧芯絕緣體
614‧‧‧凹陷
616‧‧‧凹陷
618‧‧‧導電材料
619‧‧‧開口
620‧‧‧頂部電介質介電層
621‧‧‧嵌套凹陷
622‧‧‧第一氧化物層
624‧‧‧氮化物層
626‧‧‧第二氧化物層
628‧‧‧半導體層
630‧‧‧芯絕緣體
632‧‧‧頂部導電材料
702‧‧‧導電材料
704‧‧‧第一氧化物層
706‧‧‧氮化物層
708‧‧‧第二氧化物層
710‧‧‧半導體層
712‧‧‧絕緣材料
713‧‧‧頂部電介質介電層
714‧‧‧開口
716‧‧‧第一氧化物層
718‧‧‧氮化物層
720‧‧‧第二氧化物層
722‧‧‧半導體層
723‧‧‧嵌套凹陷
724‧‧‧半導體層
726‧‧‧芯絕緣體
728‧‧‧頂部導電材料
802‧‧‧導電材料
804‧‧‧第一氧化物層
806‧‧‧氮化物層
808‧‧‧第二氧化物層
810‧‧‧半導體層
812‧‧‧絕緣層
813‧‧‧頂部電介質介電層
814‧‧‧開口
816‧‧‧凹槽
818‧‧‧第一氧化物層
820‧‧‧氮化物層
822‧‧‧第二氧化物層
823‧‧‧嵌套凹陷
824‧‧‧半導體層
826‧‧‧芯絕緣體
828‧‧‧頂部導電材料
900‧‧‧方法
902‧‧‧操作
904‧‧‧操作
906‧‧‧操作
1000‧‧‧方法
1002‧‧‧操作
1004‧‧‧操作
1006‧‧‧操作
V1‧‧‧電壓
V2‧‧‧電壓
V3‧‧‧電壓
V4‧‧‧電壓
V5‧‧‧電壓
V6‧‧‧電壓
V7‧‧‧電壓
V8‧‧‧電壓
V9‧‧‧電壓
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據業界中的通用實踐，各種特徵未按比例繪製。實際上，為了清楚說明和討論，可以任意增加或減少各種特徵的尺寸。 第1圖是三維記憶裝置的圖示。 第2圖示出了根據一些實施例的三維記憶結構的側視圖。 第3圖示出了根據一些實施例的三維記憶結構的更詳細的側視圖。 第4A圖至第4C圖示出了根據一些實施例的在三維記憶結構上執行的示例操作。 第5圖示出了根據一些實施例的對三維記憶結構執行的另一示例操作。 第6A圖至第6F圖示出了根據第一實施例的在示例性製造製程的不同階段的三維記憶結構的側視圖。 第7A圖至第7F圖示出了根據第二實施例的在示例性製造製程的不同階段的三維記憶結構的側視圖。 第8A圖至第8F圖示出了根據第三實施例的在示例性製造製程的不同階段的三維記憶結構的側視圖。 第9圖是根據一些實施例的操作三維記憶結構的方法的圖示。 第10圖是根據一些實施例的操作三維記憶結構的另一種方法的圖示。

Claims (19)

  1. 一種擦除記憶裝置的儲存單元的方法，該記憶裝置具有一個或複數個第一垂直結構和一個或複數個第二垂直結構、以及導電材料，該一個或複數個第二垂直結構在該一個或複數個第一垂直結構中的對應的一個或複數個第一垂直結構之上對準，該導電材料設置在該一個或複數個第一垂直結構與該一個或複數個第二垂直結構之間，該方法包括： 將第一電壓施加到該一個或複數個第一垂直結構的通道層； 將第二電壓施加到該一個或複數個第二垂直結構的通道層；以及 將複數個字元線中的每一個接地，其中該等字元線與絕緣層佈置成基底之上的交替堆疊層，並且該一個或複數個第一垂直結構和該一個或複數個第二垂直結構延伸穿過該交替堆疊層， 其中，施加該第一電壓和施加該第二電壓分別使第一電流流過該一個或複數個第一垂直結構的通道層，並且使不同於該第一電流的第二電流流過該一個或複數個第二層垂直結構的通道層。
  2. 如請求項1所述的方法，其中施加該第一電壓包括施加12V與27V之間的電壓。
  3. 如請求項1所述的方法，其中施加該第二電壓包括施加12伏特與27伏特之間的電壓。
  4. 如請求項1所述的方法，其中施加該第二電壓包括將該第二電壓施加到設置在該一個或複數個第二垂直結構的頂部處的導電材料，該導電材料與該一個或複數個第二垂直結構的該通道層導電接觸。
  5. 如請求項1所述的方法，其中施加該第一電壓包括將該第一電壓施加到該基底。
  6. 如請求項1所述的方法，還包括將第三電壓施加到設置在該等字元線上方的選擇閘極。
  7. 如請求項6所述的方法，其中施加該第三電壓包括施加3V與7V之間的電壓。
  8. 如請求項1所述的方法，其中施加該第一電壓包括將該第一電壓施加到導電觸點，該導電觸點延伸穿過該交替堆疊層並鄰接該基底的摻雜部分。
  9. 如請求項1所述的方法，其中該第一電流和該第二電流各自均不流過設置在該一個或複數個第一垂直結構與該一個或複數個第二垂直結構之間的該導電材料。
  10. 如請求項1所述的方法，其中該第一電流在流過該一個或複數個第一垂直結構的通道層之後流向該等字元線。
  11. 如請求項1所述的方法，其中該第二電流在流過該一個或複數個第二垂直結構的通道層之後流向該等字元線。
  12. 一種擦除記憶裝置的儲存單元的方法，該記憶裝置具有一個或複數個第一垂直結構和一個或複數個第二垂直結構、以及導電材料，該一個或複數個第二垂直結構在該一個或複數個第一垂直結構中的對應的一個或複數個第一垂直結構之上對準，該導電材料設置在該一個或複數個第一垂直結構與該一個或複數個第二垂直結構之間，該方法包括： 將電壓施加到該一個或複數個第一垂直結構的通道層，其中該一個或複數個第一垂直結構的通道層中的電荷穿隧穿過該導電材料以到達該一個或複數個第二垂直結構的通道層；以及 將複數個字元線中的每一個接地，其中該等字元線與絕緣層佈置成基底之上的交替堆疊層，並且該一個或複數個第一垂直結構和該一個或複數個第二垂直結構延伸穿過該交替堆疊層。
  13. 如請求項12所述的方法，其中施加該電壓包括施加12V與27V之間的電壓。
  14. 如請求項12所述的方法，其中施加該電壓包括將該電壓施加到該基底。
  15. 如請求項12所述的方法，其中施加該電壓包括將該電壓施加到導電觸點，該導電觸點延伸穿過該交替堆疊層並鄰接該基底的摻雜部分。
  16. 如請求項12所述的方法，其中該導電材料被形成的厚度在15nm和45nm之間。
  17. 如請求項12所述的方法，其中該導電材料摻雜有濃度為至少10 19的n型摻雜物。
  18. 如請求項12所述的方法，其中施加該電壓使得電流流過該一個或複數個第一垂直結構的通道層和該一個或複數個第二垂直結構的通道層。
  19. 如請求項18所述的方法，其中該電流在流過該一個或複數個第一垂直結構的通道層或該一個或複數個第二垂直結構的通道層之後，流向該等字元線。
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